JP2001053556A - インターフェース構成用の高速前置増幅器 - Google Patents
インターフェース構成用の高速前置増幅器Info
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- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
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- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
- H04L25/0274—Arrangements for ensuring balanced coupling
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- H04L25/0264—Arrangements for coupling to transmission lines
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- H04L25/028—Arrangements specific to the transmitter end
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Abstract
(57)【要約】
【課題】 高速低電圧差動信号（ＬＶＤＳ）回路として
知られているインターフェース構成を提供する。 【解決手段】 差動前置増幅器が、第１の半前置増幅器
ＨＰＡ１および第２の半前置増幅器ＨＰＡ２を備え、そ
れぞれが逆の形で構成入力ＩＮＮ、ＩＮＰを受信するこ
とによって達成される。各半前置増幅器ＨＰＡ１／ＨＰ
Ａ２は、一方の入力ＩＮＮ／ＩＮＰを出力ＯＵＴ１／Ｏ
ＵＴ２に結合する第１の入力インバータ手段ＮＮ１、Ｐ
Ｎ１と、他方の入力ＩＮＰ／ＩＮＮをカレントミラー手
段ＰＭ１、ＰＭ２；ＮＭ１、ＮＭ２を介して出力に結合
する第２の入力インバータ手段ＮＰ１、ＰＭ１、ＰＭ
２；ＰＰ１、ＮＭ１、ＮＭ２を有する。それにより、第
２の入力インバータ手段の出力電流が、第１の入力イン
バータ手段の出力電流に対して反転される。
知られているインターフェース構成を提供する。 【解決手段】 差動前置増幅器が、第１の半前置増幅器
ＨＰＡ１および第２の半前置増幅器ＨＰＡ２を備え、そ
れぞれが逆の形で構成入力ＩＮＮ、ＩＮＰを受信するこ
とによって達成される。各半前置増幅器ＨＰＡ１／ＨＰ
Ａ２は、一方の入力ＩＮＮ／ＩＮＰを出力ＯＵＴ１／Ｏ
ＵＴ２に結合する第１の入力インバータ手段ＮＮ１、Ｐ
Ｎ１と、他方の入力ＩＮＰ／ＩＮＮをカレントミラー手
段ＰＭ１、ＰＭ２；ＮＭ１、ＮＭ２を介して出力に結合
する第２の入力インバータ手段ＮＰ１、ＰＭ１、ＰＭ
２；ＰＰ１、ＮＭ１、ＮＭ２を有する。それにより、第
２の入力インバータ手段の出力電流が、第１の入力イン
バータ手段の出力電流に対して反転される。
Description
【０００１】
【発明の属する技術分野】本発明は、比較的小さい入力
信号で、かつ高い同相除去（ＣＭＲ）で動作するため
に、超高速前置増幅器を含むインターフェース構成に関
する。より詳細には、本発明は、入力の差動対と出力と
の間に、差動前置増幅器と比較器との縦続接続を含むイ
ンターフェース構成に関する。
信号で、かつ高い同相除去（ＣＭＲ）で動作するため
に、超高速前置増幅器を含むインターフェース構成に関
する。より詳細には、本発明は、入力の差動対と出力と
の間に、差動前置増幅器と比較器との縦続接続を含むイ
ンターフェース構成に関する。
【０００２】
【従来の技術】このようなインターフェース構成は、電
子チップをインターフェースするための高速低電圧差動
信号（ＬＶＤＳ）回路として、当技術分野で一般的に知
られている。そのようなＬＶＤＳ回路に関する現行標準
は、小さな差動入力信号について最小スイッチングしき
い値電圧を特定し、同相入力信号は、非常に大きい範囲
にわたって変化し、どちらも非常に高い周波数である。
入力信号が小さいため、インターフェース構成には高い
感度が必要とされる。知られているインターフェース構
成では、比較器は、低い制御されたゲインを有する、超
高速差動前置増幅器によって先行された差動増幅器であ
る。前置増幅器は、差動信号を増幅して、同相信号を減
衰しなければならない。ＮＭＯＳトランジスタまたはＰ
ＭＯＳトランジスタの単一の差動対は、この全入力範囲
で動作することができない。したがって、一般には、Ｐ
ＭＯＳ差動対とＮＭＯＳ差動対の２つの入力差動対が、
並列に配置される。これら２つの差動対の出力は、比較
器の入力に組み合わされる。各差動対は、入力電圧範囲
の一部にわたる。この電圧範囲の中間では、ＰＭＯＳ入
力対とＮＭＯＳ入力対が共にアクティブであり、接地ま
たは供給電圧付近の入力電圧では、ＰＭＯＳ入力のみ、
またはＮＭＯＳ入力のみがアクティブである。その結
果、入力前置増幅器のゲインは、入力電圧範囲全体にわ
たって一定ではない。ゲインを一定に維持するための従
来の回路は、標準要件に適合するにはあまりに遅く、そ
のため使用することができない。さらに、知られている
前置増幅器の出力は、接地または供給電圧に関係してい
るので、後続の比較器または差動増幅器の構成がより困
難になる。また、オフセットが各動作領域間で変化し、
これが信号スキューに直接的な影響を及ぼす。
子チップをインターフェースするための高速低電圧差動
信号（ＬＶＤＳ）回路として、当技術分野で一般的に知
られている。そのようなＬＶＤＳ回路に関する現行標準
は、小さな差動入力信号について最小スイッチングしき
い値電圧を特定し、同相入力信号は、非常に大きい範囲
にわたって変化し、どちらも非常に高い周波数である。
入力信号が小さいため、インターフェース構成には高い
感度が必要とされる。知られているインターフェース構
成では、比較器は、低い制御されたゲインを有する、超
高速差動前置増幅器によって先行された差動増幅器であ
る。前置増幅器は、差動信号を増幅して、同相信号を減
衰しなければならない。ＮＭＯＳトランジスタまたはＰ
ＭＯＳトランジスタの単一の差動対は、この全入力範囲
で動作することができない。したがって、一般には、Ｐ
ＭＯＳ差動対とＮＭＯＳ差動対の２つの入力差動対が、
並列に配置される。これら２つの差動対の出力は、比較
器の入力に組み合わされる。各差動対は、入力電圧範囲
の一部にわたる。この電圧範囲の中間では、ＰＭＯＳ入
力対とＮＭＯＳ入力対が共にアクティブであり、接地ま
たは供給電圧付近の入力電圧では、ＰＭＯＳ入力のみ、
またはＮＭＯＳ入力のみがアクティブである。その結
果、入力前置増幅器のゲインは、入力電圧範囲全体にわ
たって一定ではない。ゲインを一定に維持するための従
来の回路は、標準要件に適合するにはあまりに遅く、そ
のため使用することができない。さらに、知られている
前置増幅器の出力は、接地または供給電圧に関係してい
るので、後続の比較器または差動増幅器の構成がより困
難になる。また、オフセットが各動作領域間で変化し、
これが信号スキューに直接的な影響を及ぼす。
【０００３】
【発明が解決しようとする課題】本発明の目的は、上述
の知られているタイプのインターフェース構成である
が、比較的小さな入力信号に関して、比較的大きな入力
電圧範囲にわたってゲインが一定である、インターフェ
ース構成を提供することである。
の知られているタイプのインターフェース構成である
が、比較的小さな入力信号に関して、比較的大きな入力
電圧範囲にわたってゲインが一定である、インターフェ
ース構成を提供することである。
【０００４】
【課題を解決するための手段】本発明によれば、この目
的は、前記差動前置増幅器が第１および第２の半前置増
幅器を備え、各前記半前置増幅器が、第１および第２の
入力と、前記比較器の異なる入力に接続される出力とを
有すること、前記第１の半前置増幅器の第１の入力が、
前記インターフェース構成の第１の入力に接続され、か
つ第１の入力インバータ手段を介して前記第１の半前置
増幅器の出力に結合され、前記第１の半前置増幅器の第
２の入力が、前記インターフェース構成の第２の入力に
接続され、かつ前記第１の入力インバータ手段の出力電
流に対して第２の入力インバータ手段の出力電流を反転
させるためのカレントミラー手段を備える第２の入力イ
ンバータ手段を介して前記出力に結合されること、前記
第２の半前置増幅器が前記第１の半前置増幅器と同様で
あること、および前記第２の半前置増幅器の第１の入力
が、前記インターフェース構成の第２の入力に接続さ
れ、前記第２の半前置増幅器の第２の入力が、前記イン
ターフェース構成の第１の入力に接続されることによっ
て達成される。
的は、前記差動前置増幅器が第１および第２の半前置増
幅器を備え、各前記半前置増幅器が、第１および第２の
入力と、前記比較器の異なる入力に接続される出力とを
有すること、前記第１の半前置増幅器の第１の入力が、
前記インターフェース構成の第１の入力に接続され、か
つ第１の入力インバータ手段を介して前記第１の半前置
増幅器の出力に結合され、前記第１の半前置増幅器の第
２の入力が、前記インターフェース構成の第２の入力に
接続され、かつ前記第１の入力インバータ手段の出力電
流に対して第２の入力インバータ手段の出力電流を反転
させるためのカレントミラー手段を備える第２の入力イ
ンバータ手段を介して前記出力に結合されること、前記
第２の半前置増幅器が前記第１の半前置増幅器と同様で
あること、および前記第２の半前置増幅器の第１の入力
が、前記インターフェース構成の第２の入力に接続さ
れ、前記第２の半前置増幅器の第２の入力が、前記イン
ターフェース構成の第１の入力に接続されることによっ
て達成される。
【０００５】このようにして、第１および第２の入力イ
ンバータ手段から届く逆電流が、各半前置増幅器の出力
に提供される。２つの半前置増幅器が互いに逆に接続さ
れているので、非常に大きな同相信号減衰が得られる。
インバータ手段は、全供給電圧を入力範囲とする増幅器
として動作する。その結果、大きな同相範囲をカバーす
ることができる。また、信号間のスキューが小さいた
め、超高速が可能であり、信号入力範囲を全供給電圧と
同じ幅にすることができる。
ンバータ手段から届く逆電流が、各半前置増幅器の出力
に提供される。２つの半前置増幅器が互いに逆に接続さ
れているので、非常に大きな同相信号減衰が得られる。
インバータ手段は、全供給電圧を入力範囲とする増幅器
として動作する。その結果、大きな同相範囲をカバーす
ることができる。また、信号間のスキューが小さいた
め、超高速が可能であり、信号入力範囲を全供給電圧と
同じ幅にすることができる。
【０００６】本発明の他の固有な特徴は、前記第１の入
力インバータ手段が、第１の供給端子と第２の供給端子
の間に、第１のＰＭＯＳトランジスタと直列接続された
第１のＮＭＯＳトランジスタを備え、前記インターフェ
ース構成の第１の入力が、前記第１のＮＭＯＳトランジ
スタおよび第１のＰＭＯＳトランジスタそれぞれのゲー
トに接続され、前記直列接続されたトランジスタの接合
点が、前記半前置増幅器の出力に接続されていることで
ある。
力インバータ手段が、第１の供給端子と第２の供給端子
の間に、第１のＰＭＯＳトランジスタと直列接続された
第１のＮＭＯＳトランジスタを備え、前記インターフェ
ース構成の第１の入力が、前記第１のＮＭＯＳトランジ
スタおよび第１のＰＭＯＳトランジスタそれぞれのゲー
トに接続され、前記直列接続されたトランジスタの接合
点が、前記半前置増幅器の出力に接続されていることで
ある。
【０００７】本発明はさらに、前記第２の入力インバー
タ手段が第１および第２の反転回路を備えること、前記
第１の反転回路が、第１の供給端子と第２の供給端子の
間に、ミラー入力ＰＭＯＳトランジスタと直列接続され
た第２のＮＭＯＳトランジスタを備えること、前記第２
の反転回路が、前記第１の供給端子と前記第２の供給端
子の間に、ミラー入力ＮＭＯＳトランジスタと直接接続
された第２のＰＭＯＳトランジスタを備えること、前記
インターフェース構成の第２の入力が、前記第２のＮＭ
ＯＳトランジスタおよび第２のＰＭＯＳトランジスタそ
れぞれのゲートに接続されていること、前記第２の入力
インバータ手段がさらに、前記第１の供給端子と前記第
２の供給端子の間に、ミラー出力ＰＭＯＳトランジスタ
と直列接続されたミラー出力ＮＭＯＳトランジスタを備
え、前記ミラー入力ＰＭＯＳトランジスタのゲートおよ
びドレインが、前記ミラー出力ＰＭＯＳトランジスタの
ゲートに接続され、前記ミラー入力ＮＭＯＳトランジス
タのゲートおよびドレインが、前記ミラー出力ＮＭＯＳ
トランジスタのゲートに接続されていること、および前
記直列接続されたミラー出力トランジスタの接合点が、
前記半前置増幅器の出力に接続されていることを特徴と
する。
タ手段が第１および第２の反転回路を備えること、前記
第１の反転回路が、第１の供給端子と第２の供給端子の
間に、ミラー入力ＰＭＯＳトランジスタと直列接続され
た第２のＮＭＯＳトランジスタを備えること、前記第２
の反転回路が、前記第１の供給端子と前記第２の供給端
子の間に、ミラー入力ＮＭＯＳトランジスタと直接接続
された第２のＰＭＯＳトランジスタを備えること、前記
インターフェース構成の第２の入力が、前記第２のＮＭ
ＯＳトランジスタおよび第２のＰＭＯＳトランジスタそ
れぞれのゲートに接続されていること、前記第２の入力
インバータ手段がさらに、前記第１の供給端子と前記第
２の供給端子の間に、ミラー出力ＰＭＯＳトランジスタ
と直列接続されたミラー出力ＮＭＯＳトランジスタを備
え、前記ミラー入力ＰＭＯＳトランジスタのゲートおよ
びドレインが、前記ミラー出力ＰＭＯＳトランジスタの
ゲートに接続され、前記ミラー入力ＮＭＯＳトランジス
タのゲートおよびドレインが、前記ミラー出力ＮＭＯＳ
トランジスタのゲートに接続されていること、および前
記直列接続されたミラー出力トランジスタの接合点が、
前記半前置増幅器の出力に接続されていることを特徴と
する。
【０００８】ＮＭＯＳトランジスタとＰＭＯＳトランジ
スタが二次式で動作するため、それらのゲインの合計は
一定である。その結果、インターフェース構成のゲイン
は、入力電圧の全範囲にわたって一定である。
スタが二次式で動作するため、それらのゲインの合計は
一定である。その結果、インターフェース構成のゲイン
は、入力電圧の全範囲にわたって一定である。
【０００９】また、本発明の他の固有な特徴は、電流源
が、前記ミラー入力ＰＭＯＳトランジスタのゲートと前
記ミラー入力ＮＭＯＳトランジスタのゲートとの間に提
供されることである。
が、前記ミラー入力ＰＭＯＳトランジスタのゲートと前
記ミラー入力ＮＭＯＳトランジスタのゲートとの間に提
供されることである。
【００１０】ミラー入力トランジスタに接続された２つ
のダイオードの間に位置されるこの電流源は、これらの
トランジスタが、その１つが信号入力範囲の端でオフに
切り替えられたときに、両方ともオフに切り替わらない
ようにする。すなわち、電流源が２つのカレントミラー
をアクティブに維持する。その結果、同相除去（ＣＭ
Ｒ）の速度が大きくなる。
のダイオードの間に位置されるこの電流源は、これらの
トランジスタが、その１つが信号入力範囲の端でオフに
切り替えられたときに、両方ともオフに切り替わらない
ようにする。すなわち、電流源が２つのカレントミラー
をアクティブに維持する。その結果、同相除去（ＣＭ
Ｒ）の速度が大きくなる。
【００１１】本発明の他の固有な特徴は、各前記半前置
増幅器がさらに、第１の供給端子と第２の供給端子の間
に、出力ＰＭＯＳトランジスタと直列接続された出力Ｎ
ＭＯＳトランジスタを備える出力手段を含み、前記出力
ＮＭＯＳトランジスタおよび出力ＰＭＯＳトランジスタ
のゲート、ならびにそれらの接合点が、前記半前置増幅
器の出力端子に接続されていることである。
増幅器がさらに、第１の供給端子と第２の供給端子の間
に、出力ＰＭＯＳトランジスタと直列接続された出力Ｎ
ＭＯＳトランジスタを備える出力手段を含み、前記出力
ＮＭＯＳトランジスタおよび出力ＰＭＯＳトランジスタ
のゲート、ならびにそれらの接合点が、前記半前置増幅
器の出力端子に接続されていることである。
【００１２】したがって、相補型トランジスタが短絡イ
ンバータを形成している。この回路は、抵抗器と直列な
電圧源に相当する。その抵抗値は、反転トランジスタの
相互コンダクタンスゲインに反比例する。このようにし
て、制御されたゲインを達成することができる。さらに
この場合、半前置増幅器出力での直流電圧は、中間供給
電圧前後である。これは通常、比較器にとって、かつ例
えばパルス整形器であることもある後続回路のスキュー
性能にとってより良い。
ンバータを形成している。この回路は、抵抗器と直列な
電圧源に相当する。その抵抗値は、反転トランジスタの
相互コンダクタンスゲインに反比例する。このようにし
て、制御されたゲインを達成することができる。さらに
この場合、半前置増幅器出力での直流電圧は、中間供給
電圧前後である。これは通常、比較器にとって、かつ例
えばパルス整形器であることもある後続回路のスキュー
性能にとってより良い。
【００１３】このインターフェース構成のさらなる固有
な特徴は、頭記の特許請求の範囲に言及されている。
な特徴は、頭記の特許請求の範囲に言及されている。
【００１４】以下の実施形態の説明を添付図面に関連し
て参照することにより、本発明の上述およびその他の目
的および特徴がより明らかになり、本発明自体が最良に
理解されよう。
て参照することにより、本発明の上述およびその他の目
的および特徴がより明らかになり、本発明自体が最良に
理解されよう。
【００１５】
【発明の実施の形態】本発明の高速インターフェース構
成は、電子チップをインターフェースするために使用さ
れる低電圧差動信号（ＬＶＤＳ）回路である。したがっ
て、この構成は、現行ＬＶＤＳ標準ＩＥＥＥ−１５９
６．３（１９９６）およびＴＩＡ／ＥＩＡ−６４４（１
９９６）に準拠する必要があり、これは、３．３Ｖｏｌ
ｔ供給電圧に関して、差動入力信号については最小スイ
ッチングしきい値電圧１００ｍＶｏｌｔを特定し、同相
入力信号は０．０〜２．４０Ｖｏｌｔで変化する。さら
に、現行適用例に関する信号速度は２５０ＭＨｚであ
り、同相信号速度は最大１ＧＨｚで特定される。
成は、電子チップをインターフェースするために使用さ
れる低電圧差動信号（ＬＶＤＳ）回路である。したがっ
て、この構成は、現行ＬＶＤＳ標準ＩＥＥＥ−１５９
６．３（１９９６）およびＴＩＡ／ＥＩＡ−６４４（１
９９６）に準拠する必要があり、これは、３．３Ｖｏｌ
ｔ供給電圧に関して、差動入力信号については最小スイ
ッチングしきい値電圧１００ｍＶｏｌｔを特定し、同相
入力信号は０．０〜２．４０Ｖｏｌｔで変化する。さら
に、現行適用例に関する信号速度は２５０ＭＨｚであ
り、同相信号速度は最大１ＧＨｚで特定される。
【００１６】これらの要件を達成するために、インター
フェース構成は、高速前置増幅器と、それに続く比較器
を備える。前置増幅器は、比較器の前で、差動入力信号
を増幅し（≒＋１０ｄＢ）、同相信号を（少なくとも−
２０ｄＢに）減衰するようになされている。
フェース構成は、高速前置増幅器と、それに続く比較器
を備える。前置増幅器は、比較器の前で、差動入力信号
を増幅し（≒＋１０ｄＢ）、同相信号を（少なくとも−
２０ｄＢに）減衰するようになされている。
【００１７】図１に示されるように、インターフェース
構成は、差動入力端子ＩＮＮおよびＩＮＰと、出力端子
ＯＵＴとを有する。前置増幅器は、２つの半前置増幅器
ＨＰＡ１およびＨＰＡ２によって構成され、差動増幅器
によって構成される比較器ＤＡに接続されている。より
詳細には、入力端子ＩＮＮは、半前置増幅器ＨＰＡ１の
反転入力（−）、および半前置増幅器ＨＰＡ２の非反転
入力（＋）に接続され、入力端子ＩＮＰは、それと対称
的に、ＨＰＡ１の非反転入力（＋）、およびＨＰＡ２の
反転入力（−）に接続される。ＨＰＡ１の出力ＯＵＴ１
は、比較器ＤＡの一方の入力に接続され、ＨＰＡ２の出
力ＯＵＴ２は、他方の入力ＤＡに接続され、ＤＡの出力
は出力端子ＯＵＴに接続されている。
構成は、差動入力端子ＩＮＮおよびＩＮＰと、出力端子
ＯＵＴとを有する。前置増幅器は、２つの半前置増幅器
ＨＰＡ１およびＨＰＡ２によって構成され、差動増幅器
によって構成される比較器ＤＡに接続されている。より
詳細には、入力端子ＩＮＮは、半前置増幅器ＨＰＡ１の
反転入力（−）、および半前置増幅器ＨＰＡ２の非反転
入力（＋）に接続され、入力端子ＩＮＰは、それと対称
的に、ＨＰＡ１の非反転入力（＋）、およびＨＰＡ２の
反転入力（−）に接続される。ＨＰＡ１の出力ＯＵＴ１
は、比較器ＤＡの一方の入力に接続され、ＨＰＡ２の出
力ＯＵＴ２は、他方の入力ＤＡに接続され、ＤＡの出力
は出力端子ＯＵＴに接続されている。
【００１８】各半前置増幅器ＨＰＡ１／ＨＰＡ２は、反
対極性の２つの平行な分岐、ＮＭＯＳ分岐とＰＭＯＳ分
岐からなる。例として、半前置増幅器ＨＰＡ１のＮＭＯ
Ｓ分岐が図２に示されている。この分岐では、入力端子
ＩＮＮがＮＭＯＳ入力トランジスタＮＮ１のゲートに接
続されており、入力トランジスタＮＮ１のソースは、接
地Ｖｓｓに接続され、ドレインは、出力ＯＵＴ１に接続
されている。入力端子ＩＮＰは、他のＮＭＯＳ入力トラ
ンジスタＮＰ１のゲートに接続され、入力トランジスタ
ＮＰ１のソースはやはり接地Ｖｓｓに接続されている
が、ドレインは、ＰＭＯＳカレントミラー回路を介して
出力ＯＵＴ１に接続されている。カレントミラー回路
は、ＮＰ１のドレイン電流を反転し、ゲートがＰＭ１の
ドレインに相互接続および接続されている、２つのＰＭ
ＯＳトランジスタＰＭ１およびＰＭ２によって構成され
る。ＮＰ１のドレインはＰＭ１のドレインに接続され、
ＰＭ１のソースは、供給端子Ｖｄｄに接続される。ＰＭ
２のソースもやはりＶｄｄに接続され、そのドレインは
出力ＯＵＴ１に接続される。
対極性の２つの平行な分岐、ＮＭＯＳ分岐とＰＭＯＳ分
岐からなる。例として、半前置増幅器ＨＰＡ１のＮＭＯ
Ｓ分岐が図２に示されている。この分岐では、入力端子
ＩＮＮがＮＭＯＳ入力トランジスタＮＮ１のゲートに接
続されており、入力トランジスタＮＮ１のソースは、接
地Ｖｓｓに接続され、ドレインは、出力ＯＵＴ１に接続
されている。入力端子ＩＮＰは、他のＮＭＯＳ入力トラ
ンジスタＮＰ１のゲートに接続され、入力トランジスタ
ＮＰ１のソースはやはり接地Ｖｓｓに接続されている
が、ドレインは、ＰＭＯＳカレントミラー回路を介して
出力ＯＵＴ１に接続されている。カレントミラー回路
は、ＮＰ１のドレイン電流を反転し、ゲートがＰＭ１の
ドレインに相互接続および接続されている、２つのＰＭ
ＯＳトランジスタＰＭ１およびＰＭ２によって構成され
る。ＮＰ１のドレインはＰＭ１のドレインに接続され、
ＰＭ１のソースは、供給端子Ｖｄｄに接続される。ＰＭ
２のソースもやはりＶｄｄに接続され、そのドレインは
出力ＯＵＴ１に接続される。
【００１９】第１のＮＭＯＳ入力トランジスタＮＮ１の
ドレイン電流は、出力ＯＵＴ１に直接印加され、第２の
ＮＭＯＳ入力トランジスタＮＰ１によって生成された電
流は、ＰＭＯＳカレントミラー回路ＰＭ１、ＰＭ２によ
って反転され、第１のＮＭＯＳ入力トランジスタＮＮ１
のドレインにフィードバックされる。入力信号ＩＮＮお
よびＩＮＰが、それと同じ名前を付けられた２つの入力
端子で同じ電圧である場合、両ＮＭＯＳ電流が互いに打
ち消しあって、同相電圧とは無関係にＯＵＴ１での出力
信号がなくなる。一方、２つの入力信号ＩＮＮとＩＮＰ
が差動電圧分だけ異なる場合、ＮＭＯＳ電流は打ち消し
合わず、ＯＵＴ１で使用可能な出力電流が存在する。
ドレイン電流は、出力ＯＵＴ１に直接印加され、第２の
ＮＭＯＳ入力トランジスタＮＰ１によって生成された電
流は、ＰＭＯＳカレントミラー回路ＰＭ１、ＰＭ２によ
って反転され、第１のＮＭＯＳ入力トランジスタＮＮ１
のドレインにフィードバックされる。入力信号ＩＮＮお
よびＩＮＰが、それと同じ名前を付けられた２つの入力
端子で同じ電圧である場合、両ＮＭＯＳ電流が互いに打
ち消しあって、同相電圧とは無関係にＯＵＴ１での出力
信号がなくなる。一方、２つの入力信号ＩＮＮとＩＮＰ
が差動電圧分だけ異なる場合、ＮＭＯＳ電流は打ち消し
合わず、ＯＵＴ１で使用可能な出力電流が存在する。
【００２０】図３に示されるように、図２のＮＭＯＳ分
岐と共に完全な半前置増幅器、例えばＨＰＡ１を形成す
るように、ＰＭＯＳトランジスタを有する相補型回路が
組み立てられる。この相補型回路は、ＰＭＯＳトランジ
スタＰＮ１およびＰＰ１と、ＮＭＯＳトランジスタＮＭ
１およびＮＭ２を備えるＮＭＯＳカレントミラー回路と
を備える。入力端子ＩＮＮおよびＩＮＰは、それぞれＰ
ＭＯＳトランジスタＰＮ１およびＰＰ１のゲートに接続
される。ＰＮ１は、供給端子Ｖｄｄと、ＮＮ１のドレイ
ンすなわち出力端子ＯＵＴ１との間に接続され、ＰＰ１
は、供給端子Ｖｄｄに、かつＮＭＯＳカレントミラー回
路ＮＭ１、ＮＭ２を介して出力端子ＯＵＴ１に接続され
る。これらのトランジスタＮＭ１およびＮＭ２は、ゲー
トがＮＭ１のドレインに相互接続および接続され、ソー
スが接地Ｖｓｓに接続されている。ＮＭ１のドレインは
ＰＰ１のドレインに接続され、ＮＭ２のドレインは出力
端子ＯＵＴ１に接続されている。
岐と共に完全な半前置増幅器、例えばＨＰＡ１を形成す
るように、ＰＭＯＳトランジスタを有する相補型回路が
組み立てられる。この相補型回路は、ＰＭＯＳトランジ
スタＰＮ１およびＰＰ１と、ＮＭＯＳトランジスタＮＭ
１およびＮＭ２を備えるＮＭＯＳカレントミラー回路と
を備える。入力端子ＩＮＮおよびＩＮＰは、それぞれＰ
ＭＯＳトランジスタＰＮ１およびＰＰ１のゲートに接続
される。ＰＮ１は、供給端子Ｖｄｄと、ＮＮ１のドレイ
ンすなわち出力端子ＯＵＴ１との間に接続され、ＰＰ１
は、供給端子Ｖｄｄに、かつＮＭＯＳカレントミラー回
路ＮＭ１、ＮＭ２を介して出力端子ＯＵＴ１に接続され
る。これらのトランジスタＮＭ１およびＮＭ２は、ゲー
トがＮＭ１のドレインに相互接続および接続され、ソー
スが接地Ｖｓｓに接続されている。ＮＭ１のドレインは
ＰＰ１のドレインに接続され、ＮＭ２のドレインは出力
端子ＯＵＴ１に接続されている。
【００２１】接地Ｖｓｓと供給端子Ｖｄｄの間のトラン
ジスタＮＮ１とＰＮ１の直列接続が、半前置増幅器ＨＰ
Ａ１に関する第１の入力インバータを構成し、入力トラ
ンジスタＮＰ１、ＰＰ１が、カレントミラーＰＭ１、Ｐ
Ｍ２およびＮＭ１、ＮＭ２と共に、ＨＰＡ１に関する第
２の入力インバータを構成する。入力インバータは、全
供給を入力範囲とする増幅器である。その結果、大きな
同相範囲をカバーすることができる。
ジスタＮＮ１とＰＮ１の直列接続が、半前置増幅器ＨＰ
Ａ１に関する第１の入力インバータを構成し、入力トラ
ンジスタＮＰ１、ＰＰ１が、カレントミラーＰＭ１、Ｐ
Ｍ２およびＮＭ１、ＮＭ２と共に、ＨＰＡ１に関する第
２の入力インバータを構成する。入力インバータは、全
供給を入力範囲とする増幅器である。その結果、大きな
同相範囲をカバーすることができる。
【００２２】入力端子ＩＮＮは、第１の半前置増幅器Ｈ
ＰＡ１の反転入力（−）に接続されているものとして見
ることができ、入力端子ＩＮＰは、ＨＰＡ１の非反転入
力（＋）に接続されているものとして見ることができ
る。
ＰＡ１の反転入力（−）に接続されているものとして見
ることができ、入力端子ＩＮＰは、ＨＰＡ１の非反転入
力（＋）に接続されているものとして見ることができ
る。
【００２３】組み合わされたＮＭＯＳ分岐およびＰＭＯ
Ｓ分岐の出力電流は、それらと同じ名前を付けられた出
力端子で出力電圧ＯＵＴ１に変換される。これは、以下
に記述する短絡インバータによって実施される。
Ｓ分岐の出力電流は、それらと同じ名前を付けられた出
力端子で出力電圧ＯＵＴ１に変換される。これは、以下
に記述する短絡インバータによって実施される。
【００２４】図２および図３に示されるように、短絡イ
ンバータは、ＮＭＯＳトランジスタＮＯ１およびＰＭＯ
ＳトランジスタＰＯ１を備える。これらのトランジスタ
は、接地Ｖｓｓと供給端子Ｖｄｄの間に直列接続され、
それらの接合点が出力端子ＯＵＴ１に接続されている。
ＮＯ１およびＰＯ１のゲートも出力端子ＯＵＴ１に接続
されている。短絡インバータは、抵抗器と直列な電圧源
に相当する。抵抗値は、反転トランジスタの相互コンダ
クタンスゲインに反比例する。その結果、制御されたゲ
インを達成することができる。
ンバータは、ＮＭＯＳトランジスタＮＯ１およびＰＭＯ
ＳトランジスタＰＯ１を備える。これらのトランジスタ
は、接地Ｖｓｓと供給端子Ｖｄｄの間に直列接続され、
それらの接合点が出力端子ＯＵＴ１に接続されている。
ＮＯ１およびＰＯ１のゲートも出力端子ＯＵＴ１に接続
されている。短絡インバータは、抵抗器と直列な電圧源
に相当する。抵抗値は、反転トランジスタの相互コンダ
クタンスゲインに反比例する。その結果、制御されたゲ
インを達成することができる。
【００２５】最後に、電流源ｌ１がカレントミラーの２
つのダイオード接続されたトランジスタＰＭ１とＮＭ１
の間に追加される。この電流源ｌ１は、入力ＰＭＯＳま
たはＮＭＯＳトランジスタＰＭ１またはＮＭ１の１つ
が、信号入力範囲の端でオフに切り替えられたときに、
これらのトランジスタが両方ともオフに切り替わること
がないようにする。すなわち、電流源ｌ１は、カレント
ミラーをアクティブに維持し、それにより同相除去（Ｃ
ＭＲ）の速度を高く維持する。
つのダイオード接続されたトランジスタＰＭ１とＮＭ１
の間に追加される。この電流源ｌ１は、入力ＰＭＯＳま
たはＮＭＯＳトランジスタＰＭ１またはＮＭ１の１つ
が、信号入力範囲の端でオフに切り替えられたときに、
これらのトランジスタが両方ともオフに切り替わること
がないようにする。すなわち、電流源ｌ１は、カレント
ミラーをアクティブに維持し、それにより同相除去（Ｃ
ＭＲ）の速度を高く維持する。
【００２６】短絡インバータを形成するトランジスタＮ
Ｏ１およびＰＯ１のＷ／Ｌは、上述したＮＭＯＳおよび
ＰＭＯＳ入力トランジスタＮＮ１、ＮＰ１、ＰＮ１、お
よびＰＰ１のＷ／Ｌよりも小さいことに留意されたい。
これらＷ／Ｌの比は、半前置増幅器ＨＰＡ１の差動ゲイ
ンを制御する。
Ｏ１およびＰＯ１のＷ／Ｌは、上述したＮＭＯＳおよび
ＰＭＯＳ入力トランジスタＮＮ１、ＮＰ１、ＰＮ１、お
よびＰＰ１のＷ／Ｌよりも小さいことに留意されたい。
これらＷ／Ｌの比は、半前置増幅器ＨＰＡ１の差動ゲイ
ンを制御する。
【００２７】インターフェース構成の前置増幅器全体を
形成するように、両入力端子ＩＮＮとＩＮＰを交換した
状態で、第２の半前置増幅器ＨＰＡ２がＨＰＡ１に追加
される。半前置増幅器ＨＰＡ２は、ＨＰＡ１と同一であ
る。その結果、ＨＰＡ２は、ＨＰＡ１と同じ同相出力電
圧値、およびＨＰＡ１と逆の差動出力電圧を有する。よ
り詳細には、再び図１を参照すると、インターフェース
構成の入力端子ＩＮＮが、第１の半前置増幅器ＨＰＡ１
の反転入力（−）、および第２の半前置増幅器ＨＰＡ２
の非反転入力（＋）に接続され、この構成の入力端子Ｉ
ＮＰは、ＨＰＡ１の非反転入力（＋）、およびＨＰＡ２
の反転入力（−）に接続される。既に述べたように、そ
れぞれＨＰＡ１およびＨＰＡ２の２つの相補出力ＯＵＴ
１およびＯＵＴ２は、差動比較器ＤＡに供給される。
形成するように、両入力端子ＩＮＮとＩＮＰを交換した
状態で、第２の半前置増幅器ＨＰＡ２がＨＰＡ１に追加
される。半前置増幅器ＨＰＡ２は、ＨＰＡ１と同一であ
る。その結果、ＨＰＡ２は、ＨＰＡ１と同じ同相出力電
圧値、およびＨＰＡ１と逆の差動出力電圧を有する。よ
り詳細には、再び図１を参照すると、インターフェース
構成の入力端子ＩＮＮが、第１の半前置増幅器ＨＰＡ１
の反転入力（−）、および第２の半前置増幅器ＨＰＡ２
の非反転入力（＋）に接続され、この構成の入力端子Ｉ
ＮＰは、ＨＰＡ１の非反転入力（＋）、およびＨＰＡ２
の反転入力（−）に接続される。既に述べたように、そ
れぞれＨＰＡ１およびＨＰＡ２の２つの相補出力ＯＵＴ
１およびＯＵＴ２は、差動比較器ＤＡに供給される。
【００２８】前置増幅器のＰＭＯＳトランジスタおよび
ＮＭＯＳトランジスタが二次式で動作するので、それら
のゲインの合計は一定である。したがって、インターフ
ェース構成のゲインが、全入力範囲にわたって一定であ
る。このインターフェース構成はまた、供給電圧Ｖｄｄ
がＶｔＮ＋ＶｔＰ＋２×（Ｖｇｓ−Ｖｔ）よりも大きい
限り、低い供給電圧に関して動作する。ここで、Ｖｔは
しきい値電圧であり、ＶｔＮおよびＶｔＰは、それぞれ
ＮＭＯＳおよびＰＭＯＳトランジスタに関するしきい値
電圧であり、Ｖｇｓは、これらのトランジスタのゲート
ソース間電圧である。
ＮＭＯＳトランジスタが二次式で動作するので、それら
のゲインの合計は一定である。したがって、インターフ
ェース構成のゲインが、全入力範囲にわたって一定であ
る。このインターフェース構成はまた、供給電圧Ｖｄｄ
がＶｔＮ＋ＶｔＰ＋２×（Ｖｇｓ−Ｖｔ）よりも大きい
限り、低い供給電圧に関して動作する。ここで、Ｖｔは
しきい値電圧であり、ＶｔＮおよびＶｔＰは、それぞれ
ＮＭＯＳおよびＰＭＯＳトランジスタに関するしきい値
電圧であり、Ｖｇｓは、これらのトランジスタのゲート
ソース間電圧である。
【００２９】本発明の原理を、特定の装置に関連して上
に述べたが、この記述は例示のためになされたものにす
ぎず、頭記の特許請求の範囲に規定される本発明の範囲
を限定するものではないことは、明らかに理解されよ
う。
に述べたが、この記述は例示のためになされたものにす
ぎず、頭記の特許請求の範囲に規定される本発明の範囲
を限定するものではないことは、明らかに理解されよ
う。
【図１】本発明による高速インターフェース構成を表す
図である。
図である。
【図２】図１の高速インターフェース構成の一部を形成
する半前置増幅器（ＨＰＡ１）のＮＭＯＳ分岐を示す図
である。
する半前置増幅器（ＨＰＡ１）のＮＭＯＳ分岐を示す図
である。
【図３】図２の分岐を含む半前置増幅器（ＨＰＡ１）を
示す図である。
示す図である。
ＩＮＮ、ＩＮＰ 差動入力端子 ＯＵＴ インターフェース出力端子 ＯＵＴ１、ＯＵＴ２ 出力端子 ＨＰＡ１、ＨＰＡ２ 半前置増幅器 ＤＡ 比較器 ＮＮ１、ＮＰ１ ＮＭＯＳ入力トランジスタ Ｖｄｄ 供給端子 Ｖｓｓ 接地
Claims (8)
- 【請求項１】 入力の差動対（ＩＮＮ；ＩＮＰ）とイン
ターフェース出力（ＯＵＴ）との間に、差動前置増幅器
（ＨＰＡ１、ＨＰＡ２）と比較器（ＤＡ）との縦続接続
を含むインターフェース構成であって、 前記差動前置増幅器が、第１の半前置増幅器（ＨＰＡ
１）および第２の半前置増幅器（ＨＰＡ２）を備え、前
記半前置増幅器がそれぞれ、第１の入力（−）および第
２の入力（＋）と、前記比較器（ＤＡ）の異なる入力に
接続される出力（ＯＵＴ１；ＯＵＴ２）とを有するこ
と、 前記第１の半前置増幅器（ＨＰＡ１）の第１の入力
（−）が、前記インターフェース構成の第１の入力（Ｉ
ＮＮ）に接続され、かつ第１の入力インバータ手段（Ｎ
Ｎ１；ＰＮ１）を介して前記第１の半前置増幅器の出力
（ＯＵＴ１）に結合され、前記第１の半前置増幅器（Ｈ
ＰＡ１）の第２の入力（＋）が、前記インターフェース
構成の第２の入力（ＩＮＰ）に接続され、かつ前記第１
の入力インバータ手段の出力電流に対して、第２の入力
インバータ手段の出力電流を反転するためのカレントミ
ラー手段（ＰＭ１、ＰＭ２；ＮＭ１、ＮＭ２）を備える
第２の入力インバータ手段（ＮＰ１、ＰＭ１、ＰＭ２；
ＰＰ１、ＮＭ１、ＮＭ２）を介して、前記出力（ＯＵＴ
１）に結合されていること、 前記第２の半前置増幅器（ＨＰＡ２）が前記第１の半前
置増幅器（ＨＰＡ１）と同様であること、および前記第
２の半前置増幅器（ＨＰＡ２）の第１の入力（−）が、
前記インターフェース構成の第２の入力（ＩＮＰ）に接
続され、前記第２の半前置増幅器（ＨＰＡ２）の第２の
入力（＋）が、前記インターフェース構成の第１の入力
（ＩＮＮ）に接続されていることを特徴とするインター
フェース構成。 - 【請求項２】 前記第１の入力インバータ手段（ＮＮ
１；ＰＮ１）が、第１の供給端子（Ｖｓｓ）と第２の供
給端子（Ｖｄｄ）の間に、第１のＰＭＯＳトランジスタ
（ＰＮ１）と直列接続された第１のＮＭＯＳトランジス
タ（ＮＮ１）を備え、前記インターフェース構成の第１
の入力（ＩＮＮ）が、前記第１のＮＭＯＳトランジスタ
（ＮＮ１）および第１のＰＭＯＳトランジスタ（ＰＮ
１）それぞれのゲートに接続され、前記直列接続された
トランジスタ（ＮＮ１、ＰＮ１）の接合点が、前記半前
置増幅器の出力（ＯＵＴ１；ＯＵＴ２）に接続されてい
ることを特徴とする請求項１に記載のインターフェース
構成。 - 【請求項３】 前記第２の入力インバータ手段（ＮＰ
１、ＰＭ１、ＰＭ２；ＰＰ１、ＮＭ１、ＮＭ２）が第１
および第２の反転回路を備えること、 前記第１の反転回路が、第１の供給端子（Ｖｓｓ）と第
２の供給端子（Ｖｄｄ）の間に、ミラー入力ＰＭＯＳト
ランジスタ（ＰＭ１）と直列接続された第２のＮＭＯＳ
トランジスタ（ＮＰ１）を備えること、 前記第２の反転回路が、前記第１の供給端子（Ｖｓｓ）
と前記第２の供給端子（Ｖｄｄ）の間に、ミラー入力Ｎ
ＭＯＳトランジスタ（ＮＭ１）と直列接続された第２の
ＰＭＯＳトランジスタ（ＰＰ１）を備えること、 前記インターフェース構成の第２の入力（ＩＮＰ）が、
前記第２のＮＭＯＳトランジスタ（ＮＰ１）および第２
のＰＭＯＳトランジスタ（ＰＰ１）それぞれのゲートに
接続されていること、 前記第２の入力インバータ手段がさらに、前記第１の供
給端子（Ｖｓｓ）および前記第２の供給端子（Ｖｄｄ）
の間に、ミラー出力ＰＭＯＳトランジスタ（ＰＭ２）と
直列接続されたミラー出力ＮＭＯＳトランジスタ（ＮＭ
２）を備え、前記ミラー入力ＰＭＯＳトランジスタ（Ｐ
Ｍ１）のゲートおよびドレインが、前記ミラー出力ＰＭ
ＯＳトランジスタ（ＰＭ２）のゲートに接続され、前記
ミラー入力ＮＭＯＳトランジスタ（ＮＭ１）のゲートお
よびドレインが、前記ミラー出力ＮＭＯＳトランジスタ
（ＮＭ２）のゲートに接続されていること、および前記
直列接続されたミラー出力トランジスタ（ＮＭ２、ＰＭ
２）の接合点が、前記半前置増幅器の出力（ＯＵＴ１；
ＯＵＴ２）に接続されていることを特徴とする請求項１
に記載のインターフェース構成。 - 【請求項４】 電流源（ｌ１）が、前記ミラー入力ＰＭ
ＯＳトランジスタ（ＰＭ１）のゲートと、前記ミラー入
力ＮＭＯＳトランジスタ（ＮＭ１）のゲートとの間に提
供されることを特徴とする請求項３に記載のインターフ
ェース構成。 - 【請求項５】 前記半前置増幅器それぞれがさらに、第
１の供給端子（Ｖｓｓ）と第２の供給端子（Ｖｄｄ）の
間に、出力ＰＭＯＳトランジスタ（ＰＯ１）と直列接続
された出力ＮＭＯＳトランジスタ（ＮＯ１）を備える出
力手段を含み、前記出力ＮＭＯＳおよびＰＭＯＳトラン
ジスタのゲート、ならびにそれらの接合点が、前記半前
置増幅器の出力（ＯＵＴ１；ＯＵＴ２）に接続されてい
ることを特徴とする請求項１に記載のインターフェース
構成。 - 【請求項６】 各半前置増幅器（ＨＰＡ１；ＨＰＡ２）
において、前記第１の入力が反転入力（−）であり、前
記第２の入力が非反転入力（＋）であることを特徴とす
る請求項１に記載のインターフェース構成。 - 【請求項７】 前記比較器（ＤＡ）が差動増幅器である
こと、および前記第１の半前置増幅器の出力（ＯＵＴ
１）が前記比較器の第１の入力に接続され、前記第２の
半前置増幅器の出力（ＯＵＴ２）が前記比較器の第２の
入力に接続されていることを特徴とする請求項６に記載
のインターフェース構成。 - 【請求項８】 前記第１の供給端子（Ｖｓｓ）が接地に
なっていること、および前記第２の供給端子（Ｖｄｄ）
が供給電圧にあることを特徴とする請求項２、３、また
は４のいずれか一項に記載のインターフェース構成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99401622.8 | 1999-06-30 | ||
| EP99401622A EP1067691B1 (en) | 1999-06-30 | 1999-06-30 | LVDS receiver using differential amplifiers |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001053556A true JP2001053556A (ja) | 2001-02-23 |
Family
ID=8242033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000180835A Withdrawn JP2001053556A (ja) | 1999-06-30 | 2000-06-16 | インターフェース構成用の高速前置増幅器 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US6288576B1 (ja) |
| EP (1) | EP1067691B1 (ja) |
| JP (1) | JP2001053556A (ja) |
| KR (1) | KR20010007578A (ja) |
| AT (1) | ATE316713T1 (ja) |
| AU (1) | AU3935100A (ja) |
| CA (1) | CA2311100A1 (ja) |
| DE (1) | DE69929579D1 (ja) |
| IL (1) | IL136445A0 (ja) |
| SG (1) | SG98410A1 (ja) |
| TW (1) | TW445701B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100450755B1 (ko) * | 2002-06-04 | 2004-10-01 | 한국전자통신연구원 | 고선형성 및 고이득을 갖는 트랜스컨덕터 증폭기 |
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|---|---|---|---|---|
| KR100723468B1 (ko) * | 2001-03-17 | 2007-05-30 | 삼성전자주식회사 | 신호레벨 변환기 |
| US6590432B1 (en) | 2002-09-26 | 2003-07-08 | Pericom Semiconductor Corp. | Low-voltage differential driver with opened eye pattern |
| ATE326809T1 (de) * | 2003-02-10 | 2006-06-15 | Cit Alcatel | Niederspannungsdifferenzsignal (lvds) - empfänger |
| KR100643606B1 (ko) * | 2005-08-12 | 2006-11-10 | 삼성전자주식회사 | 저전압 차동 신호 송신기의 프리앰퍼시스 장치 및 방법 |
| KR100818796B1 (ko) | 2007-01-18 | 2008-04-02 | 삼성전자주식회사 | 데이터 수신기 및 데이터 수신 방법 |
| CN104333218A (zh) * | 2014-11-05 | 2015-02-04 | 遵义师范学院 | 一种用于dc/dc的跨导与输出电压比较电路 |
| KR102409877B1 (ko) * | 2017-12-21 | 2022-06-20 | 에스케이하이닉스 주식회사 | 수신 회로 및 이를 이용하는 집적 회로 시스템 |
| US10734985B2 (en) * | 2018-12-17 | 2020-08-04 | Qualcomm Incorporated | Comparators for power and high-speed applications |
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|---|---|---|---|---|
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| EP0588544A3 (en) | 1992-09-14 | 1994-09-28 | Wako Pure Chem Ind Ltd | Fine pattern forming material and pattern formation process |
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-
1999
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