JP3434774B2 - 水晶発振器 - Google Patents
水晶発振器Info
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Description
【０００１】
【発明の属する技術分野】本発明は、水晶発振器に関
し、特に、アナログ回路と共に使用される水晶発振器に
関する。
し、特に、アナログ回路と共に使用される水晶発振器に
関する。
【０００２】
【従来の技術】従来、電源雑音を抑制した水晶発振器と
して、例えば特開平５−２３５６４１号公報に記載され
た、発振用増幅素子の増幅率を変化させる水晶発振器が
知られている。図５は、従来例の水晶発振器の構成図で
ある。従来例の水晶発振器は、増幅素子としてのＣＭＯ
ＳインバータＩＮＶ１と、やはり増幅素子としての３ス
テート型ＣＭＯＳインバータＩＮＶ２と、水晶振動子Ｘ
ＴＡＬと、帰還用の抵抗Ｒ１と、コンデンサＣ１、Ｃ２
とから構成されている。インバータＩＮＶ１とインバー
タＩＮＶ２とは並列接続され、さらに入力端と出力端と
の間に抵抗Ｒ１と水晶振動子ＸＴＡＬとが並列に接続さ
れている。また、コンデンサＣ１、Ｃ２のそれぞれの一
端は低電位側電源ＶＳＳに接続され、コンデンサＣ１の
他端はインバータＩＮＶ１及びＩＮＶ２の入力端に接続
され、コンデンサＣ２の他端はインバータＩＮＶ１及び
ＩＮＶ２の出力端に接続されている。そして、インバー
タＩＮＶ２は、増幅率制御信号によりオンオフ制御され
る。例えば、増幅率制御信号を論理Ｌレベルとすればイ
ンバータＩＮＶ１のみが動作し、増幅率制御信号を論理
ＨレベルとすればインバータＩＮＶ１及びＩＮＶ２が同
時に動作し、等価的な増幅率を変化させることができ、
発振周波数に対して必要以上の増幅率とならないように
制御することで、インバータの貫通電流による電源雑音
の増大を抑制している。
して、例えば特開平５−２３５６４１号公報に記載され
た、発振用増幅素子の増幅率を変化させる水晶発振器が
知られている。図５は、従来例の水晶発振器の構成図で
ある。従来例の水晶発振器は、増幅素子としてのＣＭＯ
ＳインバータＩＮＶ１と、やはり増幅素子としての３ス
テート型ＣＭＯＳインバータＩＮＶ２と、水晶振動子Ｘ
ＴＡＬと、帰還用の抵抗Ｒ１と、コンデンサＣ１、Ｃ２
とから構成されている。インバータＩＮＶ１とインバー
タＩＮＶ２とは並列接続され、さらに入力端と出力端と
の間に抵抗Ｒ１と水晶振動子ＸＴＡＬとが並列に接続さ
れている。また、コンデンサＣ１、Ｃ２のそれぞれの一
端は低電位側電源ＶＳＳに接続され、コンデンサＣ１の
他端はインバータＩＮＶ１及びＩＮＶ２の入力端に接続
され、コンデンサＣ２の他端はインバータＩＮＶ１及び
ＩＮＶ２の出力端に接続されている。そして、インバー
タＩＮＶ２は、増幅率制御信号によりオンオフ制御され
る。例えば、増幅率制御信号を論理Ｌレベルとすればイ
ンバータＩＮＶ１のみが動作し、増幅率制御信号を論理
ＨレベルとすればインバータＩＮＶ１及びＩＮＶ２が同
時に動作し、等価的な増幅率を変化させることができ、
発振周波数に対して必要以上の増幅率とならないように
制御することで、インバータの貫通電流による電源雑音
の増大を抑制している。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来例の水晶発振器は、電源電圧が高くなるほど電源
雑音が増大するという問題があった。図６は、従来例の
水晶発振器の電源雑音の評価結果の説明図であり、水晶
振動子ＸＴＡＬの共振周波数＝２０ＭＨｚ、Ｒ１＝１Ｍ
Ω、Ｃ１、Ｃ２＝２０ＰＦとした場合の、発振出力ＶＯ
ＳＣと電源電流ＩＤＤとを示している。図６（ａ）は、
ＩＮＶ２はオフ状態、高電位側電源ＶＤＤ＝１．６Ｖ、
低電位側電源ＶＳＳ＝０Ｖの場合であり、図６（ｂ）
は、ＩＮＶ２はオン状態、高電位側電源ＶＤＤ＝３．３
Ｖ、低電位側電源ＶＳＳ＝０Ｖの場合である。電源電流
の変化率（以下、ΔＩＤＤ／ΔＴとする）は、図６
（ａ）では、ΔＩＤＤ／ΔＴ＝１ｍＡ／０．２５ｎＳで
あり、図６（ｂ）では、ΔＩＤＤ／ΔＴ＝８ｍＡ／０．
２５ｎＳであり、通常、半導体集積回路装置では、ボン
ディングワイヤは１ｎＨ／１ｍｍ程度のインダクタンス
Ｌを有するため、電源雑音電圧Ｖｎ＝−Ｌ×（ΔＩＤＤ
／ΔＴ）が発生する。例えばボンディングワイヤ長を５
ｍｍとすると、図６（ａ）では、Ｖｎ＝２０ｍＶとな
り、図６（ｂ）では、Ｖｎ＝１６０ｍＶとなる。このよ
うに、電源電圧が高くなるほどインバータＩＮＶ１、Ｉ
ＮＶ２の貫通電流とコンデンサＣ２の充放電電流とが増
大するため、電源雑音が増大してしまう。したがって、
電源雑音に影響されやすいアナログ回路ブロック、例え
ばＰＬＬ回路、ＡＤ変換回路等のブロックと水晶発振器
とを半導体集積回路装置内に近接して配置するときは、
シールドを施したり、高電位側電源ＶＤＤ及び低電位側
電源ＶＳＳを分離しなければならないという問題があっ
た。
た従来例の水晶発振器は、電源電圧が高くなるほど電源
雑音が増大するという問題があった。図６は、従来例の
水晶発振器の電源雑音の評価結果の説明図であり、水晶
振動子ＸＴＡＬの共振周波数＝２０ＭＨｚ、Ｒ１＝１Ｍ
Ω、Ｃ１、Ｃ２＝２０ＰＦとした場合の、発振出力ＶＯ
ＳＣと電源電流ＩＤＤとを示している。図６（ａ）は、
ＩＮＶ２はオフ状態、高電位側電源ＶＤＤ＝１．６Ｖ、
低電位側電源ＶＳＳ＝０Ｖの場合であり、図６（ｂ）
は、ＩＮＶ２はオン状態、高電位側電源ＶＤＤ＝３．３
Ｖ、低電位側電源ＶＳＳ＝０Ｖの場合である。電源電流
の変化率（以下、ΔＩＤＤ／ΔＴとする）は、図６
（ａ）では、ΔＩＤＤ／ΔＴ＝１ｍＡ／０．２５ｎＳで
あり、図６（ｂ）では、ΔＩＤＤ／ΔＴ＝８ｍＡ／０．
２５ｎＳであり、通常、半導体集積回路装置では、ボン
ディングワイヤは１ｎＨ／１ｍｍ程度のインダクタンス
Ｌを有するため、電源雑音電圧Ｖｎ＝−Ｌ×（ΔＩＤＤ
／ΔＴ）が発生する。例えばボンディングワイヤ長を５
ｍｍとすると、図６（ａ）では、Ｖｎ＝２０ｍＶとな
り、図６（ｂ）では、Ｖｎ＝１６０ｍＶとなる。このよ
うに、電源電圧が高くなるほどインバータＩＮＶ１、Ｉ
ＮＶ２の貫通電流とコンデンサＣ２の充放電電流とが増
大するため、電源雑音が増大してしまう。したがって、
電源雑音に影響されやすいアナログ回路ブロック、例え
ばＰＬＬ回路、ＡＤ変換回路等のブロックと水晶発振器
とを半導体集積回路装置内に近接して配置するときは、
シールドを施したり、高電位側電源ＶＤＤ及び低電位側
電源ＶＳＳを分離しなければならないという問題があっ
た。
【０００４】本発明は、かかる問題点に鑑みてなされた
ものであって、電源電圧に依存せずに電源雑音を低減す
ることができる水晶発振器を提供することにある。
ものであって、電源電圧に依存せずに電源雑音を低減す
ることができる水晶発振器を提供することにある。
【０００５】
【課題を解決するための手段】本発明の水晶発振器は、
インバータと、前記インバータの入力端と出力端との間
に接続された帰還抵抗とを含む水晶発振回路と、ソース
端が高電位側電源に接続された第１のＰチャネルトラン
ジスタと、ソース端が前記高電位側電源に接続されドレ
イン端がゲート端と前記第１のＰチャネルトランジスタ
のゲート端とに接続された第２のＰチャネルトランジス
タと、ソース端が前記高電位側電源に接続されドレイン
端が前記インバータの高電位側電源端子に接続されゲー
ト端が前記第２のＰチャネルトランジスタのゲート端に
接続された第３のＰチャネルトランジスタと、ソース端
が低電位側電源に接続されドレイン端がゲート端と前記
第１のＰチャネルトランジスタのドレイン端とに接続さ
れた第１のＮチャネルトランジスタと、ドレイン端が前
記第２のＰチャネルトランジスタのドレイン端に接続さ
れゲート端が前記第１のＮチャネルトランジスタのゲー
ト端に接続された第２のＮチャネルトランジスタと、一
端が前記第２のＮチャネルトランジスタのソース端に接
続され他端が前記低電位側電源に接続された抵抗と、ソ
ース端が前記低電位側電源に接続されドレイン端が前記
インバータの低電位側電源端子に接続されゲート端が前
記第１のＮチャネルトランジスタのゲート端に接続され
た第３のＮチャネルトランジスタと、ソース端が前記高
電位側電源に接続されゲート端が前記第２のＰチャネル
トランジスタのゲート端に接続された第４のＰチャネル
トランジスタと、一端が前記第４のＰチャネルトランジ
スタのドレイン端に接続され他端が前記低電位側電源に
接続された抵抗と、ソース端が前記高電位側電源に接続
されドレイン端が前記第１のＮチャネルトランジスタの
ドレイン端に接続されゲート端が前記第４のＰチャネル
トランジスタのドレイン端に接続された第５のＰチャネ
ルトランジスタと、を備えることを特徴とする。
インバータと、前記インバータの入力端と出力端との間
に接続された帰還抵抗とを含む水晶発振回路と、ソース
端が高電位側電源に接続された第１のＰチャネルトラン
ジスタと、ソース端が前記高電位側電源に接続されドレ
イン端がゲート端と前記第１のＰチャネルトランジスタ
のゲート端とに接続された第２のＰチャネルトランジス
タと、ソース端が前記高電位側電源に接続されドレイン
端が前記インバータの高電位側電源端子に接続されゲー
ト端が前記第２のＰチャネルトランジスタのゲート端に
接続された第３のＰチャネルトランジスタと、ソース端
が低電位側電源に接続されドレイン端がゲート端と前記
第１のＰチャネルトランジスタのドレイン端とに接続さ
れた第１のＮチャネルトランジスタと、ドレイン端が前
記第２のＰチャネルトランジスタのドレイン端に接続さ
れゲート端が前記第１のＮチャネルトランジスタのゲー
ト端に接続された第２のＮチャネルトランジスタと、一
端が前記第２のＮチャネルトランジスタのソース端に接
続され他端が前記低電位側電源に接続された抵抗と、ソ
ース端が前記低電位側電源に接続されドレイン端が前記
インバータの低電位側電源端子に接続されゲート端が前
記第１のＮチャネルトランジスタのゲート端に接続され
た第３のＮチャネルトランジスタと、ソース端が前記高
電位側電源に接続されゲート端が前記第２のＰチャネル
トランジスタのゲート端に接続された第４のＰチャネル
トランジスタと、一端が前記第４のＰチャネルトランジ
スタのドレイン端に接続され他端が前記低電位側電源に
接続された抵抗と、ソース端が前記高電位側電源に接続
されドレイン端が前記第１のＮチャネルトランジスタの
ドレイン端に接続されゲート端が前記第４のＰチャネル
トランジスタのドレイン端に接続された第５のＰチャネ
ルトランジスタと、を備えることを特徴とする。
【０００６】また、インバータと、前記インバータの入
力端と出力端との間に接続された帰還抵抗とを含む水晶
発振回路と、ソース端が高電位側電源に接続された第１
のＰチャネルトランジスタと、ソース端が前記高電位側
電源に接続されドレイン端がゲート端と前記第１のＰチ
ャネルトランジスタのゲート端とに接続された第２のＰ
チャネルトランジスタと、ソース端が前記高電位側電源
に接続されドレイン端が前記インバータの高電位側電源
端子に接続されゲート端が前記第２のＰチャネルトラン
ジスタのゲート端に接続された第３のＰチャネルトラン
ジスタと、ドレイン端がゲート端と前記第１のＰチャネ
ルトランジスタのドレイン端とに接続された第１のＮチ
ャネルトランジスタと、ドレイン端が前記第２のＰチャ
ネルトランジスタのドレイン端に接続されゲート端が前
記第１のＮチャネルトランジスタのゲート端に接続され
た第２のＮチャネルトランジスタと、一端が前記第２の
Ｎチャネルトランジスタのソース端に接続された抵抗
と、ドレイン端が前記インバータの低電位側電源端子に
接続されゲート端が前記第１のＮチャネルトランジスタ
のゲート端に接続された第３のＮチャネルトランジスタ
と、ソース端が前記高電位側電源に接続されドレイン端
が前記第１のＮチャネルトランジスタのドレイン端に接
続されゲート端が端子に接続された第６のＰチャネルト
ランジスタと、ソース端が低電位側電源に接続されドレ
イン端が前記第１のＮチャネルトランジスタのソース端
と前記抵抗の他端と前記第３のＮチャネルトランジスタ
のソース端とに接続されゲート端が前記端子に接続され
た第４のＮチャネルトランジスタと、を備えることを特
徴とする。
力端と出力端との間に接続された帰還抵抗とを含む水晶
発振回路と、ソース端が高電位側電源に接続された第１
のＰチャネルトランジスタと、ソース端が前記高電位側
電源に接続されドレイン端がゲート端と前記第１のＰチ
ャネルトランジスタのゲート端とに接続された第２のＰ
チャネルトランジスタと、ソース端が前記高電位側電源
に接続されドレイン端が前記インバータの高電位側電源
端子に接続されゲート端が前記第２のＰチャネルトラン
ジスタのゲート端に接続された第３のＰチャネルトラン
ジスタと、ドレイン端がゲート端と前記第１のＰチャネ
ルトランジスタのドレイン端とに接続された第１のＮチ
ャネルトランジスタと、ドレイン端が前記第２のＰチャ
ネルトランジスタのドレイン端に接続されゲート端が前
記第１のＮチャネルトランジスタのゲート端に接続され
た第２のＮチャネルトランジスタと、一端が前記第２の
Ｎチャネルトランジスタのソース端に接続された抵抗
と、ドレイン端が前記インバータの低電位側電源端子に
接続されゲート端が前記第１のＮチャネルトランジスタ
のゲート端に接続された第３のＮチャネルトランジスタ
と、ソース端が前記高電位側電源に接続されドレイン端
が前記第１のＮチャネルトランジスタのドレイン端に接
続されゲート端が端子に接続された第６のＰチャネルト
ランジスタと、ソース端が低電位側電源に接続されドレ
イン端が前記第１のＮチャネルトランジスタのソース端
と前記抵抗の他端と前記第３のＮチャネルトランジスタ
のソース端とに接続されゲート端が前記端子に接続され
た第４のＮチャネルトランジスタと、を備えることを特
徴とする。
【０００７】
【０００８】
【０００９】
【００１０】
【００１１】
【発明の実施の形態】次に、本発明の実施の形態の水晶
発振器の構成を図面を参照して説明する。図１は、本発
明の参考例の水晶発振器の構成図である。図１に示すよ
うに、本発明の参考例の水晶発振器は、水晶発振回路１
と、電流源回路２とを備えている。
発振器の構成を図面を参照して説明する。図１は、本発
明の参考例の水晶発振器の構成図である。図１に示すよ
うに、本発明の参考例の水晶発振器は、水晶発振回路１
と、電流源回路２とを備えている。
【００１２】水晶発振回路１は、インバータＩＮＶ１
と、水晶振動子ＸＴＡＬと、帰還用の抵抗Ｒ１と、コン
デンサＣ１及びＣ２とから構成される。
と、水晶振動子ＸＴＡＬと、帰還用の抵抗Ｒ１と、コン
デンサＣ１及びＣ２とから構成される。
【００１３】電流源回路２は、ＰチャネルＭＯＳ電界効
果型トランジスタＰ１、Ｐ２及びＰ３と、ＮチャネルＭ
ＯＳ電界効果型トランジスタＮ１、Ｎ２及びＮ３と、抵
抗Ｒ２とから構成される。
果型トランジスタＰ１、Ｐ２及びＰ３と、ＮチャネルＭ
ＯＳ電界効果型トランジスタＮ１、Ｎ２及びＮ３と、抵
抗Ｒ２とから構成される。
【００１４】水晶発振回路１において、水晶振動子ＸＴ
ＡＬの一端はインバータＩＮＶ１の入力端に接続され、
水晶振動子ＸＴＡＬの他端はインバータＩＮＶ１の出力
端に接続され、抵抗Ｒ１の一端はインバータＩＮＶ１の
入力端に接続され、抵抗Ｒ１の他端はインバータＩＮＶ
１の出力端に接続され、コンデンサＣ１の一端はインバ
ータＩＮＶ１の入力端に接続され、コンデンサＣ１の他
端は低電位側電源ＶＳＳに接続され、コンデンサＣ２の
一端はインバータＩＮＶ１の出力端に接続され、コンデ
ンサＣ２の他端は低電位側電源ＶＳＳに接続されてい
る。
ＡＬの一端はインバータＩＮＶ１の入力端に接続され、
水晶振動子ＸＴＡＬの他端はインバータＩＮＶ１の出力
端に接続され、抵抗Ｒ１の一端はインバータＩＮＶ１の
入力端に接続され、抵抗Ｒ１の他端はインバータＩＮＶ
１の出力端に接続され、コンデンサＣ１の一端はインバ
ータＩＮＶ１の入力端に接続され、コンデンサＣ１の他
端は低電位側電源ＶＳＳに接続され、コンデンサＣ２の
一端はインバータＩＮＶ１の出力端に接続され、コンデ
ンサＣ２の他端は低電位側電源ＶＳＳに接続されてい
る。
【００１５】電流源回路２において、トランジスタＰ１
のソース端は高電位側電源ＶＤＤに接続され、トランジ
スタＰ１のドレイン端はトランジスタＮ１のドレイン端
に接続され、トランジスタＰ１のゲート端はトランジス
タＰ２のゲート端に接続されている。
のソース端は高電位側電源ＶＤＤに接続され、トランジ
スタＰ１のドレイン端はトランジスタＮ１のドレイン端
に接続され、トランジスタＰ１のゲート端はトランジス
タＰ２のゲート端に接続されている。
【００１６】トランジスタＮ１のソース端は低電位側電
源ＶＳＳに接続され、トランジスタＮ１のドレイン端は
トランジスタＮ１のゲート端に接続されている。
源ＶＳＳに接続され、トランジスタＮ１のドレイン端は
トランジスタＮ１のゲート端に接続されている。
【００１７】トランジスタＰ２のソース端は高電位側電
源ＶＤＤに接続され、トランジスタＰ２のドレイン端は
トランジスタＰ２のゲート端に接続されている。
源ＶＤＤに接続され、トランジスタＰ２のドレイン端は
トランジスタＰ２のゲート端に接続されている。
【００１８】トランジスタＮ２のソース端は抵抗Ｒ２の
一端に接続され、抵抗Ｒ２の他端は低電位側電源ＶＳＳ
に接続され、トランジスタＮ２のドレイン端はトランジ
スタＰ２のドレイン端に接続され、トランジスタＮ２の
ゲート端はトランジスタＮ１のゲート端に接続されてい
る。
一端に接続され、抵抗Ｒ２の他端は低電位側電源ＶＳＳ
に接続され、トランジスタＮ２のドレイン端はトランジ
スタＰ２のドレイン端に接続され、トランジスタＮ２の
ゲート端はトランジスタＮ１のゲート端に接続されてい
る。
【００１９】トランジスタＰ３のソース端は高電位側電
源ＶＤＤに接続され、トランジスタＰ３のゲート端はト
ランジスタＰ２のゲート端に接続され、トランジスタＰ
３のドレイン端は水晶発振回路１のインバータＩＮＶ１
の端子１０に接続される。
源ＶＤＤに接続され、トランジスタＰ３のゲート端はト
ランジスタＰ２のゲート端に接続され、トランジスタＰ
３のドレイン端は水晶発振回路１のインバータＩＮＶ１
の端子１０に接続される。
【００２０】トランジスタＮ３のソース端は低電位側電
源ＶＳＳに接続され、トランジスタＮ３のゲート端はト
ランジスタＮ１のゲート端に接続され、トランジスタＮ
３のドレイン端は水晶発振回路１のインバータＩＮＶ１
の端子２０に接続される。
源ＶＳＳに接続され、トランジスタＮ３のゲート端はト
ランジスタＮ１のゲート端に接続され、トランジスタＮ
３のドレイン端は水晶発振回路１のインバータＩＮＶ１
の端子２０に接続される。
【００２１】インバータＩＮＶ１はＰチャネルＭＯＳ電
界効果型トランジスタとＮチャネルＭＯＳ電界効果型ト
ランジスタと、入力端と、出力端と、高電位側電源端子
１０と、低電位側電源端子２０とを有するＣＭＯＳイン
バータであり、両者のトランジスタのゲート端同士を接
続して入力端とし、ドレイン端同士を接続して出力端と
し、ＰチャネルＭＯＳ電界効果型トランジスタのソース
端が端子１０に接続され、ＮチャネルＭＯＳ電界効果型
トランジスタのソース端が端子２０に接続されている。
界効果型トランジスタとＮチャネルＭＯＳ電界効果型ト
ランジスタと、入力端と、出力端と、高電位側電源端子
１０と、低電位側電源端子２０とを有するＣＭＯＳイン
バータであり、両者のトランジスタのゲート端同士を接
続して入力端とし、ドレイン端同士を接続して出力端と
し、ＰチャネルＭＯＳ電界効果型トランジスタのソース
端が端子１０に接続され、ＮチャネルＭＯＳ電界効果型
トランジスタのソース端が端子２０に接続されている。
【００２２】次に動作を説明する。トランジスタＰ１及
びＰ２のゲート幅及びゲート長を同一サイズにし、トラ
ンジスタＮ１及びＮ２のゲート長を同一サイズとし、ト
ランジスタＮ１のゲート幅に対するトランジスタＮ２の
ゲート幅をＭ倍とし、トランジスタＮ１及びＮ２を弱反
転領域で動作させれば、電源電圧に依存しない定電流Ｉ
０＝（１÷Ｒ２）×（ｋ×Ｔ÷ｑ）×ｌｎＭが、トラン
ジスタＰ１、Ｐ２、Ｎ１及びＮ２に流れる。ここで、ｑ
は電子の電荷量であり、ｋはボルツマン定数であり、Ｔ
は絶対温度であり、Ｔ＝３００Ｋのとき、ｋ×Ｔ÷ｑ＝
２６ｍＶである。
びＰ２のゲート幅及びゲート長を同一サイズにし、トラ
ンジスタＮ１及びＮ２のゲート長を同一サイズとし、ト
ランジスタＮ１のゲート幅に対するトランジスタＮ２の
ゲート幅をＭ倍とし、トランジスタＮ１及びＮ２を弱反
転領域で動作させれば、電源電圧に依存しない定電流Ｉ
０＝（１÷Ｒ２）×（ｋ×Ｔ÷ｑ）×ｌｎＭが、トラン
ジスタＰ１、Ｐ２、Ｎ１及びＮ２に流れる。ここで、ｑ
は電子の電荷量であり、ｋはボルツマン定数であり、Ｔ
は絶対温度であり、Ｔ＝３００Ｋのとき、ｋ×Ｔ÷ｑ＝
２６ｍＶである。
【００２３】さらに、トランジスタＰ２及びＰ３のゲー
ト幅及びゲート長を同一サイズにし、トランジスタＮ１
及びＮ３のゲート幅及びゲート長を同一サイズにする
と、トランジスタＰ３及びトランジスタＮ３は、それぞ
れ同電流値の定電流源として機能する。
ト幅及びゲート長を同一サイズにし、トランジスタＮ１
及びＮ３のゲート幅及びゲート長を同一サイズにする
と、トランジスタＰ３及びトランジスタＮ３は、それぞ
れ同電流値の定電流源として機能する。
【００２４】したがって、上記定電流Ｉ０がトランジス
タＰ３のドレイン端からインバータＩＮＶ１の端子１０
に出力され、インバータＩＮＶ１の端子１０−端子２０
間を貫通して、同じ上記定電流Ｉ０がトランジスタＮ３
のドレイン端に戻り入力されることになる。
タＰ３のドレイン端からインバータＩＮＶ１の端子１０
に出力され、インバータＩＮＶ１の端子１０−端子２０
間を貫通して、同じ上記定電流Ｉ０がトランジスタＮ３
のドレイン端に戻り入力されることになる。
【００２５】このように、インバータＩＮＶ１には、高
電位側電源ＶＤＤ及び低電位側電源ＶＳＳから直接動作
電流が供給されるのではなく、電流源回路２を介して定
電流が動作電流として供給されるので、インバータＩＮ
Ｖ１の貫通電流やコンデンサＣ２の充放電電流のような
過渡的電流によるΔＩＤＤ／ΔＴを抑制することがで
き、高電位側電源ＶＤＤ及び低電位側電源ＶＳＳに発生
する電源雑音の増大を防ぐことができる。
電位側電源ＶＤＤ及び低電位側電源ＶＳＳから直接動作
電流が供給されるのではなく、電流源回路２を介して定
電流が動作電流として供給されるので、インバータＩＮ
Ｖ１の貫通電流やコンデンサＣ２の充放電電流のような
過渡的電流によるΔＩＤＤ／ΔＴを抑制することがで
き、高電位側電源ＶＤＤ及び低電位側電源ＶＳＳに発生
する電源雑音の増大を防ぐことができる。
【００２６】次に効果を説明する。図２は、本発明の参
考例の水晶発振器の電源雑音の評価結果の説明図であ
り、水晶振動子ＸＴＡＬの共振周波数＝２０ＭＨｚ、Ｒ
１＝１ＭΩ、Ｃ１、Ｃ２＝２０ＰＦとした場合の、発振
出力ＶＯＳＣと電源電流ＩＤＤとを示している。
考例の水晶発振器の電源雑音の評価結果の説明図であ
り、水晶振動子ＸＴＡＬの共振周波数＝２０ＭＨｚ、Ｒ
１＝１ＭΩ、Ｃ１、Ｃ２＝２０ＰＦとした場合の、発振
出力ＶＯＳＣと電源電流ＩＤＤとを示している。
【００２７】図２（ａ）は、高電位側電源ＶＤＤ＝１．
６Ｖ、低電位側電源ＶＳＳ＝０Ｖの場合であり、図２
（ｂ）は、高電位側電源ＶＤＤ＝３．３Ｖ、低電位側電
源ＶＳＳ＝０Ｖの場合である。図２（ａ）及び図２
（ｂ）において、ともにΔＩＤＤ／ΔＴ＝１ｍＡ／０．
２５ｎＳであり、ΔＩＤＤ／ΔＴが電源電圧に依存して
いないことがわかる。
６Ｖ、低電位側電源ＶＳＳ＝０Ｖの場合であり、図２
（ｂ）は、高電位側電源ＶＤＤ＝３．３Ｖ、低電位側電
源ＶＳＳ＝０Ｖの場合である。図２（ａ）及び図２
（ｂ）において、ともにΔＩＤＤ／ΔＴ＝１ｍＡ／０．
２５ｎＳであり、ΔＩＤＤ／ΔＴが電源電圧に依存して
いないことがわかる。
【００２８】以上のように、本発明の参考例の水晶発振
器によれば、電源電圧が高くなっても電源雑音は増大し
ないため、電源雑音に影響されやすいアナログ回路ブロ
ック、例えばＰＬＬ回路、ＡＤ変換回路等のブロックと
水晶発振器とを半導体集積回路装置内に近接して配置す
るときであっても、シールドを施したり、高電位側電源
ＶＤＤ及び低電位側電源ＶＳＳを分離したりする必要は
全くなくなる。
器によれば、電源電圧が高くなっても電源雑音は増大し
ないため、電源雑音に影響されやすいアナログ回路ブロ
ック、例えばＰＬＬ回路、ＡＤ変換回路等のブロックと
水晶発振器とを半導体集積回路装置内に近接して配置す
るときであっても、シールドを施したり、高電位側電源
ＶＤＤ及び低電位側電源ＶＳＳを分離したりする必要は
全くなくなる。
【００２９】図３は、本発明の第１の実施の形態の水晶
発振器の構成図である。図３に示すように、本発明の第
１の実施の形態の水晶発振器は、水晶発振回路１と、電
流源回路３と、発振起動回路４とを備えている。
発振器の構成図である。図３に示すように、本発明の第
１の実施の形態の水晶発振器は、水晶発振回路１と、電
流源回路３と、発振起動回路４とを備えている。
【００３０】電流源回路３は、ＰチャネルＭＯＳ電界効
果型トランジスタＰ１、Ｐ２及びＰ３と、ＮチャネルＭ
ＯＳ電界効果型トランジスタＮ１、Ｎ２及びＮ３と、抵
抗Ｒ２とから構成される。
果型トランジスタＰ１、Ｐ２及びＰ３と、ＮチャネルＭ
ＯＳ電界効果型トランジスタＮ１、Ｎ２及びＮ３と、抵
抗Ｒ２とから構成される。
【００３１】発振起動回路４は、ＰチャネルＭＯＳ電界
効果型トランジスタＰ４及びＰ５と、抵抗３とから構成
される。
効果型トランジスタＰ４及びＰ５と、抵抗３とから構成
される。
【００３２】発振起動回路４において、トランジスタＰ
４のソース端は高電位側電源ＶＤＤに接続され、トラン
ジスタＰ４のドレイン端は抵抗Ｒ３の一端に接続され、
抵抗Ｒ３の他端は低電位側電源ＶＳＳに接続され、トラ
ンジスタＰ５のソース端は高電位側電源ＶＤＤに接続さ
れ、トランジスタＰ５のゲート端はトランジスタＰ４の
ドレイン端に接続され、さらに、トランジスタＰ４のゲ
ート端は電流源回路３のトランジスタＰ２のゲート端に
接続され、トランジスタＰ５のドレイン端は電流源回路
３のトランジスタＮ１のドレイン端に接続されている。
４のソース端は高電位側電源ＶＤＤに接続され、トラン
ジスタＰ４のドレイン端は抵抗Ｒ３の一端に接続され、
抵抗Ｒ３の他端は低電位側電源ＶＳＳに接続され、トラ
ンジスタＰ５のソース端は高電位側電源ＶＤＤに接続さ
れ、トランジスタＰ５のゲート端はトランジスタＰ４の
ドレイン端に接続され、さらに、トランジスタＰ４のゲ
ート端は電流源回路３のトランジスタＰ２のゲート端に
接続され、トランジスタＰ５のドレイン端は電流源回路
３のトランジスタＮ１のドレイン端に接続されている。
【００３３】なお、本実施の形態の水晶発振器と、図１
に示した本発明の参考例の水晶発振器との構成の相違部
分は、本発明の参考例の水晶発振器の電流源回路２に対
し発振起動回路４を付加した部分であり、これ以外の構
成は同一であるため、本発明の参考例の水晶発振器と同
一構成部分には同一符号を付し、その詳しい説明を省略
する。
に示した本発明の参考例の水晶発振器との構成の相違部
分は、本発明の参考例の水晶発振器の電流源回路２に対
し発振起動回路４を付加した部分であり、これ以外の構
成は同一であるため、本発明の参考例の水晶発振器と同
一構成部分には同一符号を付し、その詳しい説明を省略
する。
【００３４】次に動作を説明する。電源オフ状態から電
源投入されて、低電位側電源ＶＳＳに対し高電位側電源
ＶＤＤが立ち上がり始めた直後では、まだトランジスタ
Ｐ２のゲート端はＶＤＤレベルであり、トランジスタＮ
１のゲート端はＶＳＳレベルであるので定電流Ｉ０は出
力されないが、トランジスタＰ５のゲート端は抵抗Ｒ３
でプルダウンされているので、トランジスタＰ５は直ち
にオン状態となりドレイン電流が流れる。このドレイン
電流によりトランジスタＮ１に起動がかかり、トランジ
スタＰ１、Ｐ２、Ｎ１及びＮ２に定電流Ｉ０が流れ、水
晶発振回路１が発振を開始する。
源投入されて、低電位側電源ＶＳＳに対し高電位側電源
ＶＤＤが立ち上がり始めた直後では、まだトランジスタ
Ｐ２のゲート端はＶＤＤレベルであり、トランジスタＮ
１のゲート端はＶＳＳレベルであるので定電流Ｉ０は出
力されないが、トランジスタＰ５のゲート端は抵抗Ｒ３
でプルダウンされているので、トランジスタＰ５は直ち
にオン状態となりドレイン電流が流れる。このドレイン
電流によりトランジスタＮ１に起動がかかり、トランジ
スタＰ１、Ｐ２、Ｎ１及びＮ２に定電流Ｉ０が流れ、水
晶発振回路１が発振を開始する。
【００３５】定電流Ｉ０が流れると、トランジスタＰ２
とミラー接続されているトランジスタＰ４がオン状態と
なってドレイン電流が流れ、トランジスタＰ５のゲート
端がＶＤＤレベルになり、トランジスタＰ５は確実にオ
フ状態に戻り、電流源回路３に対して何らの影響も与え
なくなる。したがって、水晶発振回路１の安定な発振が
継続する。
とミラー接続されているトランジスタＰ４がオン状態と
なってドレイン電流が流れ、トランジスタＰ５のゲート
端がＶＤＤレベルになり、トランジスタＰ５は確実にオ
フ状態に戻り、電流源回路３に対して何らの影響も与え
なくなる。したがって、水晶発振回路１の安定な発振が
継続する。
【００３６】以上のように、本発明の第１の実施の形態
の水晶発振器によれば、電源電圧が高くなっても電源雑
音は増大せず、しかも、発振起動回路４を付加したこと
により、電源投入後直ちにインバータＩＮＶ１に定電流
Ｉ０が供給されるので、水晶発振回路１の発振立ち上が
り時間を短縮することができる。
の水晶発振器によれば、電源電圧が高くなっても電源雑
音は増大せず、しかも、発振起動回路４を付加したこと
により、電源投入後直ちにインバータＩＮＶ１に定電流
Ｉ０が供給されるので、水晶発振回路１の発振立ち上が
り時間を短縮することができる。
【００３７】図４は、本発明の第２の実施の形態の水晶
発振器の構成図である。図４に示すように、本発明の第
２の実施の形態の水晶発振器は、水晶発振回路１と、電
流源回路５と、発振制御回路６とを備えている。
発振器の構成図である。図４に示すように、本発明の第
２の実施の形態の水晶発振器は、水晶発振回路１と、電
流源回路５と、発振制御回路６とを備えている。
【００３８】電流源回路５は、ＰチャネルＭＯＳ電界効
果型トランジスタＰ１、Ｐ２及びＰ３と、ＮチャネルＭ
ＯＳ電界効果型トランジスタＮ１、Ｎ２及びＮ３と、抵
抗Ｒ２とから構成される。
果型トランジスタＰ１、Ｐ２及びＰ３と、ＮチャネルＭ
ＯＳ電界効果型トランジスタＮ１、Ｎ２及びＮ３と、抵
抗Ｒ２とから構成される。
【００３９】発振制御回路６は、ＰチャネルＭＯＳ電界
効果型トランジスタＰ６と、ＮチャネルＭＯＳ電界効果
型トランジスタＮ４と、端子ＳＴＯＰとから構成され
る。
効果型トランジスタＰ６と、ＮチャネルＭＯＳ電界効果
型トランジスタＮ４と、端子ＳＴＯＰとから構成され
る。
【００４０】発振制御回路６において、トランジスタＰ
６のソース端は高電位側電源ＶＤＤに接続され、トラン
ジスタＰ６のゲート端は端子ＳＴＯＰに接続され、トラ
ンジスタＮ４のソース端は低電位側電源ＶＳＳに接続さ
れ、トランジスタＮ４のゲート端は端子ＳＴＯＰに接続
され、さらに、トランジスタＰ６のドレイン端は電流源
回路５のトランジスタＮ１のドレイン端に接続され、ト
ランジスタＮ４のドレイン端は電流源回路５のトランジ
スタＮ１のソース端と、トランジスタＮ３のソース端
と、抵抗Ｒ２の一端とに接続され、抵抗Ｒ２の他端はト
ランジスタＮ２のソース端に接続されている。即ち、電
流源回路５の低電位側電源ラインを、直接低電位側電源
ＶＳＳに接続するのではなく、発振制御回路６のトラン
ジスタＮ４を介して低電位側電源ＶＳＳに接続してい
る。
６のソース端は高電位側電源ＶＤＤに接続され、トラン
ジスタＰ６のゲート端は端子ＳＴＯＰに接続され、トラ
ンジスタＮ４のソース端は低電位側電源ＶＳＳに接続さ
れ、トランジスタＮ４のゲート端は端子ＳＴＯＰに接続
され、さらに、トランジスタＰ６のドレイン端は電流源
回路５のトランジスタＮ１のドレイン端に接続され、ト
ランジスタＮ４のドレイン端は電流源回路５のトランジ
スタＮ１のソース端と、トランジスタＮ３のソース端
と、抵抗Ｒ２の一端とに接続され、抵抗Ｒ２の他端はト
ランジスタＮ２のソース端に接続されている。即ち、電
流源回路５の低電位側電源ラインを、直接低電位側電源
ＶＳＳに接続するのではなく、発振制御回路６のトラン
ジスタＮ４を介して低電位側電源ＶＳＳに接続してい
る。
【００４１】なお、本実施の形態の水晶発振器と、図１
に示した本発明の参考例の水晶発振器との構成の相違部
分は、本発明の参考例の水晶発振器の電流源回路２に対
し発振制御回路６を付加した部分であり、これ以外の構
成は同一であるため、本発明の参考例の水晶発振器と同
一構成部分には同一符号を付し、その詳しい説明を省略
する。
に示した本発明の参考例の水晶発振器との構成の相違部
分は、本発明の参考例の水晶発振器の電流源回路２に対
し発振制御回路６を付加した部分であり、これ以外の構
成は同一であるため、本発明の参考例の水晶発振器と同
一構成部分には同一符号を付し、その詳しい説明を省略
する。
【００４２】次に動作を説明する。先ず、ストップモー
ドであるとき、端子ＳＴＯＰにはＶＳＳレベルが与えら
れ、トランジスタＰ６はオン状態であり、トランジスタ
Ｎ１のゲート端はＶＤＤレベルになっているが、同時に
トランジスタＮ４はオフ状態であるため、電流源回路５
はバイアス電流がなくなり動作を停止し定電流Ｉ０は出
力されず、水晶発振回路１は発振を停止している。次
に、端子ＳＴＯＰにＶＤＤレベルが与えられ、通常モー
ドに切り替わると、直ちにトランジスタＮ４がオン状態
になるため、トランジスタＮ１に起動がかかり、トラン
ジスタＰ１、Ｐ２、Ｎ１及びＮ２に定電流Ｉ０が流れ、
水晶発振回路１が発振を開始する。
ドであるとき、端子ＳＴＯＰにはＶＳＳレベルが与えら
れ、トランジスタＰ６はオン状態であり、トランジスタ
Ｎ１のゲート端はＶＤＤレベルになっているが、同時に
トランジスタＮ４はオフ状態であるため、電流源回路５
はバイアス電流がなくなり動作を停止し定電流Ｉ０は出
力されず、水晶発振回路１は発振を停止している。次
に、端子ＳＴＯＰにＶＤＤレベルが与えられ、通常モー
ドに切り替わると、直ちにトランジスタＮ４がオン状態
になるため、トランジスタＮ１に起動がかかり、トラン
ジスタＰ１、Ｐ２、Ｎ１及びＮ２に定電流Ｉ０が流れ、
水晶発振回路１が発振を開始する。
【００４３】以上のように、本発明の第２の実施の形態
の水晶発振器によれば、電源電圧が高くなっても電源雑
音は増大せず、しかも、発振制御回路６を付加したこと
により、ストップモード解除後直ちにインバータＩＮＶ
１に定電流Ｉ０が供給されるので、水晶発振回路１の発
振立ち上がり時間を短縮することができる。
の水晶発振器によれば、電源電圧が高くなっても電源雑
音は増大せず、しかも、発振制御回路６を付加したこと
により、ストップモード解除後直ちにインバータＩＮＶ
１に定電流Ｉ０が供給されるので、水晶発振回路１の発
振立ち上がり時間を短縮することができる。
【００４４】
【発明の効果】以上説明したように、本発明による第１
の効果は、電源電圧に依存せずに電源雑音を低減するこ
とができる水晶発振器を実現できることであり、第２の
効果は、電源雑音に影響されやすいアナログ回路ブロッ
ク、例えばＰＬＬ回路、ＡＤ変換回路等のブロックと水
晶発振器とを半導体集積回路装置内に近接して配置する
ときであっても、シールドを施したり、高電位側電源Ｖ
ＤＤ及び低電位側電源ＶＳＳを分離したりする必要が全
くなくなることであり、第３の効果は、発振立ち上がり
時間を短縮することができることである。
の効果は、電源電圧に依存せずに電源雑音を低減するこ
とができる水晶発振器を実現できることであり、第２の
効果は、電源雑音に影響されやすいアナログ回路ブロッ
ク、例えばＰＬＬ回路、ＡＤ変換回路等のブロックと水
晶発振器とを半導体集積回路装置内に近接して配置する
ときであっても、シールドを施したり、高電位側電源Ｖ
ＤＤ及び低電位側電源ＶＳＳを分離したりする必要が全
くなくなることであり、第３の効果は、発振立ち上がり
時間を短縮することができることである。
【図１】本発明の参考例の水晶発振器の構成図である。
【図２】本発明の参考例の水晶発振器の電源雑音の評価
結果の説明図である。
結果の説明図である。
【図３】本発明の第１の実施の形態の水晶発振器の構成
図である。
図である。
【図４】本発明の第２の実施の形態の水晶発振器の構成
図である。
図である。
【図５】従来例の水晶発振器の構成図である。
【図６】従来例の水晶発振器の電源雑音の評価結果の説
明図である。
明図である。
１ 水晶発振回路
２、３、５ 電流源回路
４ 発振起動回路
６ 発振制御回路
ＩＮＶ１、ＩＮＶ２ インバータ
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６ ＰチャネルＭ
ＯＳ電界効果型トランジスタ Ｎ１、Ｎ２、Ｎ３、Ｎ４ ＮチャネルＭＯＳ電界効果
型トランジスタ ＸＴＡＬ 水晶振動子 Ｒ１、Ｒ２、Ｒ３ 抵抗 Ｃ１、Ｃ２ コンデンサ
ＯＳ電界効果型トランジスタ Ｎ１、Ｎ２、Ｎ３、Ｎ４ ＮチャネルＭＯＳ電界効果
型トランジスタ ＸＴＡＬ 水晶振動子 Ｒ１、Ｒ２、Ｒ３ 抵抗 Ｃ１、Ｃ２ コンデンサ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−7325（ＪＰ，Ａ)
特開 平11−298248（ＪＰ，Ａ)
特開 平10−135741（ＪＰ，Ａ)
特開 昭63−301313（ＪＰ，Ａ)
特開 平６−29743（ＪＰ，Ａ)
特開 昭54−15645（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03B 5/30 - 5/36
Claims (2)
- 【請求項１】 インバータと、前記インバータの入力端
と出力端との間に接続された帰還抵抗とを含む水晶発振
回路と、ソース端が高電位側電源に接続された第１のＰ
チャネルトランジスタと、ソース端が前記高電位側電源
に接続されドレイン端がゲート端と前記第１のＰチャネ
ルトランジスタのゲート端とに接続された第２のＰチャ
ネルトランジスタと、ソース端が前記高電位側電源に接
続されドレイン端が前記インバータの高電位側電源端子
に接続されゲート端が前記第２のＰチャネルトランジス
タのゲート端に接続された第３のＰチャネルトランジス
タと、ソース端が低電位側電源に接続されドレイン端が
ゲート端と前記第１のＰチャネルトランジスタのドレイ
ン端とに接続された第１のＮチャネルトランジスタと、
ドレイン端が前記第２のＰチャネルトランジスタのドレ
イン端に接続されゲート端が前記第１のＮチャネルトラ
ンジスタのゲート端に接続された第２のＮチャネルトラ
ンジスタと、一端が前記第２のＮチャネルトランジスタ
のソース端に接続され他端が前記低電位側電源に接続さ
れた抵抗と、ソース端が前記低電位側電源に接続されド
レイン端が前記インバータの低電位側電源端子に接続さ
れゲート端が前記第１のＮチャネルトランジスタのゲー
ト端に接続された第３のＮチャネルトランジスタと、ソ
ース端が前記高電位側電源に接続されゲート端が前記第
２のＰチャネルトランジスタのゲート端に接続された第
４のＰチャネルトランジスタと、一端が前記第４のＰチ
ャネルトランジスタのドレイン端に接続され他端が前記
低電位側電源に接続された抵抗と、ソース端が前記高電
位側電源に接続されドレイン端が前記第１のＮチャネル
トランジスタのドレイン端に接続されゲート端が前記第
４のＰチャネルトランジスタのドレイン端に接続された
第５のＰチャネルトランジスタと、を備えることを特徴
とする水晶発振器。 - 【請求項２】 インバータと、前記インバータの入力端
と出力端との間に接続された帰還抵抗とを含む水晶発振
回路と、ソース端が高電位側電源に接続された第１のＰ
チャネルトランジスタと、ソース端が前記高電位側電源
に接続されドレイン端がゲート端と前記第１のＰチャネ
ルトランジスタのゲート端とに接続された第２のＰチャ
ネルトランジスタと、ソース端が前記高電位側電源に接
続されドレイン端が前記インバータの高電位側電源端子
に接続されゲート端が前記第２ のＰチャネルトランジス
タのゲート端に接続された第３のＰチャネルトランジス
タと、ドレイン端がゲート端と前記第１のＰチャネルト
ランジスタのドレイン端とに接続された第１のＮチャネ
ルトランジスタと、ドレイン端が前記第２のＰチャネル
トランジスタのドレイン端に接続されゲート端が前記第
１のＮチャネルトランジスタのゲート端に接続された第
２のＮチャネルトランジスタと、一端が前記第２のＮチ
ャネルトランジスタのソース端に接続された抵抗と、ド
レイン端が前記インバータの低電位側電源端子に接続さ
れゲート端が前記第１のＮチャネルトランジスタのゲー
ト端に接続された第３のＮチャネルトランジスタと、ソ
ース端が前記高電位側電源に接続されドレイン端が前記
第１のＮチャネルトランジスタのドレイン端に接続され
ゲート端が端子に接続された第６のＰチャネルトランジ
スタと、ソース端が低電位側電源に接続されドレイン端
が前記第１のＮチャネルトランジスタのソース端と前記
抵抗の他端と前記第３のＮチャネルトランジスタのソー
ス端とに接続されゲート端が前記端子に接続された第４
のＮチャネルトランジスタと、を備えることを特徴とす
る水晶発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000084621A JP3434774B2 (ja) | 2000-03-24 | 2000-03-24 | 水晶発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000084621A JP3434774B2 (ja) | 2000-03-24 | 2000-03-24 | 水晶発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001274627A JP2001274627A (ja) | 2001-10-05 |
| JP3434774B2 true JP3434774B2 (ja) | 2003-08-11 |
Family
ID=18601077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2000084621A Expired - Fee Related JP3434774B2 (ja) | 2000-03-24 | 2000-03-24 | 水晶発振器 |
Country Status (1)
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| JP5311545B2 (ja) * | 2008-05-27 | 2013-10-09 | 京セラクリスタルデバイス株式会社 | 発振器 |
| JP5452941B2 (ja) * | 2009-01-28 | 2014-03-26 | ラピスセミコンダクタ株式会社 | 発振回路 |
| JP5325591B2 (ja) * | 2009-01-28 | 2013-10-23 | ラピスセミコンダクタ株式会社 | 発振回路 |
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