JP2004140817A - 発振回路 - Google Patents

Abstract

【課題】　相異なる発振条件の仕様にも単一の回路で対処することができる。
【解決手段】　水晶振動子１４、共振容量２０、２２、インバータ１２６による発振回路を形成するに際して、スイッチ１３２、１３４を閉じると発振回路の起動が開始され、コンデンサ１２８、抵抗１３０による微分回路がインバータ１２２、１２４に接続され、インバータ１２２、１２４による充放電が繰り返され、インバータ１２６の電圧が外乱として水晶振動子１４に印加され、水晶振動子１４が順次発振状態となる。その後、スイッチ１３２、１３４が開かれると、ＣＲ発振回路１２０の発振は停止するが、発振が停止する前からインバータ１２６の出力電圧によって共振容量２０、２２が充放電を繰り返しているので、水晶振動子１４による発振が継続される。
【選択図】　　　　図３
　

Description

　本発明は、発振回路と半導体集積回路装置に関り、特に、基準クロックを生成するための発振回路とこの発振回路を内蔵する半導体集積回路装置に関する。

　従来、マイクロプロセッサなど半導体集積回路装置には、基準クロック生成用発振回路が設けられている。この発振回路としては、水晶振動子やセラミック振動子を使った水晶／セラミック発振回路が知られている。水晶振動子やセラミック振動子を用いた発振回路を構成するに際しては、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成されるＣＭＯＳインバータ、ＣＭＯＳインバータの両端に接続された帰還抵抗、ＣＭＯＳインバータの出力側に接続されたダンピング抵抗、ＣＭＯＳインバータの出力を波形整形する波形整形用インバータをそれぞれ回路基板上に形成し、ＣＭＯＳインバータの両端に接続された外部接続端子に水晶またはセラミック振動子を接続するとともに、各端子と接地間に共振容量を接続する構成が採用されている。

　水晶振動子やセラミック振動子を用いて発振回路を構成した場合、振動子の端子間のリアクタンスは、容量性（Ｃ性）から誘導性（Ｌ性）まで変化し、直列共振周波数ｆｓと並列共振周波数ｆｐとの間ではインダクタンスＬとして動作する。そして発振周波数ｆ０は次式で表され、直列共振周波数よりも高い周波数で発振する。

　ここで、Ｃ１は振動子の等価直列容量、ＣＯは振動子の等価並列容量、ＣＬは共振容量の容量値である。通常は、Ｃ１＜＜ＣＯ、ＣＬ＜＜ＣＯである。この種の発振回路の動作については、非特許文献１に記載されている。

　ところで、一般に、水晶発振子は周波数安定性、精度が高く、発振周波数の無調整化が実現できる。一方、セラミック振動子は水晶発振子よりも小型で低価格であるため、水晶発振子ほど周波数安定度、精度を要求しないものに多く採用されている。

稲葉保著、発振回路の設計と応用、Ｐ１５１〜１７４，ＣＱ出版、１９９３年１２月１５日発行

　従来技術においては、ＣＭＯＳインバータをリニアアンプとして用いるため、ＣＭＯＳインバータの入出力間に帰還抵抗を接続し、ＣＭＯＳインバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタの動作点をほぼ電源電圧の中間の値に設定し、各トランジスタをともに動作状態とし、ＣＭＯＳインバータの電圧ゲインを、発振（動作）周波数において十分確保できるようになっている。しかも、ＣＭＯＳインバータを一段のＰＭＯＳトランジスタとＮＭＯＳトランジスタで構成している。このため、アプリケーションによって基準クロックの周波数を高くする必要があるときには、各トランジスタの電流増幅率ｇｍを上げるために、トランジスタとしてＭＯＳサイズ（ＭＯＳトランジスタのチャンネル幅／ゲート長）＝チャンネル比として大きなトランジスタを用いることが余儀なくされている。

　しかし、ＭＯＳサイズの大きなトランジスタを用いたときには、基準クロックの周波数が低いものに適用すると、消費電流が多くなる。すなわち、発振周波数の相異なる振動子に対して最適な発振回路を適用することが困難である。

　特に、セラミック振動子を用いた場合、セラミック振動子は、共振特性を示すＱが水晶振動子に比べてかなり小さく、基本波の他にも奇数次高調波などの振動モードで振動する特徴を有する。

　このため、周波数特性のよい（広帯域利得特性）ＣＭＯＳインバータを使用すると、スプリアス周波数で異常発振することがある。このような異常発振を防止するために、振動子と出力端子間にダンピング抵抗を挿入し、消費電流を低減したり、移送量を確保したり、ループ利得を低減したりすることが行なわれている。しかし、移送量の確保（振動子以外で９０度の位相差が必要）の観点から、発振周波数が低いほど高いダンピング抵抗値が必要であり、一個の発振回路で種々の発振周波数に対応するのは困難である。このように、従来の発振回路では、水晶、セラミック振動子の両特性にあった回路定数を単一の回路で実現することは困難である。

　一方、携帯用機器の発達とともに、発振回路にも電池の電圧で起動、動作することが要求されている。このため、発振回路として、起動時には大きなＭＯＳサイズを選択し、発振が安定した後は小さいＭＯＳサイズに切り換える方式のものが提案されている。ＰＭＯＳトランジスタとＮＭＯＳトランジスタとから構成されるＣＭＯＳインバータをリニアアンプとして動作させた場合には、電源電圧を低くしても発振は可能である。しかし、ＣＭＯＳインバータの動作電圧がＰＭＯＳトランジスタの閾値とＮＭＯＳトランジスタの閾値の和（１．８Ｖ）で決まるため、ＭＯＳサイズのみを変更しても。発振回路の発振開始電圧を１．８Ｖ以下に低下させることは困難である。

　本発明の目的は、相異なる発振条件の仕様にも対処することができる発振回路とこの発振回路を内蔵した半導体集積回路装置を提供することにある。

　前記目的を達成するために、本発明は、発振振動子と、発振振動子に接続されて発振振動子と共振回路を形成する共振容量と、発振振動子に接続されて発振振動子とループ回路を形成し発振振動子の出力信号を増幅する複数の発振増幅手段と、複数の発振増幅手段のうち指定の発振増幅手段を選択するための選択信号を生成する選択手段と、選択信号に従って指定の発振増幅手段のみを動作状態にし他の発振増幅手段を非動作状態にする駆動制御手段とを備えている発振回路を構成したものである。

　また本発明は、発振振動子と、発振振動子に接続されて発振振動子と共振回路を形成する共振容量と、発振振動子に接続されて発振振動子とループ回路を形成し発振振動子の出力信号を増幅する複数の発振増幅手段と、モード信号に従って複数の発振増幅手段のうち指定の発振増幅手段を選択するための選択信号を生成する選択手段と、選択信号に従って指定の発振増幅手段のみを動作状態にし他の発振増幅手段を非動作状態にする駆動制御手段とを備えている発振回路を構成したものである。

　上記各発振回路を構成するに際しては、以下の要素を付加することができる。

　（１）ループ回路のループゲインを抑えるための複数のダンピング抵抗。

　（２）ループ回路中に挿入されてループゲインを抑制する複数のダンピング抵抗。

　（３）選択信号に従って指定のダンピング抵抗のみをループ回路中に挿入するダンピング抵抗挿入手段。

　（４）選択信号に従って指定のダンピング抵抗以外のダンピング抵抗の両端を短絡するダンピング抵抗短絡手段。

　発振起動電圧を低下させるものとして、発振振動子と、発振振動子に接続されて発振振動子と共振回路を形成する共振容量と、発振振動子に接続されて発振振動子とループ回路を形成し発振振動子の出力信号を増幅する発振増幅手段と、抵抗素子と、抵抗素子に接続された容量素子と、抵抗素子と容量素子の時定数に従った周波数の信号を発振する補助発振増幅手段と、補助発振増幅手段の発振信号を前記ループ回路中に注入する注入手段とを備えている発振回路を構成したものである。

　同様に、発振起動電圧を低下させたものとして、発振振動子と、発振振動子に接続されて発振振動子と共振回路を形成する共振容量と、発振振動子に接続されて発振振動子とループ回路を形成し発振振動子の出力信号を増幅する発振増幅手段と、抵抗素子と、抵抗素子に接続された容量素子と、抵抗素子と容量素子の時定数に従った周波数の信号を発振する補助発振増幅手段と、発振開始時から一定時間のみ補助発振増幅手段の発振信号を前記ループ回路中に注入する注入手段とを備えている発振回路を構成したものである。

　発振起動電圧を低下させるようにした発振回路を構成するに際しては、以下の要素を付加することができる。

　（１）発振振動子と、発振振動子に接続されて発振振動子と共振回路を形成する共振容量と、発振振動子に接続されて発振振動子とループ回路を形成し発振振動子の出力信号を増幅する複数の発振増幅手段と、複数の発振増幅手段のうち指定の発振増幅手段を選択するための選択信号を生成する選択手段と、選択信号に従って指定の発振増幅手段のみを動作状態にし他の発振増幅手段を非動作状態にする駆動制御手段とを備えている。

　（２）補助発振増幅手段は、直列接続された複数の反転増幅素子を有し、各反転増幅素子が抵抗素子とループ回路を形成し、一つの反転増幅素子が抵抗素子および容量素子とループ回路を形成し、残りの反転増幅素子のうち一つの反転増幅素子が発振増幅手段を兼用してなる。

　（３）補助発振増幅手段は、直列接続された複数の反転増幅素子と、反転増幅素子のうち出力側の反転増幅素子と発振増幅手段とを結合するカップリング素子とを有し、各反転増幅素子が抵抗素子とループ回路を形成し、一つの反転増幅素子が抵抗素子および容量素子とループ回路を形成し、残りの反転増幅素子が容量素子とループ回路を形成してなる。

　（４）補助発振増幅手段は、直列接続された複数の増幅素子と、増幅素子のうち出力側の増幅素子と発振増幅手段とを結合するカップリング素子とを有し、各増幅素子が抵抗素子とループ回路を形成し、一つの増幅素子が抵抗素子および容量素子とループ回路を形成し、残りの増幅素子が容量素子とループ回路を形成し、容量素子とループ回路を形成する増幅素子のうち抵抗素子に接続された増幅素子をノアゲートで構成し、他の増幅素子をインバータで構成してなる。

　また前記各発振回路を構成するに際しては、各発振増幅手段の出力信号を波形整形する波形整形手段を設けることができる。

　また本発明は、前記いずれかの発振回路を備えた半導体集積回路装置を構成したものである。

　また半導体集積回路装置を構成するに際しては、以下の要素を付加することができる。

　（１）請求項４、５、または６記載の発振回路と、発振回路の外部から入力されるモード信号を選択手段に導くためのモード信号入力端子と、各発振増幅手段の出力信号を波形整形する波形整形手段とを備えたもの。

　（２）請求項４、５、または６記載の発振回路と、モード信号を生成して選択手段へ出力するモード信号生成手段と、各発振増幅手段の出力信号を波形整形する波形整形手段とを備えたもの。

　　〔作用〕
　前記した手段によれば、発振振動子の周波数を高くする必要があるときには、選択手段により、発振振動子とループ回路を形成する発振増幅手段の段数を多くし、逆に、発振振動子の周波数を低くする必要があるときには、選択手段により、発振振動子とループ回路を形成する発振増幅手段の段数を少なくする。これにより、発振周波数が相異なるものにも対処することができる。

　また発振増幅手段の段数によっては、異常発振が生じる恐れがあるときには、複数のダンピング抵抗を設け、このダンピング抵抗を選択することによって異常発振を抑制することができる。この場合、複数のダンピング抵抗のうち指定のダンピング抵抗をループ回路中に挿入するか、指定のダンピング抵抗以外のダンピング抵抗の両端を短絡する方法を採用することができる。

　一方、発振増幅手段の他に、補助発振増幅手段を設けたときには、発振開始時に、補助発振増幅手段の発振信号を注入手段を介して発振振動子に印加することで、発振振動子の発振周波数が高い場合でも低い場合でも発振回路を起動することできる。

　また発振回路を半導体集積回路装置に内蔵した場合には、モード信号に従って指定の発振増幅手段を選択することができる。

　本発明によれば、振動子とループ回路を形成する発振増幅手段の段数を振動子の仕様に合わせて変更するようにしたため、仕様の相異なる発振条件にも単一の回路で対処することができる。

　さらにダンピング抵抗を任意に選択することで、相異なる発振条件の仕様にも対処することができるとともに異常発振を防止することができる。

　起動時に、低電圧動作が可能な反転増幅素子を用いて振動子に外乱を与えて発振回路を形成するようにしたため、発振増幅素子のサイズを大きくする必要がなく、低消費電力化に寄与することができる。

　以下、本発明の一実施例を図面に基づいて説明する。

　図１は、本発明の一実施例を示す発振回路が搭載された半導体集積回路装置の要部回路構成図である。図１において、半導体集積回路装置の回路基板１０には発振回路１２の要部回路素子が搭載されており、水晶振動子１４の両端が端子１６、１８に接続されているとともに、共振容量２０、２２を介して接地されている。

　回路基板１０上にはデコーダ回路２４、インバータ２６、２８、３０、発振インバータ部３２、帰還抵抗３４、ＣＭＯＳスイッチ３６、３８、４０、ダンピング抵抗４２、４４、４６が実装されており、デコーダ回路２４がモード信号入力用端子４８、５０に接続されている。

　デコーダ２４は、モード信号入力用端子４８、５０から入力されたモード信号に従って選択信号を生成し、生成した選択信号を出力端子Ｑ０、Ｑ１から信号線５２、５４、５６へ出力する選択手段を構成するようになっている。信号線５２、５４、５６に出力された選択信号の論理はインバータ２６、２８、３０で反転され、反転された信号が信号線５８、６０、６２を介して発振インバータ部３２に入力されている。

　発振インバータ部３２は、ＰＭＯＳトランジスタ６４、６６、６８、７０、７２、７４、ＮＭＯＳトランジスタ７６、７８、８０、８２、８４、８６を備えて構成されている。ＰＭＯＳトランジスタ６４、６６、６８は、それぞれＮＭＯＳトランジスタ８２、８４、８６と共にインバータ８８、９０、９２を構成し、各インバータ８８、９０、９２は、三段の発振増幅段を構成するようになっている。

　一方、ＰＭＯＳトランジスタ７０、７２、７４、ＮＭＯＳトランジスタ７６、７８、８０は、信号線５２〜６２からの信号に応答して、インバータ８８、９０、９２のうち指定のインバータを動作状態にし、他のインバータを非動作状態にするように構成されている。すなわちＰＭＯＳトランジスタ７０、７２、７４、ＮＭＯＳトランジスタ７６、７８、８０はインバータ２６〜３０とともに駆動制御手段（選択スイッチ）を構成するようになっている。さらに各インバータ８８、９０、９２の入出力間には帰還抵抗３４が接続されており、この帰還抵抗４４により各インバータ８８、９０、９２がリニアアンプとして動作するようになっている。すなわちインバータ８８、９０、９２に属するＰＭＯＳトランジスタ６４、６６、６８、ＮＭＯＳトランジスタ８２、８４、８６は、動作状態に選択されたときに、その動作点がロジカルスレッシュホールド電圧に維持されるようになっている。

　また発振インバータ部３２と水晶振動子を結ぶループ回路中にはＣＭＯＳスイッチ３６、３８、４０、ダンピング抵抗４２、４４、４６が挿入されている。各ＣＭＯＳスイッチ３６〜４０は信号線５２〜５６に接続されたＮＭＯＳトランジスタと信号線５８〜６２に接続されたＰＭＯＳトランジスタから構成されており、各信号線５２〜６２の論理に従って導通または非導通状態となり、導通時に指定のダンピング抵抗４２〜４６をループ回路中に挿入するように構成されている。

　次に、図１に示す装置の動作について説明する。

　まず、モード信号に従って、デコーダ回路２４から信号線５２のレベルを“Ｈ”（ハイレベル）、他の信号線５４、５６のレベルを“Ｌ”（ロウレベル）とする信号が出力されたときには、信号線５８のレベルが“Ｌ”に、信号線６０、６２のレベルが“Ｈ”となる。これによりＰＭＯＳトランジスタ７０がオンに、ＮＭＯＳトランジスタ７６がオンになり、ＰＭＯＳトランジスタ７２、７４、ＮＭＯＳトランジスタ７８、８８がオフの状態に維持される。このためインバータ８８のみが動作状態となる。このときＣＭＯＳスイッチ３６がオンとなり、ダンピング抵抗４２が選択される。

　次に、モード信号が変更され、信号線５２、５４のレベルがともに“Ｈ”となり、信号線５６のレベルが“Ｌ”になると、ＰＭＯＳトランジスタ７０、７２、ＮＭＯＳトランジスタ７６、７８がオンに、ＣＭＯＳスイッチ３６、３８がオンになる。これによりインバータ８８、９０が動作状態となり、ダンピング抵抗４２、４４が選択される。この場合、インバータ８８、９０が並列接続されるので、インバータ８８のみが選択されたときよりも、ＭＯＳサイズを大きくすることができ、発振周波数が高くなったときにも対応することができる。

　次に、モード信号がさらに変更され、信号線５２、５４、５６のレベルが全て“Ｈ”となると、ＰＭＯＳトランジスタ７０〜７４、ＮＭＯＳトランジスタ７６〜８０がオンになるとともにＣＭＯＳスイッチ３６〜４０がオンになり、インバータ８８、９０、９２が全て動作状態となり、ダンピング抵抗４２、４４、４６が全て選択される。この場合、三段のインバータ８８、９０、９２が並列接続されて電流容量が増大するため、インバータが一段または二段のときよりも、より高い発振周波数に対応することができる。

　このように、本実施例によれば、水晶振動子１４の発振周波数が高くなったときでも、インバータ８８〜９２の段数を変化させることで、ＭＯＳサイズを大きくすることができ、発振周波数が低い周波数のものから高い周波数のものでも、単一の発振回路で対処することができる。

　また水晶振動子１４の代わりに、セラミック振動子を用いたときでも。ダンピング抵抗４２〜４６の値を任意に選択することで、異常発振を防止することができる。

　またインバータ８８〜９２を並列接続した場合、ＭＯサイズの増加に伴って各トランジスタのチャンネル幅が広くなり、電流増幅率ｇｍが大きくなったことに相当するため、電源電圧を低くすることが可能となる。

　また前記実施例においては、ダンピング抵抗４２〜４６をループ回路中に挿入するものについて述べたが、複数のダンピング抵抗をループ回路中にあらかじめ挿入し、指定のダンピング抵抗以外のダンピング抵抗の両端を短絡する方式を採用することもできる。

　また前記実施例においては、発振インバータ部３２の出力側に波形整形手段としての波形整形用インバータを接続すれば、このインバータの出力パルスを基準クロックとして用いることができる。

　次に、本発明をマイクロプロセッサに適応したときの第２実施例を図２に従って説明する。

　図２において、マイクロプロセッサ用ＬＳＩ１００は、ＣＰＵ１０２、ＲＯＭ１０４、ＲＡＭ１０６、内部レジスタ１０８、デコーダ２４、発振回路１２を備えており、発振回路１２が端子１６、１８を介して水晶振動子１４に接続されている。

　本実施例は、半導体集積回路装置の端子からモード信号を入力する代わりに、ＣＰＵ１０２でモード信号を生成し、生成したモード信号を内部バス１１０を介して内部レジスタ１０８に設定し、内部レジスタ１０８からのモード信号をデコーダ２４へ出力するようにしたものである。

　本実施例によれば、モード信号を入力するための端子が不要となるため、ＬＳＩのピン数を節約することができる。

　なお、モード信号を設定する場合、モード信号の設定をＥＰＲＯＭ、ＥＥＰＲＯＭを用いて行なうこともできる。

　次に、本発明の第３実施例を図３に従って説明する。

　本実施例は、水晶振動子１４が発振状態となるまで、水晶振動子１４に外乱を与えるために、発振回路１２の代わりに、ＣＲ発振回路１２０を回路基板１０上に実装したものであり、図１と同一のものには同一符号を付してそれらの説明は省略する。

　ＣＲ発振回路１２０は三段のインバータ１２２、１２４、１２６、容量素子としてのコンデンサ１２８、抵抗素子としての抵抗１３０、スイッチ１３２、１３４を備えて構成されており、インバータ１２６の両端が端子１６、１８に接続され、インバータ１２６の出力側が波形整形用のインバータ１３６に接続されている。さらに各スイッチ１３２、１３４はそれぞれアンドゲート１３８の出力端子に接続されており、アンドゲート１３８の一方の入力側はリセット信号入力端子１４０に接続され、他方の入力端子はタイマ回路１４２に接続されている。

　インバータ１２２〜１２６は反転増幅素子としてＰＭＯＳトランジスタとＮＭＯＳトランジスタを備えて構成されており、各インバータ１２２〜１２６は補助発振増幅手段として互いに直列に接続されている。またインバータ１２６は水晶振動子１４と並列に接続されて、発振増幅手段を兼用するようになっている。またインバータ１２２、１２４には帰還抵抗が並列接続されておらず、インバータ１２２、１２４は、一対のトランジスタのうち、論理に従って一方のトランジスタのみがオンになるため、閾値電圧超えた電圧、例えば、０．８Ｖ程度で動作可能である。すなわちインバータ１２２、１２４はリニアアンプとして動作するときよりも低い電圧で動作することが可能である。

　ＣＲ発振回路１２０は、入力端子１４０からハイレベルのリセット信号が入力され、タイマ回路１４２から一定時間ハイレベルの信号が出力され、アンドゲート１３８からハイレベルの信号が出力されてスイッチ１３２、１３４が閉じることによって、起動が開始される。この場合、図４に示されるように、スイッチ１３２、１３４が閉じることによって、コンデンサ１２８と抵抗１３０による微分回路が構成される。このとき、端子１４４の電圧波形は、図５に示すように、インバータ１２２、１２４の論理閾値電圧Ｖｔｈを中心に充放電を繰り返す波形となる。インバータ１２２の入力側には保護抵抗が挿入されるので、電圧のピーク値は一点鎖線で示すように漸次低減する。このため端子１４６には矩形波に近い波形が得られる。端子１４６の電圧が水晶振動子１４に印加されると、この電圧が水晶振動子１４に対して外乱として与えられ、水晶振動子１４が順次発振状態となる。

　このような状態が継続されているときに、タイマ回路１４２に設定されたタイマ時間が経過してタイマ回路１４２の出力レベルがロウレベルに反転すると、アンドゲート１３８のレベルがロウレベルに反転し、スイッチ１３２、１３４がともにオフの状態となり、ＣＲ発振回路１２０の発振動作が停止する。ＣＲ発振回路１２０の発振が停止されても、この発振が停止される以前に、共振容量１６、１８は、インバータ１２６を介して発振電圧の高周波電圧によって充放電されているので、水晶振動子１４による発振が継続されることになる。なお、インバータ１２６の入出力間には帰還抵抗３４が接続されているが、帰還抵抗３４の抵抗値は１〜１０Ｍオームと高いため、ＣＲ発振回路１２０の発振の妨げとなることはない。

　本実施例によれば、ＣＲ発振回路１２０の発振出力を外乱として水晶振動子１４に与えて水晶振動子１４を発振させるようにしたため、インバータ１２２〜１２６を低電圧で駆動しても、水晶振動子１４による発振が可能となり、インバータ１２６のＭＯサイズを大きくする必要がなく、低消費電力化が可能となる。

　また前記実施例においては、インバータ１２６をＣＲ発振回路１２０と水晶発振回路で共用するものについて述べたが、インバータ１２６の代わりに、インバータ１２２またはインバータ１２４をＣＲ発振回路１２０と水晶発振回路で共用することも可能である。

　またアンドゲート１３８、タイマ回路１４２を削除し、リセット信号によって直接スイッチ１３２、１３４を開閉するようにすることもできる。この場合、リセット信号を印加する時間は、ＣＲ発振回路１２０が発振を開始し、且つ水晶発振回路が発振状態を持続できる時間だけ確保する必要がある。

　さらに、本実施例では、ＣＲ発振回路１２０として、インバータ１２２〜１２６を用いて矩形波発振回路としたが、正弦波発振回路を用いることもできる。

　次に、本発明の第４実施例を図６に従って説明する。

　本実施例は図３に示すＣＲ発振回路１２０の代わりに、スイッチを用いないＣＲ発振回路１５０を設けたものであり、図１と同一のものには同一符号を付してそれらの説明は省略する。

　ＣＲ発振回路１５０はノアゲート１５４、インバータ１２２、１２４、１２６、コンデンサ１３０、１５２、抵抗１３０を備えて構成されており、ノアゲート１５４の一方の入力側がリセット信号入力端子１４０に接続されている。

　ノアゲート１５４、インバータ１２２、１２４は反転増幅素子として互いに直列に接続されており、インバータ１２４とインバータ１２６との間にはカップリング素子としてのコンデンサ１２２が挿入されている。そしてコンデンサ１２８は、ノアゲート１５４、インバータ１２２とループ回路を形成するように、ノアゲート１５４とインバータ１２２に接続されている。さらにコンデンサ１２８と抵抗１３０は、インバータ１２４とループ回路を形成するように、インバータ１２４の入出力間に接続されている。またノアゲート１５４、インバータ１２２、１２４、１２６は、閾値レベルをわずかに超えた電圧、例えば、０．８Ｖ程度で動作可能になっている。

　上記構成において、リセット入力端子１４０、リセット信号としてアクティブ論理レベルである“Ｌ”レベルの信号が入力されると、ＣＲ発振回路１５０の発振が開始される。ＣＲ発振回路１５０による発振が開始されると、高電圧の発振電圧がコンデンサ１５２を介してインバータ１２６に印加され、この発振電圧が水晶振動子１４に対して外乱として与えられる。このとき水晶発振回路は、まだ発振を開始していないが、ＣＲ発振回路１５０による高周波の発振電圧が順次端子１６、１８間に印加される。

　次に、一定時間が経過したあと、リセット信号が解除され、端子１４０のレベルが“Ｈ”レベルに反転すると、ノアゲート１５４の出力が“Ｌ”に固定され、ＣＲ発振回路１５０による発振が停止する。ＣＲ発振回路１５０による発振が停止されても、ＣＲ発振回路１５０が停止される以前に水晶振動子１４に印加された高周波電圧によって水晶振動子１４が励起されるため、水晶発振回路から発生する周波数成分のうち固有の振動周波数で水晶振動子１４による発振が成長する。

　本実施例によれば、ＣＲ発振回路１５０の発振電圧を水晶振動子１４に外乱として与え、この外乱を基に水晶発振回路を形成するようにしたため、ノアゲート１５４、インバータ１２２、１２４、１２６を低電圧で駆動しても水晶発振回路を形成することができ、ノアゲート１５４、インバータ１２２、１２４、１２６のＭＯサイズを大きくする必要がなく、低消費電力化に寄与することができる。

　また前記実施例においては、リセット信号を用いる代わりに、パワーオンリセット信号を用いることもできる。

　またＣＲ発振回路１２０、１５０の代わりに他の発振回路を用いることもできる。

本発明の第１実施例を示す全体構成図である。 本発明の第２実施例を示す全体構成図である。 本発明の第３実施例を示す全体構成図である。 図３に示すＣＲ発振回路の等価回路図である。 図４に示すＣＲ発振回路の動作を説明するための波形図である。 本発明の第４実施例を示す全体構成図である。

符号の説明

　１２　発振回路
　１４　水晶振動子
　２０、２２　共振容量
　２４　デコーダ回路
　２６〜３０　インバータ
　３２　発振インバータ部
　３４　帰還抵抗
　３６〜４０　ＣＭＯＳスイッチ
　４２〜４６　ダンピング抵抗
　６４〜７４　ＰＭＯＳトランジスタ
　７６〜８６　ＮＭＯＳトランジスタ

Claims (6)

1. 発振振動子と、発振振動子に接続されて発振振動子と共振回路を形成する共振容量と、発振振動子に接続されて発振振動子とループ回路を形成し発振振動子の出力信号を増幅する発振増幅手段と、抵抗素子と、抵抗素子に接続された容量素子と、抵抗素子と容量素子の時定数に従った周波数の信号を発振する補助発振増幅手段と、補助発振増幅手段の発振信号を前記ループ回路中に注入する注入手段とを備えている発振回路。
2. 発振振動子と、発振振動子に接続されて発振振動子と共振回路を形成する共振容量と、発振振動子に接続されて発振振動子とループ回路を形成し発振振動子の出力信号を増幅する発振増幅手段と、抵抗素子と、抵抗素子に接続された容量素子と、抵抗素子と容量素子の時定数に従った周波数の信号を発振する補助発振増幅手段と、発振開始時から一定時間のみ補助発振増幅手段の発振信号を前記ループ回路中に注入する注入手段とを備えている発振回路。
3. 補助発振増幅手段は、直列接続された複数の反転増幅素子を有し、各反転増幅素子が抵抗素子とループ回路を形成し、一つの反転増幅素子が発振増幅手段を兼用し、残りの反転増幅素子が容量素子とループ回路を形成してなる請求項１または２記載の発振回路。
4. 補助発振増幅手段は、直列接続された複数の反転増幅素子を有し、各反転増幅素子が抵抗素子とループ回路を形成し、一つの反転増幅素子が抵抗素子および容量素子とループ回路を形成し、残りの反転増幅素子のうち一つの反転増幅素子が発振増幅手段を兼用してなる請求項１または２記載の発振回路。
5. 補助発振増幅手段は、直列接続された複数の反転増幅素子と、反転増幅素子のうち出力側の反転増幅素子と発振増幅手段とを結合するカップリング素子とを有し、各反転増幅素子が抵抗素子とループ回路を形成し、一つの反転増幅素子が抵抗素子および容量素子とループ回路を形成し、残りの反転増幅素子が容量素子とループ回路を形成してなる請求項１または２記載の発振回路。
6. 補助発振増幅手段は、直列接続された複数の増幅素子と、増幅素子のうち出力側の増幅素子と発振増幅手段とを結合するカップリング素子とを有し、各増幅素子が抵抗素子とループ回路を形成し、一つの増幅素子が抵抗素子および容量素子とループ回路を形成し、残りの増幅素子が容量素子とループ回路を形成し、容量素子とループ回路を形成する増幅素子のうち抵抗素子に接続された増幅素子をノアゲートで構成し、他の増幅素子をインバータで構成してなる請求項１または２記載の発振回路。

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