JP2007336254A - 電圧制御発振器 - Google Patents
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Abstract
【課題】ゲート制御電圧の範囲を精度良くかつ容易に調整することができる電圧制御発振器を提供する。
【解決手段】容量遷移制御電圧を印加するボディ端子領域tbdが制御電極Gの下部領域となるボディ領域に形成されている第1及び第2MOS可変容量素子C1a,C2aと、第1及び第2インダクタL1,L2と、クロスカップル型に組まれている第1及び第2MOSトランジスタM1,M2と、第1基準電圧源に結合される第1結合点n1と、第2基準電圧源に結合される第2結合点n2とを有する。第1及び第2MOS可変容量素子は、それぞれ、制御電極が制御電圧端子TVc1に共通に接続され、さらに、第1及び第2主電極S,Dが共通接続部sdで互いに接続されている。第1及び第2MOS可変容量素子の共通接続部は、それぞれ、対応する第1または第2インダクタを介して、第1結合点に結合されているとともに、対応する第1または第2MOSトランジスタを介して、第2結合点n2に結合されている。
【選択図】図1
【解決手段】容量遷移制御電圧を印加するボディ端子領域tbdが制御電極Gの下部領域となるボディ領域に形成されている第1及び第2MOS可変容量素子C1a,C2aと、第1及び第2インダクタL1,L2と、クロスカップル型に組まれている第1及び第2MOSトランジスタM1,M2と、第1基準電圧源に結合される第1結合点n1と、第2基準電圧源に結合される第2結合点n2とを有する。第1及び第2MOS可変容量素子は、それぞれ、制御電極が制御電圧端子TVc1に共通に接続され、さらに、第1及び第2主電極S,Dが共通接続部sdで互いに接続されている。第1及び第2MOS可変容量素子の共通接続部は、それぞれ、対応する第1または第2インダクタを介して、第1結合点に結合されているとともに、対応する第1または第2MOSトランジスタを介して、第2結合点n2に結合されている。
【選択図】図1
Description
この発明は、半導体集積回路上に形成された、高周波信号を発振する電圧制御発振器(Voltage Control Oscillator;「VCO」)に関する。
近年、CMOS(Complementary Metal−Oxide Semiconductor)製造技術、特に、トランジスタやダイオードなどの能動素子、及び、抵抗やインダクタ、容量などの受動素子を、シリコン基板の上に微細に形成する技術を用いて、様々な構造の半導体集積回路(以下、「デバイス」と称する)が、単一のチップの上に、製造されるようになってきた。そのデバイスの1種に、電圧制御発振器(Voltage Control Oscillator;以下、「VCO」と称する)がある(例えば、特許文献1参照)。このVCOは、例えば、各種のアプリケーションを実行する装置の高周波信号の発振源に利用されるフェーズロックドループ回路(Phase Locked Loop Circuit;以下、「PLL回路」と称する)に適用される。
<PLL回路の概略>
以下、図17を参照して、PLL回路につき説明する。なお、図17は、PLL回路の概略を示す図である。
以下、図17を参照して、PLL回路につき説明する。なお、図17は、PLL回路の概略を示す図である。
図17に示すように、PLL回路10は、位相比較器30とローパスフィルタ(以下、「LPF」と称する)40とVCO45とを有している。
位相比較器30は、入力端子から基準信号を入力するとともに、VCO45からVCO出力信号を入力する。なお、基準信号は、水晶発振器(図示せず)により生成されたクロック信号を分周することによって生成される、予め定められた周波数の信号である。他方、VCO出力信号は、LPF40からVCO45に出力されるフィルタ出力信号の電圧値に応じて定まる周波数の信号である。ここでは、VCO出力信号の周波数は、基準信号の周波数の数倍程度であるものとする。
位相比較器30は、基準信号とVCO出力信号を入力すると、これに応答して、基準信号とVCO出力信号を比較し、基準信号とVCO出力信号の位相差信号を生成する。そして、位相比較器30は、生成した位相差信号を比較器出力信号としてLPF40に出力する。
LPF40は、位相比較器30から比較器出力信号(すなわち、基準信号とVCO出力信号の位相差信号)を入力すると、これに応答して、比較器出力信号の中から低周波成分の信号(以下、単に「低周波信号」と称する)を抽出する。そして、LPF40は、抽出した低周波信号をフィルタ出力信号としてVCO45に出力する。
VCO45は、LPF40からフィルタ出力信号(すなわち、基準信号とVCO出力信号の位相差信号の中から抽出された低周波信号)を入力すると、これに応答して、フィルタ出力信号の電圧値に応じて定まる周波数の信号(以下、「特定周波数信号」と称する)を生成する。そして、VCO45は、生成した特定周波数信号をVCO出力信号として位相比較器30に出力するとともに、出力端子を介して外部回路に出力する。
以後、位相比較器30とLPF40とVCO45は、上述の動作を繰り返す。
このようなPLL回路10において、VCO45は、特定周波数信号を生成すると、生成した特定周波数信号をVCO出力信号として位相比較器30に出力し、出力したVCO出力信号に対するフィードバック信号としてLPF40からフィルタ出力信号を得る。そして、VCO45は、このフィルタ出力信号の電圧値に応じて、特定周波数信号を生成する。このとき、VCO45は、前回生成した特定周波数信号よりも基準信号との位相差が小さくなるように、特定周波数信号を生成する。VCO45は、このような動作を繰り返すことにより、生成する特定周波数信号を予め定められた周波数に徐々に近づける。そして、VCO45は、最終的に、フィルタ出力信号の電圧値が0になったときに、すなわち、基準信号と特定周波数信号の位相差が0になったときに、予め定められた正確な周波数の特定周波数信号をVCO出力信号として出力するようになる。このとき、VCO45は、状態がロックされ、以後、予め定められた周波数通りの特定周波数信号をVCO出力信号として出力するようになる。このようなPLL回路10は、例えば、基準信号と同位相で、基準信号よりもさらに高い周波数の信号を生成する回路に用いられる。
<VCOの構成>
以下に、図18を参照して、VCO45の構成につき説明する。なお、図18は、従来例に係るVCOの構成を示す図である。
以下に、図18を参照して、VCO45の構成につき説明する。なお、図18は、従来例に係るVCOの構成を示す図である。
図18に示す例では、VCO45は、第1インダクタL1と第1MOSトランジスタ(以下、単に「第1トランジスタ」と称する場合がある)M1とが直列に結合された第1配線ラインl1と、第2インダクタL2と第2MOSトランジスタ(以下、単に「第2トランジスタ」と称する場合がある)M2とが直列に結合された第2配線ラインl2と、第1及び第2MOS可変容量素子(Variable Capacitor;以下、「バラクタ(Varactor)」と称する)C1及びC2を備える第3配線ラインl3と、電流源Esと第3MOSトランジスタ(以下、単に「第3トランジスタ」と称する場合がある)M3とが直列に結合された第4配線ラインl4と、第4MOSトランジスタ(以下、単に「第4トランジスタ」と称する場合がある)M4を備える第5配線ラインl5と、第2電圧用の第3基準電圧源(図18に示す例では、グランド)とを有している。
なお、第1及び第2バラクタC1及びC2は、制御電極(ここでは、ゲート電極とする)に印加する電圧の大きさに応じて静電容量を制御することができるキャパシタである。これら第1及び第2バラクタC1及びC2の構造については、後述する。第1及び第2バラクタC1及びC2の制御電極は、それぞれ、素子の電圧容量特性を制御する電圧(以下、「ゲート制御電圧Vc1」と称する)を印加するための端子(以下、「ゲート制御電圧端子TVc1」と称する)に共通に接続されている。また、第1バラクタC1の第1主電極(ここでは、ソース電極とする)と第2主電極(ここでは、ドレイン電極とする)は、互いに接続されている。また、第2バラクタC2の第1主電極と第2主電極は、互いに接続されている。以下、第1主電極と第2主電極を接続する部位を共通接続部sdと称し、特に、第1バラクタC1の共通接続部を第1共通接続部sd1と称し、第2バラクタC2の共通接続部を第2共通接続部sd2と称する。なお、図18は、ゲート電極の端子(以下、単に「ゲート端子」と称する)をGとし、ソース電極の端子(以下、単に「ソース端子」と称する)をSとし、ドレイン電極の端子(以下、単に「ドレイン端子」と称する)をDとして示している。図18において、共通接続部sdは、ソース端子Sとドレイン端子Dが一体に形成された共通端子となっている。
第1及び第2配線ラインl1及びl2は、第1及び第2トランジスタM1及びM2がクロスカップル型に組まれている。すなわち、第1及び第2トランジスタM1及びM2は、互いのゲート電極が、互いのソース電極に接続されている。なお、第1及び第2トランジスタM1及びM2は、ともに、第1導電型の素子として構成されている。図18に示す例では、第1導電型を、P型としている。
第1及び第2配線ラインl1及びl2は、それぞれ、一端が第1結合点n1で第5配線ラインl5を介して第1電圧用の第1基準電圧源(図18に示す例では、+側電圧源V0)に結合され、他端が第2結合点n2で第2電圧用の第2基準電圧源(図18に示す例では、グランド)に結合されている。
第3配線ラインl3は、一端が第1インダクタL1と第1トランジスタM1との間のノードN1で第1配線ラインl1に接続され、他端が第2インダクタL2と第2トランジスタM2との間のノードN2で第2配線ラインl2に接続されている。
また、第3配線ラインl3は、第1バラクタC1と第2バラクタC2との間のノードN3でゲート制御電圧端子TVc1に接続されている。このゲート制御電圧端子TVc1は、ゲート制御電圧Vc1を、第1バラクタC1のゲート電極と第2バラクタC2のゲート電極に印加するための端子である。なお、ゲート制御電圧Vc1は、バラクタの電圧容量特性を制御するための信号である。ゲート制御電圧Vc1は、電源電圧レベルの信号である。例えば、LPF40からVCO45に出力されたフィルタ出力信号(図17参照)が、ゲート制御電圧Vc1となる。第1及び第2バラクタC1及びC2は、それぞれ、このゲート制御電圧Vc1がゲート電極に印加されることにより、容量が変化する。
第4及び第5配線ラインl4及びl5は、第3及び第4トランジスタM3及びM4がカレントミラー型に組まれている。すなわち、第3及び第4トランジスタM3及びM4は、互いのゲート電極同士が接続されている。なお、第3及び第4トランジスタM3及びM4は、ともに、第2導電型の素子として構成されている。図18に示す例では、第2導電型を、N型としている。
なお、第3トランジスタM3は、ゲート電極が、第4トランジスタM4のゲート電極に接続されているとともに、第3トランジスタM3のドレイン電極にも接続されている。また、第3トランジスタM3は、ソース電極が、第1電圧用の第1基準電圧源(図18に示す例では、+側電圧源V0)に結合され、ドレイン電極が、電流源Esを介して第2電圧用の第3基準電圧源(図18に示す例では、グランド)に結合されている。
また、第4トランジスタM4は、ゲート電極が、第3トランジスタM3のゲート電極に接続されている。また、第4トランジスタM4は、ソース電極が、第1電圧用の第1基準電圧源に結合され、ドレイン電極が、第1結合点n1で分岐して、第1配線ラインl1の一端及び第2配線ラインl2の一端に結合されている。
このような構成のVCO45において、第1及び第2インダクタL1及びL2と第1及び第2バラクタC1及びC2は、インダクタ−キャパシタ共振回路(以下、「LC共振回路」と称する)LC1を構成している。
このLC共振回路LC1は、予め定められた共振周波数で、インピーダンスのピークを持つ。この共振周波数をfoscとすると、共振周波数foscは、以下の式1によって表される。
fosc=1/(2π√(L×(Cv+Cp))) …(1)
ここで、Lは第1及び第2インダクタL1及びL2の合計のインダクタンスであり、Cvは第1及び第2バラクタC1及びC2の合計のキャパシタンス、Cpは第1及び第2トランジスタM2及びM2のゲート容量、ドレイン容量、及び、寄生配線容量などの総和である。
ここで、Lは第1及び第2インダクタL1及びL2の合計のインダクタンスであり、Cvは第1及び第2バラクタC1及びC2の合計のキャパシタンス、Cpは第1及び第2トランジスタM2及びM2のゲート容量、ドレイン容量、及び、寄生配線容量などの総和である。
VCO45は、電流源Esで発生した電流が、カレントミラー型に組まれた第3及び第4トランジスタM3及びM4を経由して、LC共振回路LC1に流れ込み、さらに、クロスカップル型に組まれた第1及び第2トランジスタM1及びM2に流れ込む。このとき、第1及び第2トランジスタM1及びM2は、交互に、ON/OFF動作を繰り返す。これにより、VCO45は、ノードN1とノードN2との間で差動する。これにより、VCO45は、図19(A)及び(B)に示すように、ノードN1及びN2のそれぞれで異なる波形のVCO出力信号を得る。なお、図19(A)及び(B)は、VCO内部の2つのノードで得られる出力信号の波形を示す図である。図19(A)は、ノードN1で得られるVCO出力信号の波形を示している。また、図19(B)は、ノードN2で得られるVCO出力信号の波形を示している。
VCO45は、ノードN1及びN2のそれぞれで得られるVCO出力信号を、一旦、バッファー回路(図示せず)に出力してバファー回路で増幅させてから、後続に出力する。なお、図17に示す例では、VCO45は、1本の配線ラインによって、VCO出力信号を位相比較器30に出力するように描かれている。しかしながら、実際には、VCO45は、複数(ここでは、2本)の配線ラインによって、複数のノード(ここでは、ノードN1及びN2)のそれぞれで得られるVCO出力信号を位相比較器30に出力する。
このようなVCO45は、ノードN1及びN2のそれぞれで異なる波形のVCO出力信号を得ることができる。
<バラクタの構造>
以下に、図20(A)及び(B)を参照して、バラクタC1及びC2の構造につき説明する。なお、図20(A)及び(B)は、従来例に係るバラクタの構造を説明するための図である。図20(A)は、従来例に係るバラクタのシンボル構造を示している。また、図20(B)は、従来例に係るバラクタの簡易構造の断面切り口を示している。
以下に、図20(A)及び(B)を参照して、バラクタC1及びC2の構造につき説明する。なお、図20(A)及び(B)は、従来例に係るバラクタの構造を説明するための図である。図20(A)は、従来例に係るバラクタのシンボル構造を示している。また、図20(B)は、従来例に係るバラクタの簡易構造の断面切り口を示している。
ここでは、図20(A)及び(B)に示すMOSバラクタVaを例にして、バラクタC1及びC2の構造を説明する。このMOSバラクタVaは、MOSキャパシタの電圧依存性を用いた容量可変素子である。なお、図20(A)及び(B)に示す例では、MOSバラクタVaはN型の素子として構成されているが、P型の素子として構成することもできる。
図20(A)に示すように、MOSバラクタVaは、ソース端子Sとゲート端子Gとドレイン端子Dとを有する3端子構造となっている。MOSバラクタVaのソース端子Sとドレイン端子Dは、共通接続部sdで互いに接続され、さらに、共通接続部sdを介して、電源電圧レベルまたはグランドレベルのいずれかの値の基準電圧点Vstに接続されている。
図20(B)に示すように、MOSバラクタVaは、シリコンバルク基板(以下、単に「シリコン基板」と称する)110と、シリコン基板110の上に形成された第1シリコン酸化膜(以下、単に「第1酸化膜」と称する)120とを備え、さらに、これらシリコン基板110と第1酸化膜120を下地とし、その下地の上に形成されたシリコン薄膜130を備えている。これらシリコン基板110と第1酸化膜120とシリコン薄膜130は、SOI(Silicon On Insulator)140を構成する。
第1酸化膜120は、シリコン薄膜130によって埋め込まれて、埋め込み酸化膜となっている。
シリコン薄膜130は、部分的に、第1導電型の不純物の拡散領域130a及び130b、及び、第2導電型の不純物の拡散領域130cが形成されている。ここでは、第1導電型の不純物をボロン(B)などのN型の不純物とし、第2導電型の不純物をリン(P)などのP型の不純物とする。以下、「第1導電型の不純物の拡散領域130a及び130b」を「N+拡散領域130a及び130b」と称し、「第2導電型の不純物の拡散領域130c」を「P−拡散領域130c」と称する。N+拡散領域130a及び130aのそれぞれの表面側の領域は、サリサイド(CoSi2)130aa及び130baとなっている。これらサリサイド130aa及び130baは、それぞれ、拡散領域130a及び130bの上に、コバルト(Co)を配置し、さらに熱処理を行ってシリコンとコバルトとを熱反応させることにより、形成されている。
N+拡散領域130aは、第1主電極(ここでは、ソース電極とする)となる領域である。また、N+拡散領域130bは、第2主電極(ここでは、ドレイン電極とする)となる領域である。また、P−拡散領域130cは、制御電極(ここでは、ゲート電極とする)の下方のシリコン層の領域(以下、「ゲート電極の下部領域」と称する)である。なお、以下、ゲート電極の下部領域、すなわち、P−拡散領域130cを、ボディ領域BDとも称する。
N+拡散領域130aの上側には、ソース端子Sが形成される。また、N+拡散領域130bの上側には、ドレイン端子Dが形成される。また、P−拡散領域130cの上側には、ゲート酸化膜となる第2シリコン酸化膜(以下、単に「第2酸化膜」と称する)150が形成され、その第2酸化膜150の上側と側面に、ポリシリコン160とサイドウォール170とが形成され、ポリシリコン160の上側にゲート端子Gが形成される。なお、サイドウォール170は、例えば、窒化膜(SiN膜)や酸化膜(SiO2)によって形成される。また、ポリシリコン160の表面側の領域は、サリサイド(CoSi2)160aとなっている。このサリサイド160aは、ポリシリコン160の上に、コバルト(Co)を配置し、さらに熱処理を行ってシリコンとコバルトとを熱反応させることにより、形成されている。
MOSバラクタVaは、第1及び第2主電極と制御電極がSOI140の上に形成されている。このようなMOSバラクタVaは、各電極をシリコンバルク基板110の上に直接形成した場合よりも、寄生容量が小さくなるので、バラクタとして高い性能を発揮する。そのため、このようなMOSバラクタVaは、低消費電力用のデバイスに適している。
MOSバラクタVaは、ゲート電極に対するソース電極及びドレイン電極間の容量の和で構成される可変容量Cを有する。MOSバラクタVaは、第2酸化膜150の容量Cox、ボディ領域BD、すなわち、第2酸化膜150の下の半導体の表面領域のチャネル空乏層容量Cd、及び第1酸化膜120の容量CBOXが直列に形成され、さらに、ゲート電極とソース電極間の浮遊容量Cfs、及びゲート電極とドレイン電極間の浮遊容量Cfdが並列に形成されている。このうち、容量Cdは、ゲート電極に印加されるゲート制御電圧Vc1の電圧値に応じて、変化する。この電圧変動する容量Cdを含む、容量Cox、Cd、CBOX、Cfs、Cfdなどの和が、MOSバラクタVaの可変容量Cとなる。
MOSバラクタVaの可変容量Cは、ゲート制御電圧Vc1の電圧値に応じて電圧容量特性が図21に示すように変化する。なお、図21は、従来例に係るバラクタの電圧容量特性を示すグラフ図である。ここでは、容量が約0.21pF〜0.45pFの範囲で変動するバラクタを例にして、バラクタの電圧容量特性を曲線で示している。図21中、横軸は、ゲート制御電圧Vc1(V)を示し、縦軸は、バラクタの可変容量C(F)を示している。また、実線は、MOSバラクタVa単体の電圧容量特性曲線を示しており、点線は、回路に搭載された状態におけるMOSバラクタVaの電圧容量特性曲線を示している。なお、図21は、N型のMOSバラクタVaの特性を示している。MOSバラクタVaがP型である場合は、特性がN型のものとは逆になる。
<VCOの発振周波数範囲>
以下に、図22を参照して、VCO45の発振周波数範囲につき説明する。なお、図22は、従来例に係るVCOの電圧発振周波数特性を示すグラフ図である。図22は、ノードN1及びN2における直流電圧を0.3Vとし、第1及び第2インダクタL1及びL2のインダクタンスの総和を2.28nHとし、第1及び第2トランジスタM1及びM2の寄生容量の総和を1.5pFとする場合の、VCO45の電圧発振周波数特性を曲線で示している。なお、図22中、横軸は、バラクタC1及びC2に印加するゲート制御電圧Vc1(V)を示し、縦軸は、VCO45の発振周波数を示している。図22に示すように、VCO45の発振周波数freq(Hz)は、バラクタC1及びC2に印加するゲート制御電圧Vc1の電圧値に応じて変動する。
以下に、図22を参照して、VCO45の発振周波数範囲につき説明する。なお、図22は、従来例に係るVCOの電圧発振周波数特性を示すグラフ図である。図22は、ノードN1及びN2における直流電圧を0.3Vとし、第1及び第2インダクタL1及びL2のインダクタンスの総和を2.28nHとし、第1及び第2トランジスタM1及びM2の寄生容量の総和を1.5pFとする場合の、VCO45の電圧発振周波数特性を曲線で示している。なお、図22中、横軸は、バラクタC1及びC2に印加するゲート制御電圧Vc1(V)を示し、縦軸は、VCO45の発振周波数を示している。図22に示すように、VCO45の発振周波数freq(Hz)は、バラクタC1及びC2に印加するゲート制御電圧Vc1の電圧値に応じて変動する。
ところで、VCO45を適用するPLL回路10(図17参照)は、各種のアプリケーションを実行する装置を安定して動作させる必要がある。そのため、VCO45の発振周波数範囲は、通常、アプリケーションの仕様で定められた周波数範囲(以下、「アプリケーション仕様周波数範囲」と称する)をカバーするように、設定されている。例えば、アプリケーション仕様周波数範囲は、アプリケーションがZigbeeやBluetoothなどである場合に、2.4GHz〜2.5GHzである。この場合に、VCO45の発振周波数範囲は、アプリケーション仕様周波数範囲の2.4GHz〜2.5GHzをカバーするように、設定されている。
しかしながら、VCO45は、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれる場合がある。図22の矢印A1〜A3は、VCO45の発振周波数範囲とアプリケーション仕様周波数範囲の関係を示している。図22中、矢印A1は、アプリケーション仕様周波数範囲を示しており、矢印A2は、バラクタC1及びC2に印加するゲート制御電圧Vc1の範囲を示しており、矢印A3は、ゲート制御電圧Vc1の範囲を0.1V〜0.9Vとする場合のVCO45の発振周波数範囲を示している。
図22に示す例では、アプリケーション仕様周波数範囲は、中心値を2.45GHzとする、2.40GHz〜2.50GHzの範囲に定められている(図22の矢印A1参照)。これに対して、VCO45の発振周波数範囲は、ゲート制御電圧Vc1の範囲を0.1V〜0.9Vとする場合に、2.46GHz〜2.55GHzとなっている(図22のA2とA3参照)。したがって、図22に示す例では、VCO45は、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた状態となっている(図22の矢印A1とA3参照)。
製造者は、このように、VCO45の設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合に、VCO45の発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、VCO45の電圧発振周波数特性に基づいて、ゲート制御電圧Vc1の範囲を調整する必要がある。
しかしながら、VCO45は、電圧発振周波数特性が図22に示すように固定されているため、設定可能なゲート制御電圧Vc1の範囲が固定された電圧発振周波数特性に沿った範囲内に限定されている。そのため、VCO45は、その限定された範囲内でしか、ゲート制御電圧Vc1の範囲を設定することができない。このようなVCO45は、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合に、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、ゲート制御電圧Vc1の範囲を精度良くかつ容易に調整することができない。
そこで、製造者は、VCO45の設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合に、VCO45を再設計して、バラクタC1及びC2のサイズやインダクタL1及びL2のサイズを変更することにより、ゲート制御電圧Vc1の範囲を調整している。しかしながら、このような再設計は、莫大なコストと時間がかかるため、非効率である。
特開2004−120728号公報(段落41、図4)
従来の電圧制御発振器(以下、「VCO」と称する)は、電圧発振周波数特性が固定されているため、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合に、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、ゲート制御電圧の範囲を精度良くかつ容易に調整することができないという課題があった。
すなわち、従来のVCOは、VCO内部の可変容量素子(以下、「バラクタ」と称する)の電圧容量特性が固定されているため、電圧発振周波数特性が固定されている。このような従来のVCOは、設定可能なゲート制御電圧の範囲が固定された電圧発振周波数特性に沿った範囲内に限定されている。そのため、その限定された範囲内でしか、ゲート制御電圧の範囲を設定することができない。このような従来のVCOは、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合に、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、ゲート制御電圧の範囲を精度良くかつ容易に調整することができない。
そこで、この発明の発明者は、上述の課題につき鋭意検討した結果、電圧容量特性が変更可能なバラクタをVCOに用いれば、VCOの電圧発振周波数特性を変更することができるため、VCOの発振周波数範囲、すなわち、ゲート制御電圧の範囲を精度良く調整することができると考えた。
しかも、この発明の発明者は、電圧容量特性の波形を維持したまま、電圧容量特性を平行に移動させるように、バラクタを制御することができれば、過去にサンプリングされたデータに基づいて、ゲート制御電圧を容易に調整することができると考えた。
その結果、この発明の発明者は、このような調整を実現するために、バラクタのボディ領域の電位分布を変更させることによって、電圧容量特性の波形、すなわち、特性曲線の形を同一に維持したまま、電圧容量特性を平行に移動させることができるバラクタをVCOに用いればよいという結論に到った。
上述の課題を解決するために、この発明に係るVCOは、下地と、下地の上に形成されていて、第1主電極となる第1導電型の不純物の拡散領域、第2主電極となる第1導電型の不純物の拡散領域、及び制御電極の下部領域となるボディ領域を備えるシリコン層と、ボディ領域の上側に形成された絶縁膜と、絶縁膜の上側に形成された制御電極とをそれぞれ備えていて、素子の電圧容量特性を遷移制御するための容量遷移制御電圧を印加するボディ端子領域がボディ領域にそれぞれ形成されている第1及び第2MOSバラクタと、第1及び第2インダクタと、クロスカップル型に組まれている第1及び第2MOSトランジスタと、第1電圧用の第1基準電圧源に結合される第1結合点と、第2電圧用の第2基準電圧源に結合される第2結合点とを有している。
第1MOSバラクタの制御電極と第2MOSバラクタの制御電極は、それぞれ、素子の電圧容量特性を制御するゲート制御電圧を印加するための制御電圧端子に共通に接続されている。
また、第1MOSバラクタの第1及び第2主電極は、第1共通接続部で互いに接続されている。この第1共通接続部は、第1インダクタを介して、第1結合点に結合されているとともに、第1MOSトランジスタを介して、第2結合点に結合されている。
また、第2MOSバラクタの第1及び第2主電極は、第2共通接続部で互いに接続されている。この第2共通接続部は、第2インダクタを介して、第1結合点に結合されているとともに、第2MOSトランジスタを介して、第2結合点に結合されている。
この発明に係るVCOは、第1及び第2MOSバラクタとして、制御電極の下部領域であるボディ領域にボディ端子領域が形成されているMOSバラクタ(以下、「ボディ端子付MOSバラクタ」または「ボディ端子付バラクタ」と称する)を用いている。
このボディ端子付バラクタは、ボディ端子領域を介して、容量遷移制御電圧がボディ領域に印加される。このとき、ボディ端子付バラクタは、ゲート電極の下部領域であるボディ領域の電位分布が変化し、これにより、電圧容量特性が遷移する。したがって、ボディ端子付バラクタは、容量遷移制御電圧をボディ端子領域に印加することにより、電圧容量特性を遷移制御することができる。なお、ここでは、「遷移」とは、特性の波形、すなわち、特性曲線の形を同一に維持したまま、特性を平行に移動させる動作を意味している。具体的には、「遷移」とは、特性における2つのパラメータの相関関係(例えば、バラクタの電圧容量特性におけるゲート制御電圧と可変容量との相関関係)を維持したまま、特性を平行に移動させる動作を意味している。したがって、このボディ端子付バラクタは、容量遷移制御電圧をボディ端子領域に印加することにより、電圧容量特性の波形を維持したまま、電圧容量特性を平行に移動させるように制御することができる。
この発明に係るVCOは、上述の通り、第1及び第2MOSバラクタとして、ボディ端子付バラクタを用いている。そのため、このVCOは、容量遷移制御電圧を第1及び第2MOSバラクタのボディ端子領域のそれぞれに印加することにより、第1及び第2MOSバラクタの電圧容量特性を遷移制御することができる。さらに、このVCOは、第1及び第2MOSバラクタの電圧容量特性を遷移制御しながら、ゲート制御電圧を第1及び第2MOSバラクタの制御電極に印加することにより、VCOの電圧発振周波数特性を遷移制御することができる。
したがって、このVCOは、遷移制御される電圧発振周波数特性に基づいて、ゲート制御電圧の範囲を精度良く調整することができる。そのため、このVCOは、設定可能なゲート制御電圧の範囲を広げることができ、これにより、従来のVCOよりも、ゲート制御電圧の範囲の設定、すなわち、VCOの発振周波数範囲を精度良く調整することができる。
しかも、遷移制御においては、遷移制御される特性の2つのパラメータの相関関係、すなわち、電圧容量特性のゲート制御電圧と可変容量との相関関係や電圧発振周波数特性のゲート制御電圧と発振周波数との相関関係が、維持されている。そのため、このVCOは、新たなデータをサンプリングしなくても、各パラメータの変化量を、過去にサンプリングされたデータに基づいて算出することができる。したがって、このVCOは、電圧容量特性のゲート制御電圧と可変容量の変化量や電圧発振周波数特性のゲート制御電圧と発振周波数の変化量を、過去にサンプリングされたデータに基づいて算出することができる。そのため、このVCOは、ゲート制御電圧の範囲を容易に調整することができる。
以上により、このVCOは、発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合に、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、ゲート制御電圧の範囲を精度良くかつ容易に調整することができる。
以下、図を参照して、この発明の実施の形態につき説明する。なお、各図は、各構成要素の形状、大きさ及び配置関係を、この発明を理解できる程度に、概略的に示してあるに過ぎない。よって、この発明は、図示例のみに限定されるものではない。また、各図において、共通する構成要素や同様な構成要素については、同一の符号を付し、それらの重複する説明を省略する。また、各工程図は、各工程段階で得られた構造体の要部の断面の切り口を示している。
<VCOの構成>
以下、図1を参照して、この発明が適用されるVCOの構成につき説明する。なお、図1は、この発明の実施の形態例に係るVCOの構成を示す回路構成図である。
以下、図1を参照して、この発明が適用されるVCOの構成につき説明する。なお、図1は、この発明の実施の形態例に係るVCOの構成を示す回路構成図である。
図1に示すように、この実施の形態例に係るVCO45aは、従来例のVCO45(図18参照)とほぼ同様の構成を有する。ただし、VCO45aは、第1及び第2MOSバラクタC1及びC2の代わりに、第1及び第2ボディ端子付MOSバラクタ(以下、単に「ボディ端子付バラクタ」と称する)C1a及びC2aが配置されている点で、従来例のVCO45と異なる。
第1及び第2ボディ端子付バラクタC1a及びC2aは、従来例の第1及び第2バラクタC1及びC2と同様に、制御電極(ここでは、ゲート電極とする)に印加する電圧、すなわち、ゲート制御電圧Vc1の大きさに応じて静電容量を制御することができるキャパシタである。ただし、第1及び第2ボディ端子付バラクタC1a及びC2aは、容量遷移制御電圧Vcsを印加するためのボディ端子Tbdが一方の主表面(以下、「上面」と称する)に形成され、さらに、ボディ端子Tbdに導通されたボディ端子領域tbdが内部のボディ領域BDに形成されている(図4(C)参照)点で、従来例の第1及び第2バラクタC1及びC2と異なる。なお、容量遷移制御電圧Vcsは、バラクタの電圧容量特性を遷移制御するための電圧である。これら第1及び第2ボディ端子付バラクタC1a及びC2aの構造については、後述する。
なお、「ゲート制御電圧Vc1」と「容量遷移制御電圧Vcs」は、ともに、ゲート電極に印加される電圧である。そこで、以下の説明では、「ゲート制御電圧Vc1」と「容量遷移制御電圧Vcs」とを区別するために、「ゲート制御電圧Vc1」を「メイン容量制御電圧Vc1」と称する。また、「ゲート制御電圧端子TVc1」を「メイン容量制御電圧端子TVc1」と称する。
第1及び第2ボディ端子付バラクタC1a及びC2aは、ボディ端子Tbdを介して、外部回路から負電圧の容量遷移制御電圧Vcsが、ゲート電極の下方のシリコン層の領域、すなわち、ゲート電極の下部領域であるボディ領域BD(図3(B)参照)に印加される。このとき、第1及び第2ボディ端子付バラクタC1a及びC2aは、ゲート電極の下部領域であるボディ領域BDの電位分布が変化する。これにより、第1及び第2ボディ端子付バラクタC1a及びC2aは、電圧容量特性が図2に示すように遷移する。なお、図2は、ボディ端子付バラクタの電圧容量特性を示すグラフ図である。図2は、容量が約0.21pF〜0.45pFの範囲で変動するバラクタを例にして、回路に搭載された状態におけるボディ端子付バラクタの電圧容量特性を示している。図2中、横軸は、メイン容量制御電圧Vc1(V)を示し、縦軸は、バラクタの可変容量C(F)を示している。また、点線は、遷移制御される前のボディ端子付バラクタの電圧容量特性曲線を示しており、実線は、遷移制御された後のボディ端子付バラクタの電圧容量特性曲線を示している。なお、遷移制御される前の電圧容量特性曲線、すなわち、点線の電圧容量特性曲線は、従来例のバラクタC1及びC2の電圧容量特性(図21の点線参照)と同じである。
図2に示す例では、ボディ端子付バラクタC1a及びC2aの電圧容量特性曲線は、ボディ端子付バラクタC1a及びC2aが遷移制御されることにより、右斜め上方向に平行に移動している。すなわち、図2に示す例では、メイン容量制御電圧Vc1が正方向に+0.3Vシフトし、かつ、バラクタの可変容量Cが正方向に+0.04pFシフトして、電圧容量特性曲線が、全体的に上昇していることが判る。
第1及び第2ボディ端子付バラクタC1a及びC2aは、ボディ端子Tbdを介して印加される容量遷移制御電圧Vcsによって、互いに、独立して制御することができる。ただし、第1及び第2ボディ端子付バラクタC1a及びC2aは、互いの動作が相対的な関係となるように、それぞれの電圧容量特性が同時に遷移制御されることが好ましい。そこで、図1に示す例では、第1及び第2ボディ端子付バラクタC1a及びC2aは、それぞれ、ボディ端子Tbdが一つだけ設けられていて、それぞれのボディ端子Tbdが同じ容量遷移制御電圧端子TVcs1に共通に接続されている。この容量遷移制御電圧端子TVcs1は、外部回路からVCO45aに容量遷移制御電圧Vcsを入力するための端子である。これにより、第1及び第2ボディ端子付バラクタC1a及びC2aは、容量遷移制御電圧Vcsが同時にそれぞれのボディ端子Tbdに印加される。その結果、第1及び第2ボディ端子付バラクタC1a及びC2aは、それぞれの電圧容量特性が同時に遷移制御される。
この発明に係るVCO45aは、従来例のVCO45と同様に、電流源Esで発生した電流が、カレントミラー型に組まれた第3及び第4トランジスタM3及びM4を経由して、LC共振回路LC1に流れ込み、さらに、クロスカップル型に組まれた第1及び第2トランジスタM1及びM2に流れ込む。このとき、第1及び第2トランジスタM1及びM2は、交互に、ON/OFF動作を繰り返す。これにより、VCO45aは、ノードN1とノードN2との間で差動する。これにより、VCO45aは、ノードN1とN2のそれぞれで異なる波形のVCO出力信号を得る。
<ボディ端子付バラクタの構造>
次に、図3(A)及び(B)を参照して、上述した第1及び第2ボディ端子付バラクタC1a及びC2aの大まかな構造につき説明する。なお、図3(A)及び(B)は、この発明に係るボディ端子付バラクタの構造を説明するための図である。図3(A)は、ボディ端子付バラクタのシンボル構造を示している。また、図3(B)は、ボディ端子付バラクタの簡易構造の断面切り口を示している。
次に、図3(A)及び(B)を参照して、上述した第1及び第2ボディ端子付バラクタC1a及びC2aの大まかな構造につき説明する。なお、図3(A)及び(B)は、この発明に係るボディ端子付バラクタの構造を説明するための図である。図3(A)は、ボディ端子付バラクタのシンボル構造を示している。また、図3(B)は、ボディ端子付バラクタの簡易構造の断面切り口を示している。
ここでは、図3(A)及び(B)に示すMOSバラクタVaaを例にして、バラクタC1a及びC2aの構造を説明する。このMOSバラクタVaaは、従来例のMOSバラクタVaと同様に、MOSキャパシタの電圧依存性を用いた容量可変素子である。なお、図3(A)及び(B)に示す例では、MOSバラクタVaaはN型の素子として構成されているが、P型の素子として構成することもできる。MOSバラクタVaaがP型である場合は、特性がN型のものとは逆になる。
図3(A)及び(B)に示すように、MOSバラクタVaaは、従来例のMOSバラクタVaとほぼ同様の構造となっている。ただし、MOSバラクタVaaは、容量遷移制御電圧Vcsを印加するためのボディ端子Tbdが上面に形成され、さらに、ボディ端子Tbdに導通されたボディ端子領域tbdが内部のボディ領域BDに形成されている点で、従来例のMOSバラクタVaと異なる。なお、ボディ端子Tbdは、ボディ領域BD、すなわち、ゲート電極の下部領域となるP−拡散領域130cの電位を制御するためのものである。このボディ端子Tbdは、ゲート端子G、ソース端子S、及びドレイン端子Dに対して、独立して、容量遷移制御電圧Vcsを印加することができる。なお、MOSバラクタVaaは、ボディ端子Tbd及びボディ端子領域tbdが形成されたことにより、ボディ領域BDとゲート電極の間、ボディ領域BDとソース電極との間、及び、ボディ領域BDとドレイン電極との間で、寄生浮遊容量が発生する。そのため、MOSバラクタVaaは、可変容量Cが従来例のMOSバラクタVaよりも若干大きくなる。
以下に、図4(A)〜(C)を参照して、ボディ端子付バラクタC1a及びC2aの詳細構造につき説明する。なお、図4(A)〜(C)は、この発明に係るボディ端子付バラクタの詳細構造を示す図である。図4(A)は、上面(ここでは、メタル端子190a〜190dが形成された面)側から見た場合のボディ端子付バラクタの構造を示し、図4(B)は、図4(A)に示された線I−I’で切断した場合のボディ端子付バラクタの断面構造を示し、及び図4(C)は、図4(A)に示された線II−II’で切断した場合のボディ端子付バラクタの断面構造を示している。
図4(A)〜(C)に示すように、MOSバラクタVaaは、シリコン基板110と、シリコン基板110の上に形成された第1酸化膜(SiO2)120とを備え、さらに、これらシリコン基板110と第1酸化膜120を下地とし、その下地の上に形成されたシリコン薄膜130を備えている。これらシリコン基板110と第1酸化膜120とシリコン薄膜130は、SOI140を構成する。
第1酸化膜120は、シリコン薄膜130によって埋め込まれた、埋め込み酸化膜となっている。
シリコン薄膜130は、内部に、第1導電型の不純物の拡散領域130a及び130b、第2導電型の不純物の拡散領域130c及び130f、フィールド領域130d、130e、130g及び130hが形成されている。ここでは、第1導電型の不純物をボロン(B)などのN型の不純物とし、第2導電型の不純物をリン(P)などのP型の不純物とする。なお、領域130fは、ボディ端子領域tbdとなる領域であり、第2導電型の不純物が領域130cよりも高濃度に添加されている。以下、「第1導電型の不純物の拡散領域130aと130b」を「N+拡散領域130aと130b」と称し、「第2導電型の不純物の拡散領域130c」を「P−拡散領域130c」と称し、及び「第2導電型の不純物の拡散領域130f」を「P+拡散領域130f」と称する。なお、図4(A)中、一点破線で示すN+マスクの開口部(すなわち、一点破線で示した四角枠の内側の領域)NmskとP+マスクの開口部(すなわち、一点破線で示した四角枠の内側の領域)Pmskは、耐イオン注入用マスクの開口部である。N+マスクの開口部Nmskは、第1導電型の不純物をシリコン薄膜130にイオン注入する際の注入領域となる。P+マスクの開口部Pmskは、第2導電型の不純物をシリコン薄膜130にイオン注入する際の注入領域となる。
N+拡散領域130aは、第1主電極(ここでは、ソース電極)となる領域である。また、N+拡散領域130bは、第2主電極(ここでは、ドレイン電極)となる領域である。また、P−拡散領域130cは、ボディ領域BD、すなわち、ゲート電極の下部領域である。また、P+拡散領域130fは、上述の通り、ボディ端子領域tbdとなる領域である。なお、N+拡散領域130aとN+拡散領域130bとP+拡散領域130fの、それぞれの表面側の領域は、サリサイド(CoSi2)130aa、130ba及び130faとなっている。これらサリサイド130aa、130ba及び130faは、それぞれ、拡散領域130a、130b及び130fの上に、コバルト(Co)を配置し、さらに熱処理を行ってシリコンとコバルトとを熱反応させることにより、形成されている。
N+拡散領域130aの上側には、サリサイド130aaと接触させて、柱状のコンタクト180aが形成され、そのコンタクト180aの頂面の上に、メタル端子190aが形成されている。これによって、N+拡散領域130aの上側には、ソース端子Sが形成されている。また、N+拡散領域130bの上側には、サリサイド130baと接触させて、柱状のコンタクト180bが形成され、そのコンタクト180bの頂面の上に、メタル端子190aが形成されている。これによって、N+拡散領域130bの上側には、ドレイン端子Dが形成されている。なお、メタル端子190aは、ソース端子Sとドレイン端子Dとを兼ねる共通端子となっている。また、P−拡散領域130cの上側には、ゲート酸化膜となる第2酸化膜(SiO2)150が形成され、その第2酸化膜150の上に、ポリシリコン160とサイドウォール170とが形成され、ポリシリコン160の上に、コンタクト180cが形成され、そのコンタクト180cの上に、メタル端子190cが形成される。これによって、P−拡散領域130cの上には、ゲート端子Gが形成される。なお、サイドウォール170は、例えば、窒化膜(SiN膜)や酸化膜(SiO2)によって形成される。また、ポリシリコン160の露出した表面160aは、上にコバルト(Co)が配置され、さらに熱処理されることにより、シリコンとコバルトとが熱反応して、サリサイド(CoSi2)となる。また、P+拡散領域130fの上側には、サリサイド130faと接触させて、柱状のコンタクト180dが形成され、そのコンタクト180dの頂面の上に、メタル端子190dが形成されている。これによって、P+拡散領域130fの上側には、ボディ端子Tbdが形成されている。なお、ここでは、例えば、コンタクト180a〜180dは、タングステン(W)により構成され、メタル端子190a〜190dは、アルミニュウム(Al)により構成されているものとする。
<ボディ端子付バラクタの製造工程>
以下に、図5(A)及び(B)、図6(A)及び(B)、図7(A)及び(B)、図8(A)及び(B)、図9(A)及び(B)、図10(A)及び(B)、並びに図11(A)及び(B)を参照して、ボディ端子付バラクタVaaの製造工程につき説明する。なお、各図は、それぞれ、ボディ端子付バラクタの各製造段階で得られた構造体を示す図である。各図において、紙面上の左側の図、すなわち、図番に符号aを付した図(Aa)及び(Ba)は、それぞれ、線I−I’(図4(A)参照)で切断した状態のボディ端子付バラクタの断面切り口での構造を示している。また、各図において、紙面上の右側の図、すなわち、図番に符号bを付した図(Ab)及び(Bb)は、それぞれ、線II−II’(図4(A)参照)で切断した状態のボディ端子付バラクタの断面切り口での構造を示している。
以下に、図5(A)及び(B)、図6(A)及び(B)、図7(A)及び(B)、図8(A)及び(B)、図9(A)及び(B)、図10(A)及び(B)、並びに図11(A)及び(B)を参照して、ボディ端子付バラクタVaaの製造工程につき説明する。なお、各図は、それぞれ、ボディ端子付バラクタの各製造段階で得られた構造体を示す図である。各図において、紙面上の左側の図、すなわち、図番に符号aを付した図(Aa)及び(Ba)は、それぞれ、線I−I’(図4(A)参照)で切断した状態のボディ端子付バラクタの断面切り口での構造を示している。また、各図において、紙面上の右側の図、すなわち、図番に符号bを付した図(Ab)及び(Bb)は、それぞれ、線II−II’(図4(A)参照)で切断した状態のボディ端子付バラクタの断面切り口での構造を示している。
(1)SOI形成工程
まず、この実施の形態例では、シリコン基板110と第1酸化膜120とを備える下地の上にシリコン薄膜130を形成して、図5(A)に示す構造体、すなわち、SOI140を得る。
まず、この実施の形態例では、シリコン基板110と第1酸化膜120とを備える下地の上にシリコン薄膜130を形成して、図5(A)に示す構造体、すなわち、SOI140を得る。
そのために、まず、シリコン基板110を用意する。ここでは、例えば、その厚さを約0.1〜0.2μmとする。
次に、露出しているシリコン基板110全体を覆うように、任意好適な方法を用いて、シリコン基板110の上面110sに、第1酸化膜120を形成する。ここでは、例えば、周知の化学的気相成長(Chemical Vapor Deposition;以下、「CVD」と称する)法及び化学的機械研磨(Chemical Mechanical Polishing;以下、「CMP」と称する)法を用いて、この第1酸化膜120を、厚さが約1000〜2000Åとなるように、形成する。なお、この第1酸化膜120は、埋め込み酸化膜(Buried Oxside;以下、「Box」と称する場合もある)になる。
次に、露出している第1酸化膜120全体を覆うように、任意好適な方法を用いて、第1酸化膜120の上面120sに、シリコン薄膜130を形成する。ここでは、例えば、このシリコン薄膜130を、厚さが約500Åとなるように、形成する。
(2)耐酸化用マスク形成工程
次に、この実施の形態例では、シリコン薄膜130の上面130sに、耐酸化用マスク132を部分的に形成して、図5(B)に示す構造体を得る。
次に、この実施の形態例では、シリコン薄膜130の上面130sに、耐酸化用マスク132を部分的に形成して、図5(B)に示す構造体を得る。
そのために、露出しているシリコン薄膜130のソース電極、ドレイン電極、及びボディ端子領域tbdを含むボディ領域BDとなる領域130aと130bと130cと130f(図9(B)参照)を覆うように、任意好適な方法を用いて、シリコン薄膜130の上面130sに、耐酸化用マスクとなる窒化膜(SiN膜)132を形成する。ここでは、例えば、周知のホトリソグラフィ法及びエッチング法を用いて、この窒化膜132を、厚さが約100Åとなるように、形成する。
この窒化膜132は、後の工程で、シリコン薄膜130を酸化する際に、酸化されない領域(以下、「非酸化領域」と称する)と酸化される領域(以下、「酸化領域」と称する)とを区画化するための耐酸化用マスクとなる。耐酸化用マスクが形成されているシリコン薄膜130の領域は、この後の工程で、酸化されずに、非酸化領域となる。他方、耐酸化用マスクが形成されていないシリコン薄膜130の領域は、この後の工程で、酸化されて、酸化領域となる。
(3)酸化領域及び非酸化領域形成工程
次に、この実施の形態例では、シリコン薄膜130内に、酸化領域130d、130e、130g、及び130h、並びに非酸化領域130iを形成して、図6(A)に示す構造体を得る。
次に、この実施の形態例では、シリコン薄膜130内に、酸化領域130d、130e、130g、及び130h、並びに非酸化領域130iを形成して、図6(A)に示す構造体を得る。
そのために、シリコン薄膜130を酸化する。
このとき、窒化膜132が形成されていないシリコン薄膜130の領域130d、130e、130g、及び130hは、酸化されて、酸化領域(SiO2)となる。これら酸化領域130d、130e、130g、及び130hは、成分がSiからSiO2に変わるため、図6(A)に示すように、厚さが図5(B)に示す状態よりも厚くなる。以下、これら酸化領域130d、130e、130g、及び130hを、「フィールド領域」とも称する。
また、このとき、窒化膜132が形成されているシリコン薄膜130の領域130iは、酸化されずに、非酸化領域(Si)として残存する。以下、この非酸化領域130iを、「残存シリコン薄膜」とも称する。この非酸化領域130iは、後の工程で、不純物がイオン注入され、さらに、アニール処理されて、不純物の拡散領域となる。
(4)耐酸化用マスク除去工程
次に、この実施の形態例では、シリコン薄膜130の上面130sから耐酸化用マスク(ここでは、窒化膜132)を除去して、図6(B)に示す構造体を得る。
次に、この実施の形態例では、シリコン薄膜130の上面130sから耐酸化用マスク(ここでは、窒化膜132)を除去して、図6(B)に示す構造体を得る。
(5)ゲート酸化膜形成工程
次に、この実施の形態例では、シリコン薄膜130の上面130sに、ゲート酸化膜150を形成して、図7(A)に示す構造体を得る。
次に、この実施の形態例では、シリコン薄膜130の上面130sに、ゲート酸化膜150を形成して、図7(A)に示す構造体を得る。
そのために、露出しているシリコン薄膜130の非酸化領域130i、すなわち、残存シリコン薄膜130i全体を覆うように、任意好適な方法を用いて、シリコン薄膜130の上面130sに、ゲート酸化膜となる第2酸化膜(SiO2膜)150を形成する。ここでは、例えば、周知のCVD法及びCMP法を用いて、この第2酸化膜150を、厚さが約25Åとなるように、形成する。
この第2酸化膜150は、後の工程で、ゲート電極の下部領域だけを残して除去される。
(6)しきい値調整用の不純物のイオン注入工程
次に、この実施の形態例では、残存シリコン薄膜130i全体に、ゲート電極のしきい値調整用の第2導電型の不純物をイオン注入して、図7(B)に示す構造体を得る。
次に、この実施の形態例では、残存シリコン薄膜130i全体に、ゲート電極のしきい値調整用の第2導電型の不純物をイオン注入して、図7(B)に示す構造体を得る。
このイオン注入に当たり、MOSバラクタVaaをN型とする場合は、例えば、不純物をP+とし、ドーズ量を1E12〜3E12cm−2として、不純物(P+)を残存シリコン薄膜130i全体にイオン注入する。
次に、アニール処理を行って注入イオンを拡散させる。これにより、残存シリコン薄膜130iは、不純物(P+)が拡散して、P−拡散領域130cとなる。これにより、図7(B)に示す構造体を得る。
なお、MOSバラクタVaaをP型とする場合は、第2導電型の不純物(P+)の代わりに第1導電型の不純物(例えばBF2 +)をイオン注入する以外は、N型の場合と同様であるので、その詳細な説明は省略する。
(7)ゲート電極形成工程
次に、この実施の形態例では、第2酸化膜150の上面150s及びフィールド領域130gの上面130gsに、ゲート電極となるポリシリコン160を形成して、図8(A)に示す構造体を得る。
次に、この実施の形態例では、第2酸化膜150の上面150s及びフィールド領域130gの上面130gsに、ゲート電極となるポリシリコン160を形成して、図8(A)に示す構造体を得る。
そのために、残存シリコン薄膜130iの中の、図9(B)に示すボディ領域BDとなる領域bd(ただし、図8(B)に示すサイドウォール170の下部領域及び図9(B)に示す領域130fを含まず)を覆うように、任意好適な方法を用いて、第2酸化膜150の上面150s及びフィールド領域130gの上面130gsに、ポリシリコン160を形成する。ここでは、例えば、周知のホトリソグラフィ法及びエッチング法を用いて、このポリシリコン160を、厚さが約1000Åとなるように、形成する。
このポリシリコン160は、ゲート長とゲート幅とをもったストライブ状の形態をしている。ポリシリコン160のゲート長方向の一端と他端は、ポリシリコン160が残存シリコン薄膜130iの中のボディ領域BDとなる領域bd全体を覆うように、位置決めされている。また、ポリシリコン160のゲート幅方向の一端と他端は、ポリシリコン160がフィールド領域130gの中途から第2酸化膜150の中途までを覆うように、位置決めされている。なお、ポリシリコン160のゲート幅方向の他端は、ボディ端子領域tbdを形成するためのスペース(空き領域)を確保するために、フィールド領域130hから離間して位置決めされている。ポリシリコン160は、フィールド領域130gを覆う領域162aが、ゲート電極とゲート端子Gとを導通するための引き出し部となる。また、ポリシリコン160は、第2酸化膜150を覆う領域162bが、ゲート電極となる。
(8)サイドウォール形成工程
次に、この実施の形態例では、ポリシリコン160の側方にサイドウォール170を形成して、図8(B)に示す構造体を得る。
次に、この実施の形態例では、ポリシリコン160の側方にサイドウォール170を形成して、図8(B)に示す構造体を得る。
そのために、ポリシリコン160の側方に、任意好適な方法を用いて、サイドウォール170を形成する。ここでは、例えば、周知のCVD法及びエッチング法を用いて、窒化膜(SiN膜)または酸化膜(SiO2膜)によって、このサイドウォール170を、形成する。
なお、サイドウォール170を形成する目的は、第1に、後の工程で、不純物をイオン注入する際に、耐イオン注入用マスクとして機能させて、不純物がゲート電極(ここでは、ポリシリコン160の領域162b)に侵入するのを防止するためであり、第2に、後の工程で、サリサイドを形成する際に、ゲート電極がソース電極やドレイン電極と短絡するのを防止するためである。
(9)酸化膜除去工程
次に、この実施の形態例では、残存シリコン薄膜130iの上面130sから露出している第2酸化膜150を除去して、図9(A)に示す構造体を得る。
次に、この実施の形態例では、残存シリコン薄膜130iの上面130sから露出している第2酸化膜150を除去して、図9(A)に示す構造体を得る。
(10)主電極形成用の不純物及びボディ端子形成用の不純物のイオン注入工程
次に、この実施の形態例では、残存シリコン薄膜130iの中のソース電極及びドレイン電極となる領域130aと130bに、主電極形成用の第1導電型の不純物をイオン注入し、さらに、残存シリコン薄膜130iの中のボディ端子領域tbdとなる領域130fに、ボディ端子形成用の第2導電型の不純物をイオン注入して、図9(B)に示す構造体を得る。
次に、この実施の形態例では、残存シリコン薄膜130iの中のソース電極及びドレイン電極となる領域130aと130bに、主電極形成用の第1導電型の不純物をイオン注入し、さらに、残存シリコン薄膜130iの中のボディ端子領域tbdとなる領域130fに、ボディ端子形成用の第2導電型の不純物をイオン注入して、図9(B)に示す構造体を得る。
このイオン注入に当たり、MOSバラクタVaaがN型である場合は、まず、残存シリコン薄膜130iの中のボディ領域BDとなる領域bdを覆うように、ポリシリコン160の上面160sに、図示しない耐イオン注入用マスク(例えば、窒化膜(SiN膜))を形成する。ここでは、例えば、周知のホトリソグラフィ法及びエッチング法を用いて、窒化膜を、厚さが約100Åとなるように、形成する。
次に、図示せぬN+マスクを、N+マスクの開口部(すなわち、図4(A)に一点破線で示した四角枠の内側の領域)Nmskが残存シリコン薄膜130iの中のソース電極及びドレイン電極となる領域130aと130bに対向するように、SOI140の上側に設置し、N+マスクの開口部Nmskを介して、主電極形成用の第1導電型の不純物を残存シリコン薄膜130iにイオン注入する。ここでは、例えば、不純物をBF2 +とし、ドーズ量を1E15〜5E15cm−2として、不純物(BF2 +)を注入する。このとき、不純物(BF2 +)は、残存シリコン薄膜130iの中の、ボディ領域BDとなる領域bd及びサイドウォール170の下部領域が耐イオン注入用マスク(すなわち、ポリシリコン160の上面160sの上の窒化膜及びサイドウォール170)によって覆われているため、残存シリコン薄膜130iの中のソース電極及びドレイン電極となる領域130aと130bにのみ、イオン注入される。
次に、図示せぬP+マスクを、P+マスクの開口部(すなわち、図4(A)に一点破線で示した四角枠の内側の領域)Pmskが残存シリコン薄膜130iの中のボディ端子領域tbdとなる領域130fに対向するように、SOI140の上側に設置し、P+マスクの開口部Pmskを介して、ボディ端子形成用の第2導電型の不純物を残存シリコン薄膜130iにイオン注入する。ここでは、例えば、不純物をP+とし、ドーズ量を1E15〜5E15cm−2として、不純物(P+)を注入する。このとき、不純物(P+)は、残存シリコン薄膜130iの中の領域130f以外の領域がP+マスクによって覆われているため、残存シリコン薄膜130iの中のボディ端子領域tbdとなる領域130fにのみ、イオン注入される。なお、このボディ端子形成用の第2導電型の不純物のイオン注入、すなわち、領域130fへのイオン注入は、主電極形成用の第1導電型の不純物のイオン注入、すなわち、領域130aと130bへのイオン注入の前に行ってもよい。
次に、アニール処理を行って注入イオンを拡散させる。これにより、領域130a、130bは、第1導電型の不純物(BF2 +)が拡散して、N+拡散領域となり、領域130fは、第2導電型の不純物(P+)が拡散して、P+拡散領域となる。
次に、ポリシリコン160の上面160sから耐イオン注入用マスクを除去する。これにより、図9(B)に示す構造体を得る。
なお、MOSバラクタVaaがP型である場合は、第1導電型の不純物(例えばBF2 +)の代わりに第2導電型の不純物(例えばP+)をイオン注入するとともに、第2導電型の不純物(例えばP+)の代わりに第1導電型の不純物(例えばBF2 +)をイオン注入する以外は、N型の場合と同様であるので、その詳細な説明は省略する。
(11)サリサイド形成工程
次に、この実施の形態例では、残存シリコン薄膜130i及びポリシリコン160の表面側の領域に、サリサイド130aa、130ba、130fa、及び160aを形成して、図10(A)に示す構造体を得る。
次に、この実施の形態例では、残存シリコン薄膜130i及びポリシリコン160の表面側の領域に、サリサイド130aa、130ba、130fa、及び160aを形成して、図10(A)に示す構造体を得る。
そのために、まず、露出している残存シリコン薄膜130i及びポリシリコン160を覆うように、残存シリコン薄膜130iの上面130s及びポリシリコン160の上面160sに、コバルト(Co)を配置し、さらに熱処理を行う。このとき、シリコンとコバルトが熱反応して、サリサイド130aa、130ba、130fa、及び160aを形成する。
次に、周知のホトリソグラフィ法及びエッチング法を用いて、残存シリコン薄膜130i及びポリシリコン160を選択的にエッチングして、残存シリコン薄膜130iの上面130s及びポリシリコン160の上面160sから、シリコンと反応しなかったコバルトを除去する。
なお、サリサイド130aa、130ba、130fa、及び160aを形成する目的は、残存シリコン薄膜130iの領域130a、130b、130f、及びポリシリコン160を、それぞれ、ソース電極、ドレイン電極、ボディ端子領域tbd、ゲート電極として利用するために、その表面側の領域を低抵抗化させるためである。
(12)絶縁膜形成工程
次に、この実施の形態例では、残存シリコン薄膜130iの上面130s及びポリシリコン160の上面160sに、絶縁膜(SiO2)172を形成して、図10(B)に示す構造体を得る。
次に、この実施の形態例では、残存シリコン薄膜130iの上面130s及びポリシリコン160の上面160sに、絶縁膜(SiO2)172を形成して、図10(B)に示す構造体を得る。
そのために、露出している残存シリコン薄膜130i及びポリシリコン160全体を覆うように、任意好適な方法を用いて、残存シリコン薄膜130iの上面130s及びポリシリコン160の上面160sに、絶縁膜(SiO2)172を形成する。ここでは、例えば、周知のCVD法及びCMP法を用いて、この絶縁膜172を、厚さが約1000Åとなるように、形成する。
(13)コンタクトホール形成工程
次に、この実施の形態例では、絶縁膜172の中に、コンタクトホール174a〜174dを形成して、図11(A)に示す構造体を得る。
次に、この実施の形態例では、絶縁膜172の中に、コンタクトホール174a〜174dを形成して、図11(A)に示す構造体を得る。
そのために、周知のホトリソグラフィ法及びエッチング法を用いて、絶縁膜172を選択的にエッチングして、絶縁膜172の中に、残存シリコン薄膜130iの領域130aと130bと130f並びにポリシリコン160の引き出し部162aに達するコンタクトホール174a〜174dを形成する。
(14)コンタクト及びメタル端子形成工程
次に、この実施の形態例では、各コンタクトホール174a〜174dの中にコンタクト180a〜180dを形成し、さらに、各コンタクト180a〜180dの上にメタル端子190a〜190dを形成して、図11(B)に示す構造体を得る。
次に、この実施の形態例では、各コンタクトホール174a〜174dの中にコンタクト180a〜180dを形成し、さらに、各コンタクト180a〜180dの上にメタル端子190a〜190dを形成して、図11(B)に示す構造体を得る。
そのために、まず、任意好適な方法を用いて、各コンタクトホール174a〜174dの中にコンタクト180a〜180dを形成する。ここでは、例えば、周知のCVD法及びCMP法を用いて、各コンタクトホール174a〜174dの中に、タングステン(W)によって、コンタクト180a〜180dを、形成する。
次に、任意好適な方法を用いて、各コンタクト180a〜180dの上にメタル端子190a〜190dを形成する。ここでは、例えば、周知のホトリソグラフィ法及びエッチング法を用いて、各コンタクト180a〜180dの上に、アルミニュウム(Al)系の金属によって、メタル端子190a〜190dを、形成する。
以上により、ボディ端子付バラクタVaaは、製造される。
<VCOの発振周波数範囲>
従来例のVCO45は、電圧容量特性が固定されたバラクタC1及びC2を用いている。そのため、VCO45は、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合に、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、ゲート制御電圧Vc1の範囲を精度良くかつ容易に調整することができなかった(図22の矢印A1と矢印A3参照)。
従来例のVCO45は、電圧容量特性が固定されたバラクタC1及びC2を用いている。そのため、VCO45は、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合に、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、ゲート制御電圧Vc1の範囲を精度良くかつ容易に調整することができなかった(図22の矢印A1と矢印A3参照)。
これに対して、この実施の形態例に係るVCO45aは、従来例のバラクタC1及びC2の代わりに、電圧容量特性を遷移制御することができるボディ端子付バラクタC1a及びC2aを用いている。そのため、VCO45aは、ボディ端子付バラクタC1a及びC2aの電圧容量特性を遷移制御することにより、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合でも、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、ゲート制御電圧、すなわち、メイン容量制御電圧Vc1の範囲を精度良くかつ容易に調整することができる。
以下、図12を参照して、VCO45aの発振周波数範囲につき説明する。なお、図12は、この発明の実施の形態例に係るVCOの電圧発振周波数特性を示すグラフ図である。図12は、図22に示す従来例と同様に、ノードN1及びN2における直流電圧を0.3Vとし、第1及び第2インダクタL1及びL2のインダクタンスの総和を2.28nHとし、第1及び第2トランジスタM1及びM2の寄生容量の総和を1.5pFとする場合の、VCO45aの電圧発振周波数特性を曲線で示している。なお、図12中、横軸は、メイン容量制御電圧Vc1(V)を示し、縦軸は、VCO45aの発振周波数freg(Hz)を示している。また、点線は、遷移制御される前のVCO45aの電圧発振周波数特性曲線を示し、実線は、遷移制御された後のVCO45aの電圧発振周波数特性曲線を示している。なお、遷移制御される前の電圧容量特性、すなわち、点線の電圧容量特性曲線は、従来例のVCOの電圧発振周波数特性曲線(図22参照)と同じである。また、図12中、矢印A1は、アプリケーション仕様周波数範囲を示しており、矢印A2は、VCO45aのバラクタC1a及びC2aに印加するメイン容量制御電圧Vc1(すなわち、LPF40から出力された信号SLPF)の範囲を示しており、矢印A3は、遷移制御される前のVCO45aの発振周波数範囲を示しており、及び矢印A4は、遷移制御された後のVCO45aの発振周波数範囲を示している。
図12に示す例では、アプリケーション仕様周波数範囲は、中心値を2.45GHzとする、2.40GHz〜2.50GHzの範囲に定められている(図12の矢印A1参照)。これに対して、VCO45aの発振周波数範囲は、メイン容量制御電圧Vc1の範囲を0.1V〜0.9Vとする場合に、ボディ端子付バラクタC1aとC2aが遷移制御される前では2.46GHz〜2.55GHzとなり、また、ボディ端子付バラクタC1a及びC2aが遷移制御された後では2.36GHz〜2.52GHzとなっている(図12のA2、A3及びA4参照)。したがって、図22に示す例では、VCO45は、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた状態となっている(図22の矢印A1とA3参照)。
図12に示す例では、VCO45aの電圧発振周波数特性曲線は、ボディ端子付バラクタC1a及びC2aが遷移制御されることにより、曲線の形を崩さずに、右斜め下方向に平行に移動している。すなわち、図12に示す例では、メイン容量制御電圧Vc1が正方向に+0.3Vシフトし、かつ、発振周波数freqが正方向に−0.03GHzシフトして、電圧発振周波数特性曲線が、全体的に下降していることが判る。
このようなVCO45aは、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合でも、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、メイン容量制御電圧Vc1の範囲、すなわち、発振周波数範囲を、精度良くかつ容易に調整することができる。
<VCOの変形例>
上述したVCO45aは、例えば、図13に示すVCO46aのように、変形することができる。
上述したVCO45aは、例えば、図13に示すVCO46aのように、変形することができる。
以下に、図13を参照して、VCOの変形例につき説明する。なお、図13は、この発明の実施の形態の変形例に係るVCOの構成を示す回路構成図である。
図13に示す例では、VCO46aは、図1に示したVCO45aと同様の構成をしている。ただし、VCO46aは、第3及び第4ボディ端子付MOSバラクタ(以下、単に「ボディ端子付バラクタ」と称する)C3a及びC4aを備える第6配線ラインl6を有している点で、VCO45aと異なっている。これら第3及び第4ボディ端子付バラクタC3a及びC4aは、第1及び第2ボディ端子付バラクタC1a及びC2aと同様に、バラクタVaaによって構成されている。第3ボディ端子付バラクタC3aと第4ボディ端子付バラクタC4aの制御電極(ここでは、ゲート電極とする)は、それぞれ、ゲート制御電圧Vc2(以下、「第2メイン容量制御電圧Vc2」と称する)を印加するためのゲート制御電圧端子TVc2(以下、「第2メイン容量制御電圧端子TVc2」と称する)に共通に接続されている。また、第3ボディ端子付バラクタC3aの第1主電極(ここでは、ソース電極とする)と第2主電極(ここでは、ドレイン電極とする)は、第3ボディ端子付バラクタC3aの共通接続部(以下、「第3共通接続部sd3」と称する)で互いに接続されている。また、第4ボディ端子付バラクタC4aの第1主電極と第2主電極は、第4ボディ端子付バラクタC4aの共通接続部(以下、「第4共通接続部sd4」と称する)で互いに接続されている。
第3及び第4ボディ端子付バラクタC3a及びC4aは、ボディ端子Tbdを介して印加される容量遷移制御電圧Vcs2によって、互いに、独立して制御することができる。ただし、第3及び第4ボディ端子付バラクタC3a及びC4aは、第1及び第2ボディ端子付バラクタC1a及びC2aと同様に、互いの動作が相対的な関係となるように、それぞれの電圧容量特性が同時に遷移制御されることが好ましい。そこで、図13に示す例では、第3及び第4ボディ端子付バラクタC3a及びC4aは、それぞれ、ボディ端子Tbdが一つだけ設けられていて、それぞれのボディ端子Tbdが同じ容量遷移制御電圧端子(以下、「第2容量遷移制御電圧端子TVcs2」と称する)に共通に接続されている。この第2容量遷移制御電圧端子TVcs2は、外部回路からVCO46aに、第3及び第4ボディ端子付バラクタC3a及びC4a用の容量遷移制御電圧Vcs(以下、「第2容量遷移制御電圧Vcs2」と称する)を入力するための端子である。これにより、第3及び第4ボディ端子付バラクタC3a及びC4aは、第2容量遷移制御電圧Vcs2が同時にそれぞれのボディ端子Tbdに印加される。その結果、第3及び第4ボディ端子付バラクタC3a及びC4aは、それぞれの電圧容量特性が同時に遷移制御される。
第6配線ラインl6は、一端がノードN1と第1トランジスタM1との間のノードN4で第1配線ラインl1に接続され、他端がノードN2と第2トランジスタM2との間のノードN5で第2配線ラインl2に接続されている。
また、第6配線ラインl6は、第3ボディ端子付バラクタC3aと第4ボディ端子付バラクタC4aとの間のノードN6で第2メイン容量制御電圧端子TVc2に接続されている。この第2メイン容量制御電圧端子TVc2は、第2メイン容量制御電圧Vc2を、第3ボディ端子付バラクタC3aのゲート電極と第4ボディ端子付バラクタC4aのゲート電極に印加するための端子である。なお、第2メイン容量制御電圧Vc2は、第1メイン容量制御電圧Vc1と同様に、バラクタの電圧容量特性を制御するための信号である。第2メイン容量制御電圧Vc2は、電源電圧レベルまたはグランドレベルのいずれかの信号である。第3及び第4ボディ端子付バラクタC3a及びC4aは、それぞれ、この第2メイン容量制御電圧Vc2がゲート電極に印加されることにより、容量が変化する。以下、第1メイン容量制御電圧Vc1と第2メイン容量制御電圧Vc2とを総称する場合は、「メイン容量制御電圧Vc」と称する。
変形例に係るVCO46aは、電流源Esで発生した電流が、カレントミラー型に組まれた第3及び第4トランジスタM3及びM4を経由して、LC共振回路LC2に流れ込み、さらに、クロスカップル型に組まれた第1及び第2トランジスタM1及びM2に流れ込む。このとき、第1及び第2トランジスタM1及びM2は、交互に、ON/OFF動作を繰り返す。これにより、VCO46aは、ノードN1とノードN2との間及びノードN4とノードN5との間で差動する。これにより、VCO46aは、ノードN1とN2とN4とN5のそれぞれで異なる波形のVCO出力信号を得る。
第1〜第4ボディ端子付バラクタC1a〜C4aは、それぞれ、負電圧の容量遷移制御電圧Vcsがボディ端子Tbdに印加されることにより、図14に示すように、電圧容量特性が遷移する。なお、図14は、バラクタの電圧容量特性を示すグラフ図である。図14中、横軸は、メイン容量制御電圧Vc1(V)を示し、縦軸は、バラクタの可変容量C(F)を示している。また、白塗りの四角が付された点線は、従来例のバラクタVaに0Vのメイン容量制御電圧Vcを印加する場合の電圧容量特性曲線を示し、黒塗りの四角が付された点線は、従来例のバラクタVaに1Vのメイン容量制御電圧Vcを印加する場合の電圧容量特性曲線を示している。また、白塗りの円が付された実線は、この発明に係るボディ端子付バラクタVaaに、負電圧の容量遷移制御電圧Vcsをボディ端子に印加し、かつ、0Vのメイン容量制御電圧Vcを印加する場合の電圧容量特性曲線を示し、黒塗りの円が付された実線は、この発明に係るボディ端子付バラクタVaaに、負電圧の容量遷移制御電圧Vcsをボディ端子に印加し、かつ、1Vのメイン容量制御電圧Vcを印加する場合の電圧容量特性曲線を示している。
VCO46aは、負電圧の容量遷移制御電圧Vcsが第1〜第4ボディ端子付バラクタC1a〜C4aのボディ端子Tbdに印加されることにより、図15に示すように、電圧発振周波数特性が遷移する。なお、図15は、VCOの電圧発振周波数特性を示すグラフ図である。図15は、ノードN1とN2における直流電圧を0.3Vとし、第1及び第2インダクタL1及びL2のインダクタンスの総和を2.28nHとし、第1及び第2トランジスタM1及びM2の寄生容量の総和を1.5pFとする場合の、VCO45aの電圧発振周波数特性を曲線で示している。なお、図15中、横軸は、メイン容量制御電圧Vc1を示し、縦軸は、VCO45aの発振周波数を示している。また、白塗りの四角が付された点線は、第1〜第4ボディ端子付バラクタC1a〜C4aの代わりに従来例に係るバラクタVaを用い、バラクタVaのゲート電極に0Vのメイン容量制御電圧Vcを印加する場合の電圧発振周波数特性曲線を示している。また、黒塗りの四角が付された点線は、第1〜第4ボディ端子付バラクタC1a〜C4aの代わりに従来例に係るバラクタVaを用い、バラクタVaのゲート電極に1Vのメイン容量制御電圧Vcを印加する場合の電圧容量特性曲線を示している。また、白塗りの円が付された実線は、第1〜第4ボディ端子付バラクタC1a〜C4aとしてこの発明に係るボディ端子付バラクタVaaを用い、バラクタVaaのボディ端子Tbdに負電圧の容量遷移制御電圧Vcsを印加するとともに、バラクタVaaのゲート電極に0Vのメイン容量制御電圧Vcを印加する場合の電圧容量特性曲線を示している。また、黒塗りの円が付された実線は、第1〜第4ボディ端子付バラクタC1a〜C4aとしてこの発明に係るボディ端子付バラクタVaaを用い、バラクタVaaのボディ端子Tbdに負電圧の容量遷移制御電圧Vcsを印加するとともに、バラクタVaaのゲート電極に1Vのメイン容量制御電圧Vcを印加する場合の電圧容量特性曲線を示している。
図15に示すように、VCO46aは、第1〜第4ボディ端子付バラクタC1a〜C4aの代わりに従来例に係るバラクタVaを用いた場合に、メイン容量制御電圧Vcの変化範囲(例えば、0.1V〜0.9V)に対する発振周波数の変化範囲が狭い。これに対して、VCO46aは、第1〜第4ボディ端子付バラクタC1a〜C4aとしてこの発明に係るボディ端子付バラクタVaaを用いた場合に、負電圧の容量遷移制御電圧Vcsを容量遷移制御電圧端子TVcs1に印加することにより、発振周波数特性が遷移する。そのため、VCO46aは、第1〜第4ボディ端子付バラクタC1a〜C4aとしてこの発明に係るボディ端子付バラクタVaaを用いることにより、第1〜第4ボディ端子付バラクタC1a〜C4aの代わりに従来例に係るバラクタVaを用いる場合よりも、メイン容量制御電圧Vcの変化範囲に対する発振周波数の可変範囲を広げることができ、その結果、発振周波数範囲を精度良くかつ容易に調整することができる。
このようなVCO46aは、設定された発振周波数範囲がアプリケーション仕様周波数範囲からずれた場合でも、発振周波数範囲がアプリケーション仕様周波数範囲をカバーするように、メイン容量制御電圧Vcの範囲、すなわち、発振周波数範囲を、精度良くかつ容易に調整することができる。
<PLL回路の構成>
以下、図16を参照して、この発明に係るVCOを用いたPLL回路の構成につき説明する。なお、図16は、この発明に係るVCOを用いたPLL回路の構成を示す図である。
以下、図16を参照して、この発明に係るVCOを用いたPLL回路の構成につき説明する。なお、図16は、この発明に係るVCOを用いたPLL回路の構成を示す図である。
図16に示す例では、PLL回路10aは、水晶発振器15と基準分周器20と比較分周器25と位相比較器30とチャージポンプ35とLPF40とVCO45aとを有している。なお、ここでは、PLL回路10aはVCO45aを用いているものとして説明するが、VCO45aの代わりにVCO46aを用いてもよい。
図16に示すPLL回路10aは、図17に示すPLL回路10と比べると、位相比較器30とLPF40との間にチャージポンプ35を有しており、また、VCO45と位相比較器30との間に比較分周器25を有している。そして、PLL回路10aの位相比較器30は、比較器出力信号として、パルス信号ΦRとΦPをチャージポンプ35に出力し、また、PLL回路10aのLPF40は、LPF出力信号として、信号SLPFをVCO45aに出力し、さらに、PLL回路10aのVCO45は、VCO出力信号として、信号fvcoを比較分周器25に出力する構成となっている。
水晶発振器15と基準分周器20と比較分周器25は、直列に結合されている。また、比較分周器25と位相比較器30とチャージポンプ35とLPF40とVCO45aは、ループ状に結合されている。
水晶発振器15は、固有周波数の基準クロック信号CLKを生成する手段である。
水晶発振器15は、内部に水晶振動子(図示せず)を備えており、この水晶振動子を発振させることにより、固有周波数の基準クロック信号CLKを生成する。水晶発振器15は、生成した基準クロック信号CLKを基準分周器20に出力する。
基準分周器20は、水晶発振器15の出力信号(ここでは、基準クロック信号CLK)を分周する手段である。
基準分周器20は、水晶発振器15から基準クロック信号CLKを入力する。これに応答して、基準分周器20は、その基準クロック信号CLKを分周して、外部から設定された周波数の基準信号frを生成する。基準分周器20は、生成した基準信号frを位相比較器30に出力する。
比較分周器25は、VCO45aの出力信号(ここでは信号fvco)を分周する手段である。
比較分周器25は、VCO45aから信号fvcoを入力する。これに応答して、比較分周器25は、その信号fvcoを分周して、外部から設定された周波数の比較信号fpを生成する。比較分周器25は、生成した比較信号fpを位相比較器30に出力する。
なお、図16に示す例では、比較分周器25は、デュアルモジュラスプリスケーラ(以下、単に「プリスケーラ」と称する)50とプログラマブルカウンタ55とスワローカウンタ60とで構成されている。
プリスケーラ50は、VCO45aの出力信号(ここでは、信号fvco)を、動作モードに応じた分周比で分周する手段である。なお、ここでは、プリスケーラ50は、L(ロー)レベルとH(ハイ)レベルの2つの論理レベルの動作モードを持ち、かつ、スワローカウンタ60がカウント動作を実行している間は、Lレベルの動作モードで動作し、スワローカウンタ60がカウント動作を停止している間は、Hレベルの動作モードで動作するものとする。また、プリスケーラ50の動作モードは、初期動作時において、Lレベルとなっているものとする。
プリスケーラ50は、VCO45aから信号fvcoを入力する。これに応答して、プリスケーラ50は、その信号fvcoを動作モードに応じた分周比で分周して、信号fprを生成する。なお、図16に示す例では、プリスケーラ50は、分周比として、2つの値「P」と「(P+1)」が外部から予め設定されている(ただし、Pは、整数である)。プリスケーラ50は、生成した信号fprをプログラマブルカウンタ55とスワローカウンタ60に出力する。
なお、プリスケーラ50の動作モードは、前述の通り、初期動作時において、Lレベルとなっている。Lレベルの動作モードでは、プリスケーラ50は、分周比として「(P+1)」を用いて、信号fvcoを分周する。
このプリスケーラ50の動作モードは、プリスケーラ50がスワローカウンタ60の出力信号(ここでは、信号fsw)を制御信号として入力することによって、LレベルからHレベルに切り替わる。Hレベルの動作モードでは、プリスケーラ50は、分周比として「P」を用いて、信号fvcoを分周する。
このプリスケーラ50の動作は、スワローカウンタ60から信号fswが出力されなくなると、HレベルからLレベルに切り替わる。この場合、プリスケーラ50の動作は、スワローカウンタ60から信号fswが再度出力されると、再びLレベルからHレベルに切り替わる。
プログラマブルカウンタ55は、プリスケーラ50の出力信号(ここでは、信号fpr)を、予め定められた分周比で分周する手段である。
プログラマブルカウンタ55は、プリスケーラ50から信号fprを入力する。これに応答して、プログラマブルカウンタ55は、その信号fprを予め定められた分周比で分周して、比較信号fpを生成する。なお、図16に示す例では、プログラマブルカウンタ55は、分周比として、「N」が外部から予め設定されている(ただし、Nは、整数である)。プログラマブルカウンタ55は、生成した比較信号fpを位相比較器30に出力する。
このプログラマブルカウンタ55は、比較信号fpのパルスの立ち上がりエッジの数(以下、単に「パルス数」と称する)を「0」〜「N」まで繰り返しカウントする機能を有する。プログラマブルカウンタ55は、比較信号fpのパルス数のカウント値が「N」に達した場合に、比較信号fpをスワローカウンタ60に出力する。スワローカウンタ60は、この比較信号fpを起動信号として入力し、この比較信号fpに応答して起動する。なお、プログラマブルカウンタ55は、比較信号fpをスワローカウンタ60に出力すると、これに応答して、比較信号fpのパルス数のカウント値を「0」に初期化して、再度カウント動作を開始する。
スワローカウンタ60は、プリスケーラ50の動作モードを切り替える手段である。
スワローカウンタ60は、プログラムカウンタ55から比較信号fpを入力するとともに、プリスケーラ50から信号fprを入力する。スワローカウンタ60は、プログラムカウンタ55から比較信号fpを入力すると、これに応答して起動し、分周動作を開始する。なお、図16に示す例では、スワローカウンタ60は、分周比として、「A」が外部から予め設定されている(ただし、Aは、整数である)。したがって、スワローカウンタ60は、プログラムカウンタ55から比較信号fpを入力すると、これに応答して、プリスケーラ50の出力信号である信号fprを分周比Aで分周する。これにより、スワローカウンタ60は、分周信号fswを生成する。
このスワローカウンタ60は、分周信号fswのパルス数を「0」〜「A」まで繰り返しカウントする機能を有する。スワローカウンタ60は、分周信号fswのパルス数のカウント値が「A」に達した場合に、信号fswをプリスケーラ50に出力する。この信号fswは、値がHレベルになっている。プリスケーラ50は、この信号fswを動作モードの制御信号として入力し、この信号fswに応答して動作モードをLレベルからHレベルに切り替える。なお、スワローカウンタ60は、信号fswをプリスケーラ50に出力すると、これに応答して、分周信号fswのパルス数のカウンタ値を「0」に初期化して、カウント動作を停止する。そして、スワローカウンタ60は、プログラマブルカウンタ55から比較信号fpがスワローカウンタ60に出力されると、再び起動して、分周信号fswの生成及び分周信号fswのパルス数のカウント動作を開始する。
なお、スワローカウンタ60は、カウント動作を停止している間は、信号fswをプリスケーラ50に出力し続ける。これにより、スワローカウンタ60は、プリスケーラ50の動作モードをHレベルに維持する。また、スワローカウンタ60は、カウント動作を実行している間は、プリスケーラ50への信号fswの出力を停止するか、または、信号fswの値をHレベルからLレベルに変更してプリスケーラ50に出力する。これにより、スワローカウンタ60は、プリスケーラ50の動作モードをHレベルからLレベルに切り替える。
位相比較器30は、基準分周器20の出力信号(ここでは、基準信号fr)と、比較分周器25の出力信号(ここでは、比較信号fp)とを比較する手段である。
位相比較器30は、基準分周器20から基準信号frを入力するとともに、比較分周器25から比較信号fpを入力する。これに応答して、位相比較器30は、これら基準信号frと比較信号fpとを比較して、基準信号frと比較信号fpとの周波数差及び位相差に応じたパルス信号ΦRとΦPを生成する。位相比較器30は、生成したパルス信号ΦRとΦPをチャージポンプ35に出力する。
チャージポンプ35は、位相比較器30の出力信号(ここでは、パルス信号ΦRとΦP)に基づいて、パルス信号ΦRとΦPのパルス成分を直流成分に含む信号SCPを生成する手段である。
チャージポンプ35は、位相比較器30からパルス信号ΦRとΦPを入力する。これに応答して、チャージポンプ35は、これらパルス信号ΦRとΦPに基づいて、パルス信号ΦRとΦPの周波数変動にともなって直流成分が昇降するように、信号SCPを生成する。チャージポンプ35は、生成した信号SCPをLPF40に出力する。
LPF40は、チャージポンプ35の出力信号(ここでは、信号SCP)に基づいて、信号SCPの高周波成分を除去した信号SLPFを生成する手段である。
LPF40は、チャージポンプ35から信号SCPを入力する。これに応答して、LPF40は、その信号SCPを平滑し、さらに、高周波成分を除去して、信号SLPFを生成する。LPF40は、生成した信号SLPFをVCO45aに出力する。
VCO45aは、LPF40の出力信号(ここでは、信号SLPF)に基づいて、信号SLPFの電圧値に応じた周波数の信号fvcoを生成する手段である。
VCO45aは、LPF40から信号SLPFを入力する。これに応答して、VCO45aは、その信号SLPFに基づいて、信号SLPFの電圧値に応じた周波数の信号fvcoを生成する。VCO45aは、生成した信号fvcoを外部回路に出力するとともに、比較分周器25に出力する。なお、図16に示す例では、VCO45aは、1本の配線ラインによって、信号fvcoを比較分周器25に直接出力するように描かれている。しかしながら、実際には、VCO45aは、複数のノード(ここでは、ノードN1とN2)のそれぞれで得られる信号fvcoを、複数(ここでは、2本)の配線ラインによって、バッファー回路(図示せず)に一旦出力し、バファー回路で信号fvcoのそれぞれを増幅させてから、比較分周器25に出力する。なお、VCO45aの代わりにVCO46aを用いる場合では、VCO46aは、ノードN1とN2とN4とN5のそれぞれで得られる信号fvcoを、4本の配線ラインによって、バッファー回路(図示せず)に一旦出力し、バファー回路で信号fvcoのそれぞれを増幅させてから、比較分周器25に出力する構成となる。
このようなPLL回路10aは、位相比較器30に入力される基準信号frと比較信号fpの周波数及び位相が一致する場合に、ロック状態となる。すなわち、PLL回路10aは、外部から設定された周波数に一致する信号fvcoを生成する状態となり、その状態でロックされる。
また、PLL回路10aは、位相比較器30に入力される基準信号frと比較信号fpの周波数及び位相が一致していない場合に、アンロック状態となる。すなわち、PLL回路10aは、外部から設定された周波数に一致しない信号fvcoを生成する状態となる。
なお、アンロック状態のPLL回路10aは、以下のように動作することにより、信号fvcoの周波数が徐々に外部から設定された周波数に収束してゆく。そして、PLL回路10aは、最終的には、外部から設定された周波数に一致する信号fvcoを生成するようになったときに、ロック状態となる。
例えば、ロック状態のPLL回路10aは、外部から比較信号fpの設定が変更されることにより、位相比較器30に入力される基準信号frと比較信号fpの周波数及び位相が一致しなくなる。これにより、PLL回路10aは、アンロック状態となる。
このとき、PLL回路10aの内部では、VCO45aが、前回比較分周器25に出力した信号fvcoのフィードバック信号として、LPF40から信号SLPFを入力し、その信号SLPFの電圧レベルに応じた周波数の信号fvcoを新たに生成して比較分周器25に出力する動作を繰り返す。その際に、VCO45aは、新たに生成される信号fvcoの基準信号frと比較信号fpの周波数差及び位相差が前回生成された信号fvcoのものよりも小さくなるように、信号fvcoを生成する。これにより、新たに生成される信号fvcoの周波数は、前回生成された信号fvcoの周波数よりも、外部から設定された周波数に近くなる。その結果、信号fvcoの周波数は、VCO45aが新たに信号fvcoを生成するたびに、徐々に外部から設定された周波数に収束してゆく。そして、信号fvcoの周波数は、最終的には、フィードバック信号である信号SLPFの電圧値が0になったときに、すなわち、比較信号fpと基準信号frの位相差が0になったときに、外部から設定された周波数に一致する。このとき、PLL回路10aは、アンロック状態からロック状態になる。
PLL回路10aは、電圧発振周波数特性を遷移制御することができるVCO45aを適用している。そのため、PLL回路10aは、常にアプリケーション仕様周波数範囲をカバーする発振周波数を得ることができる。
この発明は、上述の実施の形態例に限定されることなく、この発明の要旨を逸脱しない範囲で種々の変更や変形を行うことができる。
例えば、上述の実施の形態例では、NMOS型のバラクタを用いていたが、PMOS型のバラクタを用いても良い。
また、ボディ領域BDは、隣接する不純物の拡散領域と同種型のイオンが低濃度に拡散された構成にしても良い。または、ボディ領域BDは、隣接する不純物の拡散領域と異種型のイオンが低濃度に拡散された構成にしても良い。または、ボディ領域BDは、全くイオン注入されていない(ノンドープ)構成にしても良い。
また、上述の実施の形態例では、ゲート電極を制御電極としているが、ソース電極とドレイン電極の共通端子を制御電極として扱っても良い。ただし、このときの容量変化は、容量変化が逆になり、ソース電極とドレイン電極を正に増加させると、容量は増加する。
また、上述の実施の形態例では、MOSバラクタがSOIウェハの上に形成されているが、SOS(Silicon−On−Sapphire)ウェハの上に形成しても良い。
45a …電圧制御発振器(VCO)
C1a,C2a …第1及び第2ボディ端子付MOS可変容量素子(バラクタ)
Es …電流源
l1,l2,l3,l4,l5 …第1〜第6配線ライン
L1,L2 …第1及び第2インダクタ
LC1 …LC共振回路
M1,M2,M3,M4 …第1〜第4MOSトランジスタ
n1,n2 …第1及び第2結合点
N1,N2,N3 …第1〜第3ノード
G …制御電極(ゲート端子)
sd1,sd2 …第1及び第2共通接続部
S …第1主電極(ソース端子)
D …第2主電極(ドレイン端子)
tbd …ボディ端子領域
Tbd …ボディ端子
TVc1 …ゲート制御電圧端子(メイン容量制御電圧端子)
TVcs1 …容量遷移制御電圧端子
+V0 …電圧源
C1a,C2a …第1及び第2ボディ端子付MOS可変容量素子(バラクタ)
Es …電流源
l1,l2,l3,l4,l5 …第1〜第6配線ライン
L1,L2 …第1及び第2インダクタ
LC1 …LC共振回路
M1,M2,M3,M4 …第1〜第4MOSトランジスタ
n1,n2 …第1及び第2結合点
N1,N2,N3 …第1〜第3ノード
G …制御電極(ゲート端子)
sd1,sd2 …第1及び第2共通接続部
S …第1主電極(ソース端子)
D …第2主電極(ドレイン端子)
tbd …ボディ端子領域
Tbd …ボディ端子
TVc1 …ゲート制御電圧端子(メイン容量制御電圧端子)
TVcs1 …容量遷移制御電圧端子
+V0 …電圧源
Claims (8)
- 下地と、当該下地の上に形成されていて、第1主電極となる第1導電型の不純物の拡散領域、第2主電極となる第1導電型の不純物の拡散領域、及び制御電極の下部領域となるボディ領域を備えるシリコン層と、当該ボディ領域の上側に形成された絶縁膜と、当該絶縁膜の上側に形成された当該制御電極とをそれぞれ備えていて、素子の電圧容量特性を遷移制御するための容量遷移制御電圧を印加するボディ端子領域が当該ボディ領域にそれぞれ形成されている第1及び第2MOS可変容量素子と、
第1及び第2インダクタと、
クロスカップル型に組まれている第1及び第2MOSトランジスタと、
第1電圧用の第1基準電圧源に結合される第1結合点と、
第2電圧用の第2基準電圧源に結合される第2結合点とを有し、
前記第1MOS可変容量素子の制御電極と第2MOS可変容量素子の制御電極は、それぞれ、素子の電圧容量特性を制御するゲート制御電圧を印加するための制御電圧端子に共通に接続されており、
前記第1MOS可変容量素子の第1及び第2主電極は、第1共通接続部で互いに接続されており、
前記第1共通接続部は、前記第1インダクタを介して、前記第1結合点に結合されているとともに、前記第1MOSトランジスタを介して、前記第2結合点に結合され、
前記第2MOS可変容量素子の第1及び第2主電極は、第2共通接続部で互いに接続されており、
前記第2共通接続部は、前記第2インダクタを介して、前記第1結合点に結合されているとともに、前記第2MOSトランジスタを介して、前記第2結合点に結合されている
ことを特徴とする電圧制御発振器。 - 請求項1に記載の電圧制御発振器において、
前記第1MOS可変容量素子のボディ端子領域と前記第2MOS可変容量素子のボディ端子領域は、それぞれ、第2導電型の不純物がボディ領域よりも高濃度にイオン注入されている
ことを特徴とする電圧制御発振器。 - 請求項1に記載の電圧制御発振器において、
前記第1MOS可変容量素子のボディ端子領域と前記第2MOS可変容量素子のボディ端子領域は、それぞれ、素子の電圧容量特性を遷移制御するための容量遷移制御電圧を供給する容量遷移制御電圧端子に共通に接続されている
ことを特徴とする電圧制御発振器。 - 請求項1に記載の電圧制御発振器において、
さらに、カレントミラー型に組まれている第3及び第4MOSトランジスタと、
電流源と、
第1電圧用の第1基準電圧源と、
第2電圧用の第2基準電圧源と、
第2電圧用の第3基準電圧源とを有し、
前記第3MOSトランジスタは、一方の主電極が、前記第1基準電圧源に結合され、他方の主電極が、前記電流源を介して、前記第3基準電圧源に結合され、
前記第4MOSトランジスタは、一方の主電極が、前記第1基準電圧源に結合され、他方の主電極が、前記第1結合点に結合されている
ことを特徴とする電圧制御発振器。 - 請求項1に記載の電圧制御発振器において、
さらに、下地と、当該下地の上に形成されていて、第1主電極となる第1導電型の不純物の拡散領域、第2主電極となる第1導電型の不純物の拡散領域、及び制御電極の下部領域となるボディ領域を備えるシリコン層と、当該ボディ領域の上側に形成された絶縁膜と、当該絶縁膜の上側に形成された当該制御電極とをそれぞれ備えていて、素子の電圧容量特性を遷移制御するための容量遷移制御電圧を印加するボディ端子領域が当該ボディ領域にそれぞれ形成されている第3及び第4MOS可変容量素子を有し、
前記第3MOS可変容量素子の制御電極と第4MOS可変容量素子の制御電極は、それぞれ、素子の電圧容量特性を制御する第2ゲート制御電圧を印加するための第2制御電圧端子に共通に接続されており、
前記第3MOS可変容量素子の第1及び第2主電極は、第3共通接続部で互いに接続されており、
前記第3共通接続部は、前記第1共通接続部に結合されているとともに、前記第1インダクタを介して、前記第1結合点に結合され、さらに、前記第1MOSトランジスタを介して、前記第2結合点に結合され、
前記第4MOS可変容量素子の第1及び第2主電極は、第4共通接続部で互いに接続されており、
前記第4共通接続部は、前記第2共通接続部に結合されているとともに、前記第2インダクタを介して、前記第1結合点に結合され、さらに、前記第2MOSトランジスタを介して、前記第2結合点に結合されている
ことを特徴とする電圧制御発振器。 - 請求項5に記載の電圧制御発振器において、
前記第3MOS可変容量素子のボディ端子領域と前記第4MOS可変容量素子のボディ端子領域は、それぞれ、第2導電型の不純物がボディ領域よりも高濃度にイオン注入されている
ことを特徴とする電圧制御発振器。 - 請求項5に記載の電圧制御発振器において、
前記第3MOS可変容量素子のボディ端子領域と前記第4MOS可変容量素子のボディ端子領域は、それぞれ、電源電圧レベルまたはグランドレベルのいずれかの値の第2容量遷移制御電圧を供給する第2容量遷移制御電圧端子に共通に接続されている
ことを特徴とする電圧制御発振器。 - 請求項5に記載の電圧制御発振器において、
さらに、カレントミラー型に組まれている第3及び第4MOSトランジスタと、
電流源と、
第1電圧用の第1基準電圧源と、
第2電圧用の第2基準電圧源と、
第2電圧用の第3基準電圧源とを有し、
前記第3MOSトランジスタは、一方の主電極が、前記第1基準電圧源に結合され、他方の主電極が、前記電流源を介して、前記第3基準電圧源に結合され、
前記第4MOSトランジスタは、一方の主電極が、前記第1基準電圧源に結合され、他方の主電極が、前記第1結合点に結合されている
ことを特徴とする電圧制御発振器。
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