KR20110066319A - 광대역 전압제어발진기 - Google Patents

광대역 전압제어발진기 Download PDF

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김기진
안광호
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전자부품연구원
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Abstract

차동 콜피츠 전압제어발진기를 이용한 광대역 전압제어발진기가 개시된다. 본 발명의 일면에 따른 광대역 전압제어발진기는 인덕터들의 일단을 공통노드로 하여 대칭을 이루고, 제어전압에 의하여 발진주파수가 제어되는 발진신호들을 제1 발진단자 및 제2 발진단자에서 각각 출력하는 차동 콜피츠 발진부와, 발진주파수를 광대역화하는 튜닝 커패시터 어레이부와, 튜닝된 발진주파수를 아날로그적으로 튜닝시키는 버랙터 다이오드부와, 차동 콜피츠 발진부의 발진을 유지하기 위한 고 임피던스부 및 충전커패시터의 전압에 의하여 제어되며, 제1 및 제2 트랜지스터의 바디단에 각각 제1 및 제2 피드백 전압을 제공하여 제1 및 제2 발진단자의 전압을 안정적으로 유지하는 능동 바이어스부를 포함한다. 본 발명에 따르면 차동 콜피츠 구조와 능동 바이어스 회로 구조를 사용함으로써 위상잡음 특성이 우수하고 환경변화에 강인한 광대역 콜피츠 전압제어발진기를 구현할 수 있다.
콜피츠(colpitts) 발진기, VCO(Voltage Controlled Oscillator), 위상잡음(phase noise)

Description

광대역 전압제어발진기{BROADBAND VOLTAGE CONTROLLED OSCILLATOR}
본 발명은 광대역 전압제어발진기에 관한 것으로서, 더욱 상세하게는 환경변화에 강인한 밀리미터 웨이브 대역용 광대역 전압제어발진기에 관한 것이다.
전압제어발진기(VCO: Voltage Controlled Oscillator)는 제어전압을 변화시켜 원하는 주파수의 신호를 발생시키는 전자회로로서, 아날로그 음향 합성장치, 이동통신 단말기 등에서 널리 사용된다. 전압 제어 발진기는 전압이 선형적으로 변할 때 출력 주파수도 선형적으로 변한다. 따라서 출력신호의 주파수는 입력신호의 크기에 비례한다. 그러므로 전압 제어 발진기는 주파수 변조기에 효과적으로 사용할 수 있다.
도 1은 종래의 전압제어발진기를 나타내는 회로도이다. 도 1에 도시된 전압제어 발진기는 차동(differential) 전압제어 발진기로서, 도 1에서 종래의 전압제어발진기는 인덕터와 버랙터 다이오드를 포함하여 주파수를 발진시키는 LC탱크부(10), LC탱크부(10)의 발진을 유지시키는 네가티브 저항부(20), 전압제어 발진기에 대칭적으로 전류를 흐르게 하는 커런트 소스(current source)(30), 커런트 소스에서 발생하는 노이즈가 전압제어 발진기에 흐르는 것을 억제하는 노이즈(noise) 필터부(40)를 포함한다.
전압제어발진기는 안정적인 발진신호를 생성하는 것을 목적으로 하는 것과 함께 위상잡음(phase noise) 특성이 좋아야 한다. 이와같은 이유로 커런트 소스를 플리커 노이즈(flicker noise)가 낮은 BJT 트랜지스터로 대체하여 더 좋은 위상잡음 특성을 가지도록 할 수 있다. 종래의 전압제어발진기는 주로 바이어스 커런트 소스의 플리커 노이즈를 줄이는데 집중되어 왔다.
위상잡음은 발진신호의 시간축 파형에 위상이 조금씩 밀리고 틀어져서 파형이 찌그러지는 정도로서 정의되는데, 이는 MOS 소자로 구성된 커런트 소스의 플리커 노이즈에 가장 큰 영향을 받는다. 플리커 노이즈란, MOS 소자에서와 같이 게이트 아래에 형성되는 채널을 통해 전류가 소스에서 드레인으로 측방향(lateral direction)으로 이동할 때 Si와 SiO2 사이에서 생기는 전자의 재결합에 의하여 발생되는 소자 자체의 고유한 잡음으로 정의된다.
특히, CMOS 전압제어발진기 설계시 위상잡음에 취약한 점으로 대두되고 있는데 전압제어발진기의 커런트 소스에서 발생하는 플리커 노이즈가 전압제어발진기의 LC 탱크로 업컨버젼(upconversion)됨으로써 위상잡음을 악화시킨다. 이와같은 현상을 막기 위하여 커런트 소스와 함께 각종 필터를 부가하여 커런트 소스를 통한 잡음의 유입을 억제할 수 있게된다.
그러나 이와 같이 커런트 소스로 인한 위상잡음 특성 악화의 문제점을 해결하기 위하여 종래기술에서는 각종 능동소자 및 수동소자를 이용하여 전압제어발진 기의 크기가 커지게 되고, 대량 생산시에는 단가 또한 증가하는 단점이 있다.
또한 상기 커런트 소스로 인한 위상잡음 특성의 개선과 함께 전압제어발진기의 환경변화에 민감한 특성을 보완하기 위한 방안은 제시된 바 없다.
또한, 차세대 WPAN 분야에서는 전압제어발진기를 이용하여 광대역 주파수를 생성할 필요가 있는 바, 위상잡음을 최소로 줄이면서 환경변화에도 둔감한 광대역 특성을 갖춘 밀리미터 주파수 대역에서 사용가능한 전압제어발진기 기술개발이 필요한 실정이다.
본 발명의 목적은 차동 콜피츠구조와 능동 바이어스 회로구조를 사용하여 위상잡음 특성을 개선시키고 환경변화에 강인한 광대역 전압제어발진기를 제공하는 것이다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 목적을 달성하기 위한 본 발명의 일면에 따른 광대역 전압제어발진기는 전원전압이 공급되고, 인덕터들의 일단을 공통노드(common node)로 하여 대칭을 이루고, 제어전압에 의하여 발진주파수가 제어되는 발진신호들을 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 드레인단을 제1 발진단자 및 제2 발진단자로 하여 각각 출력하는 차동 콜피츠 발진부와, 제1 및 제2 트랜지스터의 소스단과 연결되고, 복수개의 커패시터와 연결된 스위치의 스위칭 동작에 따라 발진주파수를 디스크리트(discretee)하게 튜닝시켜 발진주파수를 광대역화하는 튜닝 커패시터 어레이부와, 제어전압에 의하여 커패시턴스를 가변시켜 튜닝된 발진주파수를 아날로그적으로 튜닝시키는 버랙터 다이오드를 포함하는 버랙터 다이오드부와, 제1 및 제2 트랜지스터의 소스와 연결되어 차동 콜피츠 발진부의 발진을 유지하기 위한 고 임피던스부 및 제1 바이어스 트랜지스터(M3)와 제2 바이어스 트랜지스터(M4)의 소스단 과 커플링된 충전커패시터의 전압에 의하여 제어되며, 제1 및 제2 트랜지스터의 바디단에 각각 제1 및 제2 피드백 전압을 제공하여 제1 및 제2 발진단자의 전압을 안정적으로 유지하는 능동 바이어스부를 포함한다.
차동 콜피츠 발진부는 전원전압의 공급부와 제1 트랜지스터의 게이트 사이에 형성되는 제1 인덕터와 제1 트랜지스터의 게이트와 소스 사이에 형성되는 제1 발진 커패시터와, 전원전압의 공급부와 상기 제2 트랜지스터의 게이트 사이에 형성되는 제2 인덕터 및 제2 트랜지스터의 게이트와 소스 사이에 형성되는 제2 발진 커패시터를 포함하는 콜피츠 발진기를 포함한다.
제1 인덕터와 제2 인덕터의 대칭구조에 의해 콜피츠 발진기가 차동구조를 형성한다.
튜닝 커패시터 어레이부는 제1 스위치와 연결된 제1 스위칭 커패시터와, 제2 스위치와 연결된 제2 스위칭 커패시터 및 제3 스위치와 연결된 제3 스위칭 커패시터를 포함한다.
제1, 제2 및 제3 스위칭 커패시터는 각각 병렬연결되어 3-bit 커패시터 어레이를 형성할 수 있다.
제1, 제2 및 제3 스위치의 스위칭 동작에 따라 차동 콜피츠 발진부의 발진주파수를 디스크리트하게 변경시킬 수 있다.
제1, 제2 및 제3 스위칭 커패시터의 각각의 커패시턴스는 서로 다른 값을 가질 수 있다.
제2 및 제3 스위칭 커패시턴의 커패시턴스는 제1 스위칭 커패시턴스의 정수 배일 수 있다.
버랙터 다이오드부는 일단이 제1 트랜지스터의 소스에 연결되고, 타단이 상기 제어전압을 공급하는 제어저항의 일단에 연결된 제1 버랙터 다이오드 및 일단이 제2 트랜지스터의 소스에 연결되고, 타단이 상기 제어저항의 일단에 연결된 제2 버랙터 다이오드를 포함한다.
고 임피던스부는 인덕턴스가 상기 발진주파수에 따라 변하는 인덕터일 수 있고, 상기 인덕터는 제1 트랜지스터의 소스와 접지 사이에 형성되는 제1 인덕터 및 제2 트랜지스터의 소스와 접지 사이에 형성되는 제2 인덕터를 포함할 수 있다.
능동 바이어스부는 게이트 단자가 제2 발진단자에 연결된 제1 바이어스 트랜지스터 게이트 단자가 제1 발진단자에 연결된 상기 제2 바이어스 트랜지스터 및 제1 및 제2 바이어스 트랜지스터의 공통 소스 단자 및 제1 및 제2 트랜지스터의 바디단자와 접지면 사이에 형성된 상기 충전커패시터를 포함한다.
제1 및 제2 트랜지스터가 발진하지 않는 경우, 상기 충전커패시터에 전하를 충전하여 상기 제1 및 제2 트랜지스터의 바디단자 전압을 높이고, 제1 및 제2 트랜지스터의 발진진폭이 소정의 임계치 이상인 경우, 제1 및 제2 바이어스 트랜지스터의 펌핑과정을 통해 다운시킨 충전커패시터의 전압을 상기 제1 및 제2 트랜지스터의 바디단에 피드백하여 바디전압을 낮출 수 있다.
제1 및 제2 트랜지스터는 차동 콜피츠 발진부의 버퍼로 사용될 수 있다.
제1 및 제2 트랜지스터와 제1 및 제2 바이어스 트랜지스터는 각각 NMOS 트랜지스터가 사용될 수 있다.
상기 발진주파수는 밀리미터파인 것을 특징으로 한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따른 차동 콜피츠 구조의 광대역 전압제어발진기를 사용함으로써 위상잡음 특성을 개선할 수 있다.
또한, 능동 바이어스 회로구조를 사용함으로써 종래의 커런트 소스를 바이어스로 사용함으로 인한 플리커 노이즈를 제거하여 위상잡음 특성을 개선할 수 있다.
또한, 능동 바이어스 회로구조를 사용함으로써 환경변화에 강인한 광대역 전압제어발진기를 구현할 수 있다.
또한, 본 발명에 따른 차동 콜피츠 구조와 능동 바이어스 회로 구조를 이용함으로써 CMOS를 통한 광대역 전압제어발진기를 구현할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
도 2는 본 발명의 일 실시예에 따른 광대역 전압제어발진기의 회로도이고, 도 3은 도 2에 도시된 튜닝 커패시터 어레이부의 회로도이고, 도 4는 도 2에 도시된 제1 및 제2 바이어스 트랜지스터의 등가회로도이다.
도 2를 참조하면, 일 실시예에 따른 광대역 전압제어발진기(100)는 차동 콜피츠 발진부(110), 튜닝 퍼캐시터 어레이부(120), 버랙터 다이오드부(140), 고 임피던스부(140) 및 능동 바이어스부(150)를 포함한다.
차동 콜피츠 발진부(100)에는 전원전압이 공급되며, 인덕터들의 일단을 공통노드(common node)로 하여 대칭을 이루는 차동 콜피츠 발진기를 포함한다. 상기 차동 콜피츠 발진기는 제1 발진신호(VOS1) 및 제2 발진신호(VOS2)를 각각 발생하는 제1 발진단자(NOS1) 및 제2 발진단자(NOS2)를 포함한다. 제1 발진신호(VOS1) 및 제2 발진신호(VOS2)는 제어전압(Vc)에 의해 발진주파수가 제어되는 신호들이다. 상기 차동 콜피츠 전압제어발진기는 제1 트랜지스터(115) 및 제2 트랜지스터(116)를 포함한다. 제1 발진단자(NOS1)는 제1 트랜지스터(115)의 드레인에 존재하고, 제2 발진단자(NOS2)는 제2 트랜지스터(116)에 존재한다.
상기 발진주파수는 아래의 식과 같다.
Figure 112009076531421-PAT00001
식 중,
Figure 112009076531421-PAT00002
는 발진주파수이고,
Figure 112009076531421-PAT00003
는 본 발명에 따른 차동 콜피츠 전압제어발진기의 등가 커패시턴스이다.
Figure 112009076531421-PAT00004
식 중,
Figure 112009076531421-PAT00005
는 본 발명에 따른 차동 콜피츠 전압제어발진기의 등가 커패시턴스이고,
Figure 112009076531421-PAT00006
은 제1 및 제2 발진커패시터의 커패시턴스이고,
Figure 112009076531421-PAT00007
는 제1 및 제2 트랜지스터의 게이트와 소스 사이의 등가 커패시턴스이고,
Figure 112009076531421-PAT00008
는 제1 및 제2 트랜지스터의 소스와 바디 사이의 등가 커패시턴스이고,
Figure 112009076531421-PAT00009
는 튜닝 커패시터 어레이부의 스위치 커패시터들의 등가 커패시턴스이다.
상기 차동 구조의 콜피츠 발진기는 제1 및 제2 인덕터(113,114), 제1 및 제2 발진 커패시터(111,112)를 포함한다. 상기 전원전압(VDD)의 공급부는 제1 인덕터(113)의 일단과 제2 인덕터(114)의 일단에 연결되어 있다. 제1 인덕터(113)와 제2 인턱터(114)의 공통 전원전압 공급부이다. 제1 인덕터는 상기 전원전압 공급부와 제1 트랜지스터(115)의 게이트 사이에 형성되고, 제2 인덕터는 상기 전원전압 공급부와 제2 트랜지스터(116)의 게이트 사이에 형성된다. 제1 발진 커패시터(111)는 제1 트랜지스터(115)의 게이트와 소스 사이에 형성되며, 제2 발진 커패시터(112)는 제2 트랜지스터(116)의 게이트와 소스사이에 형성된다.
한편, 본 발명에 따른 차동 콜피츠 전압제어발진기에서는 제1 및 제2 트랜지스터(115,116) 자체가 버퍼(buffer)로서의 기능을 한다. 전술한 바와 같이 발진주파수는 등가 커패시턴스
Figure 112009076531421-PAT00010
에 의해 정해지므로 소정의 버퍼를 사용하는 경우 전압 제어발진기의 다음 블록에 어떠한 등가 커패시턴스를 갖는 소자가 위치하더라도 안정적으로 발진될 수 있다. 상기 버퍼는 공통소스증폭기(common source amplifier)로 구성되는 것이 일반적이다. 공통소스증폭기의 게이트와 드레인 사이에 isolation이 있기 때문이다. 따라서, 드레인단에서 보이는 등가 커패시터가 게이트단에서는 보이지 않게된다. 본 발명에서는 제1 및 제2 트랜지스터(115,116)의 게이트단에서 발진을 하고, 발진신호의 출력은 드레인을 통해서 출력한다. 따라서 제1 및 제2 트랜지스터(115,116)는 자동적으로 버퍼역할을 한다.
특히, 종래의 전압제어발진기에서의 버퍼를 구성하기 위해서 공통소스증폭기를 별도로 구비하여야 하는데, 본 발명에서는 전류소모와 칩 면적 측면에서 이와같은 비효율성을 개선하였다.
본 발명에서 사용되는 제1 및 제2 트랜지스터(115, 116)는 각각 NMOS 트랜지스터가 사용될 수 있다.
튜닝 커패시터 어레이부(130)는 복수개의 커패시터(121 내지 126)와 상기 복수개의 커패시터 각각에 연결된 스위치로 구성된다. 상기 스위치와 커패시터의 어레이 구조는 제1 및 제2 트랜지스터(116)의 소스와 연결된다. 복수개의 커패시터(121 내지 126)와 연결된 각 스위치의 스위칭 동작에 의해 상기 발진주파수를 광대역화한다.
도 3을 참조하면, 튜닝 커패시터 어레이부의 제1 스위칭 커패시터(121,122)는 제1 스위치(B0)와 연결되어 있으며, 제2 스위칭 커패시터(123,124)는 제2 스위 치(B1)와 연결되어 있으며, 제3 스위칭 커패시터(125,126)는 제3 스위치(B2)와 연결되어 있다. 제1, 제2 및 제3 스위칭 커패시터는 병렬로 연결되어 있다.
제1,제2 및 제3 스위치(각각 B0,B1,B2)들의 온/오프에 여부에 따라서 상기 수학식 2에서 설명한
Figure 112009076531421-PAT00011
값을 변경시킨다.
Figure 112009076531421-PAT00012
값이 변경되어 본 발명에 따른 전압제어발진기의 발진주파수
Figure 112009076531421-PAT00013
가 변한다. 상기 발진주파수
Figure 112009076531421-PAT00014
의 변하는 정도는 디스크리트(discrete)하게 튜닝(tuning)된다. 제1, 제2 및 제3 스위치(B0,B1,B2)의 동작에 따라서 제1, 제2 및 제3 스위칭 커패시터(121 내지 126)의 커패시턴스값들이 반영되기 때문이다.
도 3에 도시된 일 실시예에 따르면 스위치 개수는 3개(각각 B0,B1,B2)이므로 본 발명에 따른 튜닝 커패시터부는 3-bit 커패시터 어레이를 형성한다. 제1, 제2 및 제3 스위칭 커패시터의 각각의 커패시턴스는 서로 다른 값을 가지되, 제2 및 제3 스위칭 커패시턴의 커패시턴스는 상기 제1 스위칭 커패시턴스의 정수배가 될 수 있다. 즉, 일 예에 따르면 각각의 커패시턴스는 Cs, 2×Cs,4×Cs가 될 수 있다. 한편, 후술하는 도 6의 그래프에서와 같이 디스크리트하게 튜닝되는 주파수는 총 8개가 될 수 있으며, 스위치 개수가 3개인 것은 일 실시예일 뿐이다. 상기 스위치 개수는 3개에 한정하지 않는다.
버랙터(varator) 다이오드부(130)는 제어전압 따라 커패시턴스가 가변 되는 제1 및 제2 버랙터 다이오드(131,132)를 포함한다. 제1 버랙터 다이오드(131)는 제 1 트랜지스터(115)의 소스단과 상기 제어전압이 공급되는 단에 연결된 제어저항(R)의 일단 사이에 연결되고, 제 2 버랙터 다이오드(132)는 제2 트랜지스터(116)의 소스단과 상기 제어전압이 공급되는 단에 연결된 제어저항(R)의 일단 사이에 연결된다. 전술한 바와 같이 본 발명에 따른 차동 콜피츠 전압제어발진기의 발진주파수는 튜닝 커패시터 어레이 예컨대 3-bit 커패시터 어레이에 의해 디스크리트하게 가변된다. 상기 3-bit 커패시터 어레이에 의해 디지털적으로 튜닝된 발진주파수는 버랙터 다이오드(131,132)에 의해 아날로그적으로 튜닝된다(도 6참조).
고 임피던스부(140)는 종래의 콜피츠 전압제어발진기에서 사용되는 전류원(current source)를 대체하는 수단이다. 전류원을 사용함으로 인해서 발생되는 위상잡음(phase noise)를 줄이기 위하여 본 발명에서는 일 실시예에 따라 발진주파수에 따라 인덕턴스(inductance)가 변하는 인덕터를 사용한다. 상기 인덕터는 제1 트랜지스터(115)의 소스단과 접지 사이에 형성되는 제1 인덕터(141) 및 제2 트랜지스터(116)의 소스단과 접지 사이에 형성되는 제2 인덕터(142)로 구성된다. 본 발명에 따른 차동 콜피츠 전압제어발진기가 발진을 하기 위해서는 제1 인덕터(141) 및 제2 인덕터(142)의 제1 및 제2 트랜지스터(115,116)의 소스단 접속노드가 고 임피던스(high impedance)를 가져야 한다. 따라서 제1 및 제2 인덕터(141,142)는 발진주파수가 변함에 따라서 인덕턴스가 고 임피던스 성질을 갖는다.
능동 바이어스부(150)는 제1 바이어스 트랜지스터(151), 제2 바이어스 트랜지스터(152) 및 충전커패시터(153)를 포함한다. 제1 바이어스 트랜지스터(151)의 게이트 단자는 제2 트랜지스터(116)의 드레인단인 제2 발진단자(NOS2)와 연결되어 있다. 제2 바이어스 트랜지스터(152)의 게이트 단자는 제1 트랜지스터(115)의 드레인단인 제1 발진단자(NO1)와 연결되어 있다. 충전커패시터(153)는 일단이 제1 및 제2 바이어스 트랜지스터(151,152)의 공통소스단자와 제1 및 제2 트랜지스터(115,116)의 바디단자(M1,M2)와 연결되어 있으며, 타단이 접지면과 연결되어 있다. 도 4를 참조하면, 바디(body)를 가지는 트랜지스터의 간략한 등가회로로서, 트랜지스터의 트랜스컨덕턴스(gm)은 게이트 전압 뿐 아니라 바디 전압에 의해서도 조절가능하다.
이와같은 점을 본 발명의 능동 바이어스부(150)에 적용시켜 설명한다. 차동 콜피츠 전압제어발진부(110)는 제1 및 제2 발진단자(NOS1, NOS2)를 발진기의 출력단자로 한다. 그러나, 제1 및 제2 트랜지스터(115,116)가 발진하지 않는 경우에는 충전커패시터(152)에 전하를 충전하여 충전커패시터(153)의 전압(Vf)를 높이다. 상기 충전커패시터의 전압 Vf는 제1 및 제2 트랜지스터의 바디단자(M1,M2)와 연결되어 있어 제1 및 제2 트랜지스터(115,116)의 바디전압을 높인다. 바디전압이 향상되면 트랜지스터의 트랜스컨덕턴스(gm)값이 커져서 결국, 충전커패시터의 충전전압 Vf가 제1 및 제2 트랜지스터(115,116)를 발진시킨다(도 5a 참조). 바디전압 대비 소스전압이 낮으면 상기 gm값이 커지고, 바디전압이 소스전압보다 낮으면 gm값이 작아진다.
제1 및 제2 트랜지스터(115,116)의 발진진폭이 소정의 임계치를 벗어나서 발진진폭이 지나치게 과다한 경우, 트랜지스터의 Gate oxide 전압을 깨뜨릴 정도로 위험할 수 있다. 이와 같은 경우, 상기 충전퍼캐시터의 충전전압 Vf를 제1 및 제2 트랜지스터의 바디단자(M1, M2)에 피드백(feedback)하여 제1 및 제2 트랜지스터의 바디전압을 낮추어 전압제어발진기가 안정적으로 발진할 수 있도록 한다(도 5b 참조).
도 5a는 본 발명에 따른 광대역 전압제어발진기의 능동 바이어스부에 의해 발진하는 발진특성을 나타낸 그래프이고, 도 5b는 본 발명에 따른 광대역 전압제어발진기의 능동 바이어스부에 의해 과도한 발진을 방지하는 발진특성을 나타낸 그래프이다.
도 5a 및 도 5b를 참조하면, 본 발명에 따른 능동 바이어스 회로를 차동 콜피츠 발진부에 연결하는 경우, 발진특성을 개선시킬 수 있다.
예컨대, 도 5a는 반도체의 동작상태가 좋지 않은 경우, 상기 능동 바이어스 회로에 의하여 본 발명에 따른 차동 콜피츠 발진기가 발진하는 특성을 나타낸 것이다. 충전커패시터 전압 Vf가 소정의 임계치가 될때 까지는 발진기가 발진하지 않지만, 상기 충전퍼캐시터에 전하가 축적되어 120ns 지점에서 Vf값이 약43mv가 되면, 발진기가 발진하기 시작하여 발진진폭이 점점 커진다. 도 5b는 반도체의 동작상태가 너무 좋아서, 과도한 발진이 일어나는 것을 방지하는 것을 보여준다. 10ns에서부터 발진진폭이 급격하게 증가하여 15ns 지점에서의 발진진폭이 과다하여 트랜지스터의 Gate Oxide 전압이 깨어질 정도가 되면, 충전커패시터는 축적된 전하를 순간적으로 방전시키면서 Vf 값을 다운시킨다. 예컨대, △Vf 만큼 전압이 다운되면 전 압제어발진기의 출력전압이 △V 만큼 낮아져서 발진진폭을 안정화시킨다. 10ns와 20ns 사이에서는 발진이 크게 진행되다가 작아지는 것을 알 수 있다. 이는 제1 바이어스 트랜지스터(M3)와 제2 바이어스 트랜지스터(M4)의 펌핑(pumping) 과정을 통해 바디전압을 낮추기 때문이다.
도 6은 본 발명에 따른 광대역 전압제어발진기의 광대역 발진주파수 특성을 나타낸 그래프이다. 도 2 및 도 3에 도시된 3-bit 커패시터 어레이를 본 발명의 전압제어발진기에 적용시킬 경우, 스위칭 커패시터들을 스위칭하면서 센터 주파수에서 10%의 주파수 이상을 발진하는 광대역 특성을 얻을 수 있다.
도 7은 본 발명에 따른 광대역 전압제어발진기의 위상잡음특성을 나타낸 그래프이다. 도 7을 참조하면, 본 발명에 따른 능동 바이어스 구조를 이용하여 다양한 환경에서 안정적인 위상잡음 특성을 얻을 수 있음을 보인다. TT는 Normal Transistor에 동작온도를 27도로 한 것이고, SS는 Slow Transistor에서 동작온도를 80도로 한 것이며, FF는 Fast Transistor에서 동작온도를 -25로 한 것이다.
본 발명의 광대역 전압제어발진기를 이용하여 차세대 WPAN에서 9GHz에 달하는 광대역 주파수를 생성할 수 있으며, 능동 바이어스 구조를 이용함으로써 위상잡음 특성이 열악한 밀리미터 발진기에 가장 최적화된 구조로 사용될 수 있다. 본 발명에 따른 광대역 전압제어발진기는 차량용 Radar, 차세대 WPAN, Imaging Radar 등 다양한 분야의 발진기에 prototype으로 적용될 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다 는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 노이즈필터부를 부가한 전압제어발진기의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 광대역 전압제어발진기의 회로도이다.
도 3은 도 2에 도시된 튜닝 커패시터 어레이부의 회로도이다.
도 4는 도 2에 도시된 제1 및 제2 바이어스 트랜지스터의 등가회로도이다.
도 5a는 본 발명에 따른 광대역 전압제어발진기의 능동 바이어스부에 의해 발진하는 발진특성을 나타낸 그래프이다.
도 5b는 본 발명에 따른 광대역 전압제어발진기의 능동 바이어스부에 의해 과도한 발진을 방지하는 발진특성을 나타낸 그래프이다.
도 6은 본 발명에 따른 광대역 전압제어발진기의 광대역 발진주파수 특성을 나타낸 그래프이다.
도 7은 본 발명에 따른 광대역 전압제어발진기의 위상잡음특성을 나타낸 그래프이다.
《도면의 주요부분에 대한 부호의 설명》
100: 광대역 전압제어발진기 110: 차동 콜피츠 발진부
111: 제1 발진커패시터 112: 제2 발진커패시터
113: 제1 인덕터 114: 제2 인덕터
115: 제1 트랜지스터 116: 제2 트랜지스터
120: 튜닝 커패시터 어레이부 130: 버랙터 다이오드부
140: 고 임피던스부 150: 능동 바이어스부
151: 제1 바이어스 트랜지스터 152: 제2 바이어스 트랜지스터

Claims (11)

  1. 전원전압이 공급되며, 인덕터들의 일단을 공통노드(common node)로 하여 대칭을 이루고, 제어전압에 의하여 발진주파수가 제어되는 발진신호들을 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 드레인의 제1 발진단자 및 제2 발진단자에서 각각 출력하는 차동 콜피츠 발진부;
    상기 제1 및 제2 트랜지스터의 소스와 연결되고, 복수개의 커패시터와 연결된 스위치의 스위칭 동작에 따라 상기 발진주파수를 디스크리트(discretee)하게 튜닝시켜 상기 발진주파수를 광대역화하는 튜닝 커패시터 어레이부;
    상기 제어전압에 의하여 커패시턴스를 가변시켜 상기 튜닝된 발진주파수를 아날로그적으로 튜닝시키는 버랙터 다이오드를 포함하는 버랙터 다이오드부;
    상기 제1 및 제2 트랜지스터의 소스와 연결되어 상기 차동 콜피츠 발진부의 발진을 유지하기 위한 고 임피던스부; 및
    제1 바이어스 트랜지스터(M3)와 제2 바이어스 트랜지스터(M4)의 소스와 커플링된 충전커패시터의 전압에 의하여 제어되며, 상기 제1 및 제2 트랜지스터의 바디단에 각각 제1 및 제2 피드백 전압을 제공하여 상기 제1 및 제2 발진단자의 전압을 안정적으로 유지하는 능동 바이어스부
    를 포함하는 광대역 전압제어발진기.
  2. 제1항에 있어서, 상기 차동 콜피츠 발진부는
    상기 전원전압의 공급부와 상기 제1 트랜지스터의 게이트 사이에 형성되는 제1 인덕터;
    상기 제1 트랜지스터의 게이트와 소스 사이에 형성되는 제1 발진 커패시터;
    상기 전원전압의 공급부와 상기 제2 트랜지스터의 게이트 사이에 형성되는 제2 인덕터; 및
    상기 제2 트랜지스터의 게이트와 소스 사이에 형성되는 제2 발진 커패시터를 포함하는 콜피츠 발진기를 포함하되,
    상기 콜피츠 발진기는 상기 제1 인덕터와 제2 인덕터의 대칭구조에 의해 차동구조가 형성되는 것인 광대역 전압제어발진기.
  3. 제1항에 있어서, 상기 튜닝 커패시터 어레이부는
    제1 스위치와 연결된 제1 스위칭 커패시터;
    제2 스위치와 연결된 제2 스위칭 커패시터; 및
    제3 스위치와 연결된 제3 스위칭 커패시터를 포함하되,
    상기 제1, 제2 및 제3 스위칭 커패시터는 각각 병렬연결되어 3-bit 커패시터 어레이를 형성하고, 상기 제1, 제2 및 제3 스위치의 스위칭 동작에 따라 상기 차동 콜피츠 발진부의 발진주파수를 디스크리트하게 변경시키는 것인 광대역 전압제어 발진기.
  4. 제3항에 있어서,
    상기 제1, 제2 및 제3 스위칭 커패시터의 각각의 커패시턴스는 서로 다른 값을 가지되, 상기 제2 및 제3 스위칭 커패시턴의 커패시턴스는 상기 제1 스위칭 커패시턴스의 정수배인 것인 광대역 전압제어발진기.
  5. 제1항에 있어서, 상기 버랙터 다이오드부는
    일단이 제1 트랜지스터의 소스에 연결되고, 타단이 상기 제어전압을 공급하는 제어저항의 일단에 연결된 제1 버랙터 다이오드; 및
    일단이 제2 트랜지스터의 소스에 연결되고, 타단이 상기 제어저항의 일단에 연결된 제2 버랙터 다이오드
    를 포함하는 것인 광대역 전압제어발진기.
  6. 제1항에 있어서, 상기 고 임피던스부는
    인덕턴스가 상기 발진주파수에 따라 변하는 인덕터인 것을 특징으로 하되, 상기 인덕터는
    상기 제1 트랜지스터의 소스와 접지 사이에 형성되는 제1 인덕터; 및
    상기 제2 트랜지스터의 소스와 접지 사이에 형성되는 제2 인덕터
    를 포함하는 것인 광대역 전압제어발진기.
  7. 제1항에 있어서, 상기 능동 바이어스부는
    게이트 단자가 상기 제2 발진단자에 연결된 상기 제1 바이어스 트랜지스터;
    게이트 단자가 상기 제1 발진단자에 연결된 상기 제2 바이어스 트랜지스터; 및
    상기 제1 및 제2 바이어스 트랜지스터의 공통 소스 단자 및 상기 제1 및 제2 트랜지스터의 바디단자와 접지면 사이에 형성된 상기 충전커패시터
    를 포함하는 것인 광대역 전압제어발진기.
  8. 제7항에 있어서, 상기 능동 바이어스부는
    상기 제1 및 제2 트랜지스터가 발진하지 않는 경우, 상기 충전커패시터에 전하를 충전하여 상기 제1 및 제2 트랜지스터의 바디단자 전압을 높이고,
    상기 제1 및 제2 트랜지스터의 발진진폭이 소정의 임계치 이상인 경우, 상기 제1 및 제2 바이어스 트랜지스터의 펌핑과정을 통해 다운시킨 충전커패시터의 전압을 상기 제1 및 제2 트랜지스터의 바디단자에 피드백하여 상기 바디단의 전압을 낮추는 것인 광대역 전압제어 발진기.
  9. 제1항에 있어서, 상기 제1 및 제2 트랜지스터는
    상기 차동 콜피츠 발진부의 버퍼로 사용되는 것인 광대역 전압제어 발진기.
  10. 제1항에 있어서,
    상기 제1 및 제2 트랜지스터와 상기 제1 및 제2 바이어스 트랜지스터는 각각 NMOS 트랜지스터인 것인 광대역 전압제어발진기.
  11. 제1항에 있어서,
    상기 발진주파수는 밀리미터파인 광대역 전압제어 발진기.
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