JP5026355B2 - 電気分散等化回路 - Google Patents

Description

本発明は、電気分散等化回路に関し、特に、光ファイバ中を伝播する光信号を光電変換した後に、電気的に信号処理を施すことによって、信号波形を整形する電気回路の分野に属する。

近年、光ファイバアクセスやＡＤＳＬ（Asymmetrical Digital Subscriber Line）等の技術を利用した高速インターネットの普及に伴い、光ファイバにより構築された基幹回線において、より広帯域・長距離に亘って、信号を確実に伝送することが可能になる技術が求められている。

一般に、基幹回線においては、波長多重化された光信号が用いられており、光信号が減衰した際に、光ファイバアンプを用いて、まとめて増幅することによって、何千ｋｍにも亘る伝送を、光電変換して電気信号に戻してから信号再生を行うことなく、光信号のままで、効率的な長距離伝送を行うように構成している。

しかしながら、伝送距離の延伸、ＷＤＭ（Wavelength Division Multiplexing：波長分割多重）方式による波長の高密度化、１チャネル当たりの伝送速度の増加に従い、信号波形の劣化が激しくなってくるため、減衰した光強度を光ファイバアンプで増幅するだけでは、十分に低いＢＥＲ（Bit Error Ratio：ビット誤り率）を確保することができなくなってくる。

信号波形の主な劣化要因としては、ＣＤ（Chromatic Dispersion：波長分散）、ＰＭＤ（Polarization Mode Dispersion：偏波モード分散）等がある。ここで、ＣＤは、波長によって光ファイバを伝播する光の速度が異なる現象のことである。一般に、伝送に用いる光信号の波長は、完全に単一の波長ではなく、変調速度に応じた若干の波長幅を有しているため、光ファイバ中を信号パルスが伝播するにつれて、ＣＤによって、信号パルスが次第に平均化され、パルス幅が広がってきてしまう。

また、ＰＭＤは、光ファイバ中を伝播する光信号の２つの偏光モードの伝播速度が異なることを意味しているが、該ＰＭＤによっても、ＣＤによる信号波形の劣化と類似した波形の劣化が生じてしまう。光ファイバ中を伝播する信号光は、一般に、或る偏光の向きを有しているが、光信号が光ファイバを伝播する際に、この信号光は伝播速度が異なる２つの偏光モードに分離して伝播する。このため、長い距離を伝播すると、ＰＭＤのために、両者の偏光モードのずれ量が大きくなり、信号パルス幅が広がったり、さらには、１つの信号パルスが２つに分離したりするなどの波形の乱れが生じてしまう。

１チャネル当たりのシンボル伝送速度（シンボルレート）が低いときには、ＣＤによるパルス幅の広がりやＰＭＤによる偏光モードのずれ量は、信号の１ビット当たりの時間幅と比べて小さく、隣のビットと干渉し合うＩＳＩ（Inter-Symbol Interference：符号間干渉）が発生する頻度は少ないので、ＢＥＲ（ビット誤り率）に対する影響は小さい。しかし、１チャネル当たりのシンボルレートが高くなればなるほど、隣接するビットと干渉し易くなり、通信エラーが増加するという問題が生じる。

シンボルレートの増加に伴うＣＤ，ＰＭＤの影響以外にも、波形の劣化要因として、例えば、ＷＤＭの高密度化に伴う帯域制限光フィルタによる波形劣化や、他にも非線形効果などが挙げられる。

これらの信号波形の劣化を抑制する方法として、例えば、ＣＤについて言えば、光学的に波長分散を補償する分散補償ファイバを用いる方法など、光学的な方法も提案されている。しかし、光学的な方法だけを用いて改善することが可能な波長分散の量としては限界があり、また、補償することができる波形劣化の要因についても限定されてしまう。例えば、時間的に変動するＰＭＤなどには適用することができない。

一方、最近は、基幹回線で用いられる１０Ｇｂｉｔ／ｓ，４０Ｇｂｉｔ／ｓ程度にも及ぶ高速の信号に関する信号劣化を改善する別の方法として、ＥＥ（Electronic Equalizer：電気等化回路）を用いた手法が注目されている。ＥＥ（電気等化回路）を用いた手法が注目されるのは、光学的な方法を用いる場合に比べて、小型、低価格、かつ、応答が高速であり適応等化が比較的し易く、このために、種々の波形劣化要因に適用し易いというメリットがあるためである。

ここに、ＥＥ（電気等化回路）は、乱れた信号波形を電気的に等化するための回路であり、主に、以下の３種類の回路構成が用いられている。

すなわち、ＦＦＥ（Feed Forward Equalizer：フィード・フォワード型等化回路）、ＤＦＥ（Decision Feedback Equalizer：判定帰還型等化回路）、ＭＬＳＥ（Maximum Likelihood Sequence Estimation：最尤系列推定法）型の等化回路の３種である。このうち、前２者はアナログ等化回路であり、最後のＭＬＳＥ型の等化回路はディジタル等化回路である。

なかでも、ＦＦＥ型の等化回路は、構成が比較的容易であることのみならず、各種のＩＳＩ（符号間干渉）の中でも、或るビットの波形が後ろのビットに影響を与えているＩＳＩについてのみ等化し、それ以外のビットについては等化することができないというＤＦＥ型の等化回路とは異なり、ビットの前・後ろの両方の信号（つまり両方のビット）のＩＳＩを等化することができる。また、ＭＬＳＥ型の等化回路では、シンボルレートと同程度以上の速度のＡ／Ｄ変換器が必要になり、１０Ｇｂｉｔ／ｓクラスの高速の信号を取り扱うためには、精度や消費電力の面から、まだ実用上の困難が伴う点が多い技術であるのに対して、ＦＦＥ型の等化回路は、高速信号に対しても、実用性が高く、現状でも最も広く用いられている。

従来技術におけるＦＦＥ型の等化回路（タップ数が４の場合）の構成は、図５のような構成になっていて、遅延回路、乗算回路、加算回路が必須の回路である。図５のうち、図５（ａ）は、従来技術における４タップＦＦＥ型等化回路（フィード・フォワード型等化回路）のブロック構成を示すブロック構成図であり、図５（ｂ）は、図５（ａ）の４タップＦＦＥ型等化回路のタップ間遅延時間を説明するための模式図である。なお、図５（ｂ）に示すタップ間遅延時間に関しては、後述の（既存技術１）において説明する。

図５（ａ）の回路構成のＦＦＥ型等化回路においては、タップ数Ｎ（Ｎ：２以上の整数）に応じた複数個の遅延回路（タップ数がＮ個の場合、（Ｎ−１）個の遅延回路（図５（ａ）の４タップ構成の場合、第１の遅延回路１１、第２の遅延回路１２、第３の遅延回路１３の３個））、複数個の乗算回路（タップ数がＮ個の場合、Ｎ個の乗算回路（図５（ａ）の場合、第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４の４個））、および、複数個の加算回路（タップ数がＮ個の場合、（Ｎ−１）個の加算回路（図５（ａ）の場合、第１の加算回路３１、第２の加算回路３２、第３の加算回路３３の３個））により構成している。

遅延回路（第１の遅延回路１１、第２の遅延回路１２、第３の遅延回路１３）は、縦列接続され、入力信号ＩＮを、あらかじめ決められた一定の遅延時間ずつ順次遅延させて出力する機能を有する。

乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４）は、入力信号ＩＮおよび各遅延回路（第１の遅延回路１１、第２の遅延回路１２、第３の遅延回路１３）の出力信号からそれぞれの乗算回路に入力される入力信号に対して、各乗算回路ごとにあらかじめ指定された一定のタップ係数（それぞれ、タップ係数ａ１，ａ２，ａ３，ａ４）を乗じた信号を出力する機能を有する。通常、タップ係数（タップ係数ａ１，ａ２，ａ３，ａ４）の値としては、−１〜１の範囲内の値を採るように設計される。

また、加算回路（第１の加算回路３１、第２の加算回路３２、第３の加算回路３３）は、２つの入力信号を足し合わせた信号を出力する機能を有し、まず、第１の乗算回路２１、第２の乗算回路２２の出力信号を加算し、しかる後、第１の乗算回路２１、第２の乗算回路２２の出力信号の加算結果と第３の乗算回路２３の出力信号とを加算し、さらに、その加算結果に第４の乗算回路２４の出力信号を加算することによって、各乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４）の出力信号を順次加算する機能を有する。

なお、ＦＦＥ型の等化回路を構成する各遅延回路、各乗算回路、各加算回路は、全て線形の演算回路である。したがって、図５のＦＦＥ型の等化回路全体は、線形の信号処理を行う回路となる。つまり、入力されてくる入力信号ＩＮをあらかじめ定めた一定の遅延時間ずつ遅延させながら、あらかじめ設定した或るタップ係数を乗じて、足し合わせることによって、ＰＭＤ等の波形劣化要因が加わったとき、該波形劣化要因を補正する機能を生み出すことができる。

かくのごとき構成を利用した既存技術としては、例えば、非特許文献１のS.Wadaらによる“Compensation for PMD-induced time-variant waveform distortions in 43-Gbit/s NRZ transmission by ultra-wideband electrical equalizer module”（IEEE OFC，OWE2(2006）)や非特許文献２のM．Nakamuraらによる“Electrical PMD equalizer ICs for a 40-Gbit/s transmission”（TuG4 OFC2005,(2005)）に記載のものが挙げられる。以下に、該非特許文献１，２に記載のＦＦＥ型等化回路について、それぞれ、既存技術１，２として説明する。

（既存技術１）
まず、前記非特許文献１に記載のＦＦＥ型等化回路について既存技術１として説明する。

該既存技術１は、前述した図５（ａ）の場合と同様、４タップのＦＦＥ型の回路構成を有し、各タップ係数ａ１〜ａ４との演算を行う各信号経路間それぞれの遅延時間の差を示すタップ間隔つまりタップ間遅延時間ＴＤ（タップ１を有する第１の乗算回路２１とタップ２を有する第２の乗算回路２２との間の遅延時間の差を示すタップ１−２間遅延時間、タップ２を有する第２の乗算回路２２とタップ３を有する第３の乗算回路２３との間の遅延時間の差を示すタップ２−３間遅延時間、タップ３を有する第３の乗算回路２３とタップ４を有する第４の乗算回路２４との間の遅延時間の差を示すタップ３−４間遅延時間）は、図５（ｂ）に示すように、対象システムにおけるシンボルレートＢの逆数であるビット間隔τ（＝１／Ｂ）の半分つまり（τ／２）に設定されている。

以下では、図５を用いて、遅延時間がどのように定まるかについて説明する。

前記非特許文献１に記載の図５のような既存技術１において、各タップ係数ａｉ（ｉ＝１〜４）を入力するタップ（タップｉ）が接続されている乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４）それぞれを入力信号が通過していく場合について、ＦＦＥ型の等化回路（ＩＣ）の信号通過経路（タップｉスルー）すなわち入力信号ＩＮから出力信号ＯＵＴに至るまでに通過する各演算回路の経路を記述すると、以下のようになる。

＜タップ１スルー＞（つまり、第１の乗算回路２１を通過する場合）
入力信号ＩＮ
⇒第１の乗算回路２１
⇒第１の加算回路３１⇒第２の加算回路３２⇒第３の加算回路３３
⇒出力信号ＯＵＴ
＜タップ２スルー＞（つまり、第２の乗算回路２２を通過する場合）
入力信号ＩＮ⇒第１の遅延回路１１
⇒第２の乗算回路２２
⇒第１の加算回路３１⇒第２の加算回路３２⇒第３の加算回路３３
⇒出力信号ＯＵＴ
＜タップ３スルー＞（つまり、第３の乗算回路２３を通過する場合）
入力信号ＩＮ⇒第１の遅延回路１１⇒第２の遅延回路１２
⇒第３の乗算回路２３
⇒第２の加算回路３２⇒第３の加算回路３３
⇒出力信号ＯＵＴ
＜タップ４スルー＞（つまり、第４の乗算回路２４を通過する場合）
入力信号ＩＮ⇒第１の遅延回路１１⇒第２の遅延回路１２⇒第３の遅延回路１３
⇒第４の乗算回路２４
⇒第３の加算回路３３
⇒出力信号ＯＵＴ
したがって、第１の乗算回路２１〜第４の乗算回路２４の各遅延時間を同じ値と仮定すれば、タップ係数ａ１を入力するタップ１を有する第１の乗算回路２１を経由する場合と、タップ係数ａ２を入力するタップ２を有する第２の乗算回路２２を経由する場合との信号の遅延時間の差（タップ１−２間遅延時間Ｔ１２）は、第１の遅延回路１１を経由する時間だけで決定されることが分かる。

また、タップ係数ａ２を入力するタップ２を有する第２の乗算回路２２を経由する場合と、タップ係数ａ３を入力するタップ３を有する第３の乗算回路２３を経由する場合との信号の遅延時間の差（タップ２−３間遅延時間Ｔ２３）は、第２の遅延回路１２を経由する時間と第１の加算回路３１を経由する時間との差で与えられることが分かる。

また、タップ係数ａ３を入力するタップ３を有する第３の乗算回路２３を経由する場合と、タップ係数ａ４を入力するタップ４を有する第４の乗算回路２４を経由する場合との信号の遅延時間の差（タップ３−４間遅延時間Ｔ３４）は、第３の遅延回路１３を経由する時間と第２の加算回路３２を経由する時間との差で与えられることが分かる。

ここで、第１、第２、第３の加算回路３１，３２，３３を構成する各加算回路の遅延時間は通常短いので、タップ１−２間遅延時間Ｔ１２、タップ２−３間遅延時間Ｔ２３、タップ３−４間遅延時間Ｔ３４は、図５（ｂ）に示すように、おおまかには、各遅延回路（第１、第２、第３の遅延回路１１，１２，１３）それぞれの遅延時間で決定されることになる。

タップ１−２間遅延時間Ｔ１２、タップ２−３間遅延時間Ｔ２３、タップ３−４間遅延時間Ｔ３４の設定方法としては、適用するシステムにおけるシンボルレートＢの逆数である伝送ビット間隔τ（＝（１／Ｂ）：Ｂはシンボルレート）と同じ値に設定する整数型の場合と、伝送ビット間隔の半分（（τ／２）＝１／［２＊Ｂ］）に設定する場合の２種類が広く使用されている。４タップ構成の場合には、整数型も可能であるが、本既存技術１の場合には、図５（ｂ）に示すように、タップ１−２間遅延時間Ｔ１２、タップ２−３間遅延時間Ｔ２３、タップ３−４間遅延時間Ｔ３４をいずれも伝送ビット間隔の半分（τ／２）とする分数型の構成が用いられている。

タップ１−２間遅延時間Ｔ１２、タップ２−３間遅延時間Ｔ２３、タップ３−４間遅延時間Ｔ３４は、前述のように、それぞれ、主に、各遅延回路（第１、第２、第３の遅延回路１１，１２，１３）それぞれの遅延時間によって決定される。したがって、各遅延回路（第１、第２、第３の遅延回路１１，１２，１３）それぞれの遅延時間は相等しく、伝送ビット間隔τの半分（τ／２）に設定される。

各遅延回路（第１、第２、第３の遅延回路１１，１２，１３）の具体的な実現方法として、本既存技術１においては、基板上の配線を用いて、信号を該配線上を伝播させることによって実現している。しかし、この他にも、遅延バッファを遅延段として用いる実現方法もある。該遅延バッファとは、能動素子で構成されたアンプであって、増幅を目的とせず（つまり利得（ゲイン）が“１”であり）、信号を遅延させることだけを目的としたものである。

基板上の配線を用いる方法は、遅延バッファを用いる場合に比べて、遅延回路に消費電力を要しないという利点がある。しかしながら、配線を用いる方法の場合、信号の伝送レートが十分に高速の場合でない限り、基板上に長い配線が必要となり、ＦＦＥ型の等化回路のＩＣチップサイズが大きくなってしまうという課題がある。

例えば、伝送シンボルレートが１０Ｇｂｉｔ／ｓの場合、伝送ビット間隔τ＝１００ｐｓとなるので、図５に示す４タップの分数型（タップ間遅延時間（τ／２））の回路構成を実現しようとする場合、タップ１−２間遅延時間Ｔ１２、タップ２−３間遅延時間Ｔ２３、タップ３−４間遅延時間Ｔ３４として、それぞれ、５０ｐｓが必要となり、等化回路全体の総タップ間遅延時間として１５０ｐｓとすることが必要になる。

タップ１−２間遅延時間Ｔ１２、タップ２−３間遅延時間Ｔ２３、タップ３−４間遅延時間Ｔ３４は、前述のように、第１、第２、第３の遅延回路１１，１２，１３の各遅延時間でほぼ決定されるので、総タップ間遅延時間に相当する１５０ｐｓの遅延時間を各遅延回路１１，１２，１３の基板上の配線によって実現しようとすると、比誘電率１０のＩｎＰの基板上に配線する場合、約１５ｍｍの長さの配線が必要になる。この結果、ＦＦＥ型の等化回路として数ｍｍ角のＩＣチップの中で実現しようとしても、ＩＣチップサイズの増大を招いてしまう。

さらに、チップサイズを小さくするために、コンパクトに曲がりくねった配線とした場合には、インピーダンス整合が取れた配線を実現することが難しくなるという課題が生じる。

これに対して、利得（ゲイン）が“１”のバッファを遅延バッファとして用いる方式の場合、基板上の配線を用いる場合に比較して、より多くの消費電力を要するという課題はあるものの、配線を長く引き回さなくても、遅延バッファの遅延時間を利用して、所要の遅延時間を得ることができるため、チップサイズを小さくすることができるという利点が得られる。また、前述のように、チップサイズを小さくするために曲がりくねった配線を用いる場合よりも、遅延バッファというデバイスを用いて構成した遅延回路の方が、高い設計性が得られる。

かくのごとく、遅延バッファを遅延回路として用いる電気分散等化回路としては、次に示す既存技術２の技術がある。

（既存技術２）
次に、前記非特許文献２に記載のＦＦＥ型の電気分散等化回路について既存技術２として説明する。

本既存技術２においては、４０Ｇｂｉｔ／ｓの光信号を等化するために、ＥＥ（Electronic Equalizer：電気等化回路）を構成している。しかしながら、縦列接続した複数（図５の場合３個）の遅延バッファを遅延回路として用いると、遅延バッファの数が増加するとともに、信号波形が徐々に劣化してくるという問題が生じる。

例えば、群遅延平坦性について、或る１つの遅延バッファ回路が平坦ではない群遅延特性を有する場合、かくのごとき遅延バッファを多段に接続すると、各遅延バッファにおける群遅延時間の非平坦性が順次蓄積していき、群遅延時間の平坦性が次第に劣化してくるという問題が生じる。例えば、光ファイバ中に２０Ｇｂｉｔ／ｓ（つまり１ｂｉｔ当たりの時間間隔５０ｐｓ）のＮＲＺ信号を伝播する場合、信号帯域となる０〜１４ＧＨｚ程度の周波数範囲において、群遅延時間の偏差が、１ｂｉｔ当たりの時間間隔５０ｐｓに比して、十分に小さいことが必要である。

群遅延時間の偏差が大きく群遅延特性の劣悪な遅延回路を等化回路に用いると以下のような問題が生じる。すなわち、劣悪な群遅延特性を有する等化回路にディジタル信号を入力した場合、ディジタル信号は、広い範囲の周波数成分を含むため、群遅延時間の偏差が大きい回路では、周波数によって（すなわちビット列によって）遅延時間が大きく変動してしまう。

この結果、ＦＦＥ型の等化回路であるＥＤＣ（Electric Dispersion Compensation：電気分散補償）回路の後段に接続されるＣＤＲ（Clock and Data Recovery：クロック・データ再生）回路においては、周期的なクロック信号として再生されたタイミングに基づいて、ＥＤＣ回路の出力信号を識別してディジタル信号に変換するため、ＥＤＣ回路における群遅延時間の偏差に伴い、遅延時間に乱れが生じてしまった場合には、ＥＤＣ回路の出力信号をディジタル信号として再生する際に、識別エラーが発生し、ＢＥＲ（Bit Error Ratio）が劣化するという問題が発生する。

さらに、縦列接続した複数（図５の場合、３個）の遅延バッファを遅延回路として用いる場合、群遅延偏差の他にも、信号の非線形性の増加や、雑音の混入など、遅延バッファ数が増加すればするほど、信号の特性劣化が顕著になる。

ただし、従来技術１のように基板上の配線を遅延回路に用いた場合であっても、信号間の干渉や電源からの雑音の混入によって、遅延時間を長くすればするほど、信号特性は劣化する。

以上のように、一般に、電気分散等化回路の総タップ間遅延時間が長ければ長いほど、通過する信号は特性の劣化を受け、総タップ間遅延時間が短ければ短いほど、通過した信号の特性劣化を小さく抑えることができる。さらに、遅延回路として、遅延バッファのような能動回路を使用する場合には、総タップ間遅延時間が増加すれば増加するほど、遅延段数が増加するため、素子数が増加し、消費電力、チップ面積の面において不利になる。遅延回路として配線を用いる場合であっても、総タップ間遅延時間が増加すれば増加するほど、チップ面積が増大してしまう。

したがって、システム的には、総タップ間遅延時間をできるだけ短くした上で、タップ数を何個にして、必要な特性を出すのかが重要な課題になる。

ここで、ＦＦＥ型の電気分散等化回路を構成する場合、タップ数は少なければ少ないほど、制御の観点から、タップ係数の値の設定は容易であり、また、タップとしてＩＣチップの外部に出す端子の個数も少なくて済む。しかし、調整することができるタップ数が少なければ少ないほど、特性を最適に調整する自由度が減少するため、特性的には多少なりとも劣る傾向が生じる。

４０Ｇｂｉｔ／ｓクラスのＦＦＥ型の電気分散等化回路としては、従来技術として、３〜５タップのものがある。これらは、表１に示すように、各信号経路（各タップスルー）全てについて等間隔のタップ間遅延時間を用いて構成されている。つまり、３タップＦＦＥ型等化回路の場合は、各タップ間遅延時間は整数ビット間隔（τ）、４，５タップＦＦＥ型等化回路の場合は、各タップ間遅延時間は半整数（分数）のビット間隔（τ／２）が採用されている。

例えば、４４Ｇｂｉｔ／ｓ（シンボルレートＢ＝２２ＧＳｙｍｂｏｌ／ｓ）の場合、シンボルレートＢの逆数のタップ間隔はτ＝４５ｐｓであって、３タップ、５タップＦＦＥ型等化回路の場合の総タップ間遅延時間は、２τ＝９０ｐｓとなり、４タップＦＦＥ型等化回路の場合の総タップ間遅延時間は、１．５τ＝６８ｐｓとなる。

つまり、表１に示す３〜５タップのＦＦＥ型の電気分散等化回路の中では、４タップＦＦＥが、総タップ間遅延時間が最も短く、したがって、信号特性が優れ、また、消費電力の小さいＦＦＥ型等化回路を設計し易い。しかしながら、４タップＦＦＥ型等化回路には、次のような欠点がある。すなわち、４タップＦＦＥ型等化回路の欠点として、タップ間遅延時間に対する信号特性のマージンが狭いという問題がある。前述のように、４タップＦＦＥ型等化回路の場合、タップ間遅延時間は、ビット間隔の半分（０．５τ）が最適であるが、この最適な値からずれると、信号の特性が急激に劣化してしまう。

このことは、次のような２つの点で課題となる。

（１）ＦＦＥ型の電気分散等化回路を構成するデバイスの特性ばらつき、特性変動
プロセスのばらつきや、デバイス・配線モデリングの不完全性のために、設計した通りのＩＣを完全には作製することができないこと、さらに、温度による変動も伴うこと。

（２）求められるシステムの範囲
ＦＦＥ型の電気分散等化回路には、信号のシンボルレートとして一定の範囲内の対応が求められる。例えば、システムが利用するＦＥＣ（Forward Error Correction：エラー訂正用符号化）の種類によって、ビットレート（または１チャネル当たりのシンボルレート）には一定の幅が求められる。ＦＥＣによって、使用するシンボルレート（２２ＧＳｙｍｂｏｌ／ｓ）が、例えば２１．５Ｇ〜２２．５Ｇのように、５％変動すると、最適なタップ間遅延時間も５％変化する。

ここで、一例として、以下のような評価系を用いて、システムシミュレーションを行い、タップ間遅延時間ＴＤの変動に対する信号特性のマージンの計算結果について説明する。マージンを評価するために、システムの特性を示す指標として、Ｑ値を用いる。また、以下の具体的な計算には、光伝送シミュレータＶＰＩphotonics^ＴＭ（ＶＰＩ Systems社製）を用いている。

また、Ｑ値としては、ＢＥＲと一対一に対応する実効Ｑ値を用いる。この実効Ｑ値は、ＢＥＲと以下の式で関係付けられる。

ＢＥＲ＝（１／２）・ｅｒｆｃ（Ｑ／ｓｑｒｔ（２））
ここで、ｅｒｆｃ（ｘ）は、相補誤差関数を表し、単調減少関数である。ＢＥＲが低ければ低いほど、Ｑ値は高く、良好な特性を有していることを意昧する。したがって、ＦＦＥ型の電気分散等化回路として、Ｑ値が最大になるように（ＢＥＲが最小になるように）、タップ係数を調整することになる。つまり、タップ係数を最適に調整したときに、より広い範囲の状況において良好なＱ値を出すことができれば、優れたＦＦＥ型の電気分散等化回路を構成しているということになる。

４０Ｇｂｉｔ／ｓ ＲＺ−ＤＱＰＳＫシステムを例にとり、偏波分散を加えた状態で、図６の評価系を用いて、前記Ｑ値を求め、これにより、ＦＦＥ型の電気分散等化回路の性能を評価する。図６は、ＦＦＥ型の電気分散等化回路の性能を評価するための評価系の系統図である。

図６において、ＤＱＰＳＫ光送信機１０１から出る光に対し、ＡＳＥ（Amplified Spontaneous Emission：増幅された自発放出）光源１０２から発生するノイズをカプラで混合して、これにより、光ファイバアンプで発生するＡＳＥ雑音を模する。ＡＳＥ雑音を含む光信号の状態で、偏波分散（ＰＭＤ：Polarization Mode Dispersion）エミュレータ１０３によって意図的にＰＭＤを印加する。ＰＭＤが印加された光信号は、ＯＥ変換器１０４により電気信号に変換された後、ＦＦＥ型の電気分散等化回路１００に入力され、ＦＦＥ型の電気分散等化回路１００から出力される信号を、分離装置・エラー検出器１０５に入力することによって、Ｑ値を評価する。かくのごとき評価系によるＱ値評価は、実験的に行うこともできるし、あるいは、光通信シミュレータを用いてシミュレーションすることもできる。

ＲＺ−ＤＱＰＳＫシステムにおける従来の４タップＦＦＥ型電気分散等化回路の場合について、受信系の周波数帯域を固定し、各タップ間遅延時間（ＴＤ）を一様に変化させた場合（ＴＤ＝Ｔ１２＝Ｔ２３＝Ｔ３４）のＱ値の変化を、図６の評価系の光伝送シミュレーションによって計算した結果を図７に示す。つまり、図７は、従来の４タップＦＦＥ型等化回路を用いた場合の、タップ間遅延時間ＴＤに対するＱ値の依存性を示す特性図であり、横軸がタップ間遅延時間（ＴＤ）を、縦軸がＱ値を示している。

ここで、ＯＳＮＲ（Optical Signal to Noise Ratio：光信号雑音比）は１８ｄＢであり、信号伝送速度は４４Ｇｂｉｔ／ｓ（ＤＱＰＳＫはＩ，Ｑの２チャネルを使用するので、１チャネル当たりのシンボルレートＢ＝２２Ｇｂｉｔ／ｓ）である。また、受信系の３ｄＢ帯域は０．８Ｂとしている。なお、各乗算回路２１〜２４へそれぞれ印加するタップ係数ａ１〜ａ４については、それぞれの点で最適化している。

図７から、Ｑ値が最大（ほぼ１４．９ｄＢ）となる最適なタップ間遅延時間ＴＤは、０．５τ（Ｂ＝２２Ｇｂｉｔ／ｓのとき２３ｐｓ）であることが分かる。一方、各乗算回路にタップｉ（ｉ＝１〜４）に入力するタップ係数を最適化しているにも関わらず、タップ間遅延時間ＴＤがこの最適な状況つまり０．５τからずれると、図６に示すように、Ｑ値（すなわちＢＥＲ特性）が急激に劣化してくる。

つまり、図６から分かるように、α（＝タップ間遅延時間ＴＤ／ビット間隔τ）が０．５からずれると、Ｑ値特性が劣化してくる。Ｑ値のペナルティ（劣化分）を０．２ｄＢ以下に抑えるため（Ｑ値を１４．７ｄＢ以上に保つ）ためには、タップ間遅延時間ＴＤを０．４２τ（＝０．４２／Ｂ）〜０．５５τ（＝０．５５／Ｂ）程度に抑える必要があり、タップ間遅延時間ＴＤつまり遅延回路の遅延時間の余裕は０．１３τ（＝０．１３／Ｂ）程度しかない。

かくのごとく、従来技術による４タップＦＦＥ型電気分散等化回路においては、ＩＣ特性の設計とのずれや、温度による特性変動、ビットレートの対応範囲も含めて、このタップ間遅延時間ＴＤのずれを、伝送ビット間隔τの０．１３倍以内すなわち０．１３τという範囲内に常に収めるということは容易ではないという問題がある。
S.Wada et aｌ.,"Compensation for PMD-induced time-variant waveform distortions in 43-Gbit/s NRZ transmission by ultra-wideband electrical equalizer module"，IEEE OFC，OWE2(2006）. M．Nakamura et aｌ., "Electrical PMD equalizer ICs for a 40-Gbit/s transmission"，TuG4 OFC2005,(2005).

背景技術において前述したように、従来のＦＦＥ型電気分散等化回路の場合、特性劣化を最小限に抑えるためには、表１のごとく総タップ間遅延時間が最も短い４タップＦＦＥ型電気分散等化回路が良いが、該４タップＦＦＥ型電気分散等化回路においては、図７にて説明したごとく、タップ間隔つまりタップ間遅延時間ＴＤに対する信号特性のマージンが狭いという課題があった。

また、ＦＦＥ型電気分散等化回路のタップ間遅延時間ＴＤは、タップ数に応じて、伝送ビット間隔τと等間隔（整数型）または分数（１／２）間隔（分数型）のときに、最適な特性を示すことは良く知られていることであって、タップ数を増加させる場合、例えば４タップＦＦＥ型電気分散等化回路と同じ総タップ間遅延時間１．５τを用いて、５タップＦＦＥ型電気分散等化回路を作製したとしても、十分な分散補償特性を確保することはできない。

さらに、分数（１／２）間隔（分数型）としてタップ数を増やす意図をもって、４タップＦＦＥ型電気分散等化回路の各タップの中間に１タップずつ追加して、７タップＦＦＥ型電気分散等化回路を構成する場合、タップ数が増え過ぎて、タップ制御が複雑になってしまい、タップ最適化ルーチンが複雑かつ時間を要するようになって、応答速度の劣化を招いてしまう。さらに、外部の制御系だけでなく、ＦＦＥ型電気分散等化回路の内部でも、乗算回路やタップ制御回路が増加してしまい、消費電力・素子数・チップ面積の増大を招くという課題があった。

本発明は、かくのごとき状況に鑑みてなされたものであり、ＦＦＥ型の電気分散等化回路の総タップ間遅延時間を変化することなく、最少のタップの追加により自由度を増やして、受信モジュールの特性変動に対する信号特性のマージンがより広いＦＦＥ型の電気分散等化回路を提供することを目的としている。

本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。

第１の技術手段は、入力信号とあらかじめ定めたタップ係数との乗算を行う乗算回路と、入力信号をあらかじめ設定した時間遅延させる遅延回路と、入力信号の加算処理を行う加算回路とを少なくとも備えたＦＦＥ型の電気分散等化回路であって、
ｎ，ｍ（ｎ＞ｍ）を整数として、（２ｎ＋ｍ）個の乗算回路と、（２ｎ＋ｍ−１）個またはそれ以上の遅延回路と、１個以上の加算回路とからなって、（２ｎ＋ｍ）タップの等化回路を構成する場合に、適用するシステムの伝送シンボルレートの逆数であるビット間隔をτとするとき、
第ｉ番目（ｉ＝１〜（２ｎ＋ｍ−１）の整数）の前記乗算回路を通過するタップｉスルーの信号の遅延時間と、第（ｉ＋１）番目の前記乗算回路を通過するタップ（ｉ＋１）スルーの信号の遅延時間との差のタップｉ−（ｉ＋１）間遅延時間ＴＤが、式（１）

の関係にあることを特徴とする。

第２の技術手段は、入力信号とあらかじめ定めたタップ係数との乗算を行う乗算回路と、入力信号をあらかじめ設定した時間遅延させる遅延回路と、入力信号の加算処理を行う加算回路とを少なくとも備えたＦＦＥ型の電気分散等化回路であって、
ｎ，ｍ（ｎ＞ｍ）を整数として、（２ｎ＋ｍ）個の乗算回路と、（２ｎ＋ｍ−１）個またはそれ以上の遅延回路と、１個以上の加算回路とからなって、（２ｎ＋ｍ）タップの等化回路を構成する場合に、適用するシステムの伝送シンボルレートの逆数であるビット間隔をτとするとき、
第ｉ番目（ｉ＝１〜（２ｎ＋ｍ−１）の整数）の前記乗算回路を通過するタップｉスルーの信号の遅延時間と、第（ｉ＋１）番目の前記乗算回路を通過するタップ（ｉ＋１）スルーの信号の遅延時間との差のタップｉ−（ｉ＋１）間遅延時間ＴＤが、式（２）

の関係にあることを特徴とする。

第３の技術手段は、前記第１または第２の技術手段に記載の電気分散等化回路において、（２ｎ＋ｍ−１）タップの等化回路に対して、該（２ｎ＋ｍ−１）タップの等化回路の総タップ間遅延時間を変えることなく、さらに１つのタップを追加することにより、前記タップｉ−（ｉ＋１）間遅延時間ＴＤを前記式（１）または前記式（２）の関係となる（２ｎ＋ｍ）タップのＦＦＥ型の等化回路を構成することを特徴とする。

第４の技術手段は、前記第１ないし第３の技術手段のいずれかに記載の電気分散補償回路において、前記遅延回路が、能動素子を用いた回路によって構成されていることを特徴とする。

本発明の電気分散等化回路によれば、ＦＦＥ型の電気分散等化回路の総タップ間遅延時間を増加させず、つまり、信号特性の劣化を招くことなく、タップ数の増加を最小限として、受信モジュールやシステム要求に対する信号特性のマージンを増加させることができるという効果が得られる。

以下に、本発明に係る電気分散等化回路の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。

（本発明の特徴）
本発明の実施形態の説明に先立って、本発明の特徴について、その概要をまず説明する。本発明は、乗算回路と遅延回路と加算回路とから構成されるＦＦＥ型の電気分散等化回路において、ｎ、ｍ（ｎ＞ｍ）を整数とした場合に、（２ｎ＋ｍ）個の乗算回路と（２ｎ＋ｍ−１）個またはそれ以上の遅延回路と１個以上の加算回路とから構成し、適用するシステムの伝送シンボルレートＢの逆数であるビット間隔をτ（＝１／Ｂ）とするとき、第ｉ番目のタップスルー（信号経路）と第（ｉ＋１）番目のタップスルー（信号経路）との間のタップｉ−（ｉ＋１）間遅延時間ＴＤを、次の式（１）または式（２）

の関係とすることにより、信号経路それぞれにおいて信号が通過する時間（タップ間遅延時間）を所望の時間に調整し易くするとともに、自由度が大きく、受信モジュールの要求の変動に対する信号特性のマージンが大きいＦＦＥ型の電気分散等化回路を提供することを可能としている。

図１は、本発明によるＦＦＥ型（フィード・フォワード型）の電気分散等化回路の一例を示す構成図（図１（ａ））と該ＦＦＥ型等化回路のタップ間遅延時間を説明するための模式図（図１（ｂ））である。

図１のＦＦＥ型の電気分散等化回路の構成は、４個の遅延回路（第１の遅延回路１１、第２の遅延回路１２、第３の遅延回路１３、第４の遅延回路１４）、５個の乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４、第５の乗算回路２５）、４個の加算回路（第１の加算回路３１、第２の加算回路３２、第３の加算回路３３、第４の加算回路３４）からなる５タップのＦＦＥ型の回路としており、従来技術の図５の４タップＦＦＥ型の等化回路の中心部分に、最小限（１個）のタップを新たに追加した回路構成としている。

ここで、図１の各遅延回路、各乗算回路、各加算回路は、図５の従来技術の回路の場合と全く同様の機能を有しており、遅延回路は入力信号をあらかじめ設定した時間遅延させるものであり、乗算回路は入力信号とあらかじめ定めたタップ係数との乗算を行うものであり、加算回路は入力信号の加算処理を行うものである。

つまり、遅延回路（第１の遅延回路１１、第２の遅延回路１２、第３の遅延回路１３、第４の遅延回路１４）は、縦列接続され、入力信号ＩＮを、あらかじめ決められた一定の遅延時間ずつ順次遅延させて出力する機能を有する。

乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４、第５の乗算回路２５）は、入力信号ＩＮおよび各遅延回路（第１の遅延回路１１、第２の遅延回路１２、第３の遅延回路１３、第４の遅延回路１４）の出力信号からそれぞれの乗算回路に入力される入力信号に対して、各乗算回路ごとにあらかじめ指定された一定のタップ係数（それぞれ、タップ係数ａ１，ａ２，ａ３，ａ４，ａ５）を乗じた信号を出力する機能を有する。通常、タップ係数（タップ係数ａ１，ａ２，ａ３，ａ４，ａ５）の値としては、−１〜１の範囲内の値を採るように設計される。

また、加算回路（第１の加算回路３１、第２の加算回路３２、第３の加算回路３３、第４の加算回路３４）は、２つの入力信号を足し合わせた信号を出力する機能を有し、まず、第１の乗算回路２１、第２の乗算回路２２の出力信号を加算し、しかる後、第１の乗算回路２１、第２の乗算回路２２の出力信号の加算結果と第３の乗算回路２３の出力信号とを加算し、さらに、その加算結果に第４の乗算回路２４の出力信号を加算し、最後に、第４の乗算回路２４の出力信号までの加算結果に第５の乗算回路２５の出力信号を加算することによって、各乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４、第５の乗算回路２５）の出力信号を順次加算する機能を有する。

ただし、図１のＦＦＥ型の電気分散等化回路の構成においては、各タップ係数（ａ１，ａ２，ａ３，ａ４，ａ５）それぞれと演算を行う各乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４、第５の乗算回路２５）を通過する各信号経路（タップスルー）について、隣接する信号経路（タップスルー）間の信号の遅延時間の差を示す各タップ間隔（つまり各タップ間遅延時間）が、図５の従来技術の回路の場合とは異なり、等間隔すなわち一様にはなっておらず、異なる間隔になっている。

すなわち、図１（ｂ）に示すように、各遅延回路（第１、第２、第３、第４の遅延回路１１，１２，１３，１４）のうち、両端の第１、第４の遅延回路１１，１４の遅延時間によってほぼ決定されるタップ１−２間遅延時間Ｔ１２、タップ４−５間遅延時間Ｔ４５は、伝送ビット間隔τの半分つまり（τ／２）に設定されているが、中央の第２、第３の遅延回路１２，１３の遅延時間によってほぼ決定されるタップ２−３間遅延時間Ｔ２３、タップ３−４間遅延時間Ｔ３４は、タップ１−２間遅延時間Ｔ１２、タップ４−５間遅延時間Ｔ４５の半分つまり伝送ビット間隔τの（１／４）の（τ／４）に設定されている。

この結果、図１の５タップＦＦＥ型の電気分散等化回路は、図５に示した従来技術の４タップＦＦＥ型の電気分散等化回路に対して、総タップ間遅延時間（１．５τ）を変化させることなく、図５の４タップＦＦＥ型の電気分散等化回路のタップ２，３の間に１つのタップを追加した場合と等価な回路構成となっている。したがって、図１の５タップＦＦＥ型の電気分散等化回路の構成において、中心に位置する第３のタップ係数ａ３を０にした場合には、当該５タップＦＦＥ型の電気分散等化回路の動作は、図５の４タップＦＦＥ型の電気分散等化回路と等価になるので、タップ係数を最適化した場合の信号特性は、４タップＦＦＥ型の電気分散等化回路に比して決して劣ることはない。

さらに、図１の５タップＦＦＥ型の電気分散等化回路は、図５の４タップＦＦＥ型の電気分散等化回路に対して最小限（１個）のタップを追加することによって、自由度を増やして、受信モジュールの特性変動に対する信号特性のマージンが、図５の４タップＦＦＥ型の電気分散等化回路よりも、より広い回路として構成することができる。

図１において、各タップ係数ａｉ（ｉ＝１〜５）を入力するタップ（タップｉ）が接続されている乗算回路（第１の乗算回路２１、第２の乗算回路２２、第３の乗算回路２３、第４の乗算回路２４、第５の乗算回路２５）それぞれを入力信号が通過していく場合について、ＦＦＥ型の電気分散等化回路（ＩＣ）の信号通過経路（タップｉスルー）すなわち入力信号ＩＮから出力信号ＯＵＴに至るまでに通過する各演算回路の経路を記述すると、以下のようになる。

＜タップ１スルー＞（つまり、第１の乗算回路２１を通過する場合）
入力信号ＩＮ
⇒第１の乗算回路２１
⇒第１の加算回路３１⇒第２の加算回路３２⇒第３の加算回路３３⇒第４の加算回路３４
⇒出力信号ＯＵＴ
＜タップ２スルー＞（つまり、第２の乗算回路２２を通過する場合）
入力信号ＩＮ
⇒第１の遅延回路１１
⇒第２の乗算回路２２
⇒第１の加算回路３１⇒第２の加算回路３２⇒第３の加算回路３３⇒第４の加算回路３４
⇒出力信号ＯＵＴ
＜タップ３スルー＞（つまり、第３の乗算回路２３を通過する場合）
入力信号ＩＮ
⇒第１の遅延回路１１⇒第２の遅延回路１２
⇒第３の乗算回路２３
⇒第２の加算回路３２⇒第３の加算回路３３⇒第４の加算回路３４
⇒出力信号ＯＵＴ
＜タップ４スルー＞（つまり、第４の乗算回路２４を通過する場合）
入力信号ＩＮ
⇒第１の遅延回路１１⇒第２の遅延回路１２⇒第３の遅延回路１３
⇒第４の乗算回路２４
⇒第３の加算回路３３⇒第４の加算回路３４
⇒出力信号ＯＵＴ
＜タップ５スルー＞（つまり、第５の乗算回路２５を通過する場合）
入力信号ＩＮ
⇒第１の遅延回路１１⇒第２の遅延回路１２⇒第３の遅延回路１３⇒第４の遅延回路１４
⇒第５の乗算回路２５
⇒第４の加算回路３４
⇒出力信号ＯＵＴ
したがって、第１の乗算回路２１〜第５の乗算回路２５の各遅延時間を同じ値と仮定すれば、各タップ間隔つまり各タップ間遅延時間（タップ１スルーとタップ２スルーとの間のタップ１−２間遅延時間ＴＤ１２、タップ２スルーとタップ３スルーとの間のタップ２−３間遅延時間ＴＤ２３、タップ３スルーとタップ４スルーとの間のタップ３−４間遅延時間ＴＤ３４、タップ４スルーとタップ５スルーとの間のタップ４−５間遅延時間ＴＤ４５）は、ほぼ、以下のように決定される。

タップ１スルーとタップ２スルーとの間のタップ１−２間遅延時間ＴＤ１２は、
ＴＤ１２＝第１の遅延回路１１の遅延時間
であり、タップ２スルーとタップ３スルーとの間のタップ２−３間遅延時間ＴＤ２３は、
ＴＤ２３＝第２の遅延回路１２と第１の加算回路３１の遅延時間差
であり、タップ３スルーとタップ４スルーとの間のタップ３−４間遅延時間ＴＤ３４は、
ＴＤ３４＝第３の遅延回路１３と第２の加算回路３２の遅延時間差
であり、タップ４スルーとタップ５スルーとの間のタップ４−５間遅延時間ＴＤ４５は、
ＴＤ４５＝第４の遅延回路１４と第３の加算回路３３の遅延時間差
である。

図１（ａ）の５タップＦＦＥ型の電気分散等化回路について、従来技術の場合と同様の図６に示した評価系を用いて、タップ間隔つまりタップ間遅延時間ＴＤに対してＱ値特性をシミュレーションした結果を図２に示している。つまり、図２は、図１の５タップＦＦＥ型の電気分散等化回路を用いた場合の、タップ間遅延時間ＴＤに対するＱ値の依存性を示す特性図であり、横軸がタップ間遅延時間（ＴＤ）を、縦軸がＱ値を示している。

図２の場合も、図７の従来技術の場合と同様、ＯＳＮＲ（Optical Signal to Noise Ratio：光信号雑音比）は１８ｄＢ、信号伝送速度（ビットレート）は４４Ｇｂｉｔ／ｓ（１チャネル当たりのシンボルレートＢ＝２２Ｇｂｉｔ／ｓ）、受信回路の３ｄＢ帯域は０．８Ｂである。

また、図２に示す特性図の横軸のタップ間遅延時間ＴＤは、５個のタップスルーに関する４個のタップ間遅延時間のうち、両端のタップスルーに関するタップ１−２間遅延時間Ｔ１２、タップ４−５間遅延時間Ｔ４５を表している（ＴＤ＝Ｔ１２＝Ｔ４５）。つまり、タップ１−２間遅延時間Ｔ１２、タップ４−５間遅延時間Ｔ４５については、前述のように、図５の従来技術の場合と同様、伝送ビット間隔τ（伝送シンボルレートＢの逆数）の半分すなわち（τ／２）に設定されているものの、残りの内側のタップスルーに関するタップ２−３間遅延時間Ｔ２３、タップ３−４間遅延時間Ｔ３４は、図５の従来技術の場合とは異なり、タップ１−２間遅延時間Ｔ１２、タップ４−５間遅延時間Ｔ４５の半分の（ＴＤ／２）すなわち伝送ビット間隔τの（１／４）となる（τ／４）に設定されている。

つまり、図１の５タップＦＦＥ型の電気分散等化回路の場合、図５の従来技術とは異なり、タップ１スルーとタップ２スルーとの間およびタップ４スルーとタップ５スルーとの間のタップ間隔すなわちタップ間遅延時間（Ｔ１２＝Ｔ４５＝ＴＤ）と、タップ２スルーとタップ３スルーとの間およびタップ３スルーとタップ４スルーとの間のタップ間隔すなわちタップ間遅延時間（Ｔ２３＝Ｔ３４＝ＴＤ／２）とを、変化させて、それぞれの点でＱ値が最も高くなるように、５個のタップ係数ａ１〜ａ５を最適化している。

図１の５タップＦＦＥ型の電気分散等化回路において、ＴＤ＝０．５τのとき、図２に示すように、従来の４タップＦＦＥ型の電気分散等化回路の場合の図６と同様にほぼＱ＝１４．９ｄＢとなっているが、このときは、中心の３番目のタップ係数ａ３（つまり第３の乗算回路２３のタップ３に入力されるタップ係数ａ３）は０であり、図５の従来の４タップＦＦＥ型電気分散等化回路の場合における図７の場合と等価であることがわかる。

かかる場合において、Ｑ値の劣化分を０．２ｄＢ以下に抑えて、Ｑ値として１４．７ｄＢ以上という要件を満たすために必要なタップ間遅延時間ＴＤつまりタップ間隔の範囲は、図２に示すように、０．４τ（＝０．４／Ｂ）〜０．６７τ（＝０．６７／Ｂ）であり、図５の従来の４タップＦＦＥ型の電気分散等化回路の場合（０．３２τ〜０．５５τ）の０．１３τ（＝０．１３／Ｂ）に比し、マージンが約２倍（０．２７τ（＝０．２７／Ｂ））に広がったことを確認することができる。

つまり、図１の５タップＦＦＥ型の電気分散等化回路においては、各タップスルー間の全てに亘ってタップ間隔を一様にしないで、各タップスルー間で変化させることにより、図５の従来の４タップＦＦＥ型電気分散等化回路から総タップ間遅延時間を変化させることなく、図５の従来の４タップＦＦＥ型電気分散等化回路に１つのタップを追加する構成とすることによって、従来の４タップＦＦＥ型電気分散等化回路と同等のＱ値を確保しつつ、タップ間隔つまりタップ間遅延時間に対する信号特性のマージンを従来の等化回路よりも拡大することができるという効果が得られている。

ここで、本実施形態においては、図１のような回路構成を一例として示したが、一般に知られているように、各タップスルーに関するタップ間隔つまりタップ間遅延時間ＴＤが、図１にて説明したような関係になるように設計されてさえいれば、回路構成は図１と異なる構成であっても良い。例えば、図３は、本発明によるＦＦＥ型の電気分散等化回路の図１とは異なる例を示す構成図であり、加算回路の接続位置を図１から変更した回路構成の例を示している。図３において、ＦＦＥ型の電気分散等化回路の信号通過経路（タップｉスルー）すなわち入力信号ＩＮから出力信号ＯＵＴに至るまでに通過する各演算回路の経路を記述すると、以下のようになる。

＜タップ１スルー＞（つまり、第１の乗算回路２１を通過する場合）
入力信号ＩＮ
⇒第１の乗算回路２１
⇒第１の加算回路３１
⇒出力信号ＯＵＴ
＜タップ２スルー＞（つまり、第２の乗算回路２２を通過する場合）
入力信号ＩＮ
⇒第１の遅延回路１１
⇒第２の乗算回路２２
⇒第２の加算回路３２⇒第１の加算回路３１
⇒出力信号ＯＵＴ
＜タップ３スルー＞（つまり、第３の乗算回路２３を通過する場合）
入力信号ＩＮ
⇒第１の遅延回路１１⇒第２の遅延回路１２
⇒第３の乗算回路２３
⇒第３の加算回路３３⇒第２の加算回路３２⇒第１の加算回路３１
⇒出力信号ＯＵＴ
＜タップ４スルー＞（つまり、第４の乗算回路２４を通過する場合）
入力信号ＩＮ
⇒第１の遅延回路１１⇒第２の遅延回路１２⇒第３の遅延回路１３
⇒第４の乗算回路２４
⇒第４の加算回路３４⇒第３の加算回路３３⇒第２の加算回路３２⇒第１の加算回路３１
⇒出力信号ＯＵＴ
＜タップ５スルー＞（つまり、第５の乗算回路２５を通過する場合）
入力信号ＩＮ
⇒第１の遅延回路１１⇒第２の遅延回路１２⇒第３の遅延回路１３⇒第４の遅延回路１４
⇒第５の乗算回路２５
⇒第４の加算回路３４⇒第３の加算回路３３⇒第２の加算回路３２⇒第１の加算回路３１
⇒出力信号ＯＵＴ
例えば、図３の回路構成の場合、各乗算回路（乗算回路２１，２２，２３，２４，２５）の遅延時間が同じと仮定すれば、タップ１スルー、タップ２スルーの２つの経路の遅延時間差つまりタップ１−２間遅延時間ＴＤ１２については、第１の遅延回路１１と第２の加算回路３２との遅延時間の和として与えられ、そして、タップ４スルー、タップ５スルーの２つの経路のタップ４−５間遅延時間ＴＤ４５については、第４の遅延回路１４の遅延時間として与えられる。したがって、タップ１−２間遅延時間ＴＤ１２およびタップ４−５間遅延時間ＴＤ４５が伝送ビット間隔の半分である（τ／２）になるように設計すれば良いことになる。

また、タップ２スルー、タップ３スルーの２つの経路の遅延時間差つまりタップ２−３間遅延時間ＴＤ２３については、第２の遅延回路１２と第３の加算回路３３との遅延時間の和として与えられ、そして、タップ３スルー、タップ４スルーの２つの経路のタップ３−４間遅延時間ＴＤ３４については、第３の遅延回路１３と第４の加算回路３４との遅延時間の和として与えられる。したがって、タップ２−３間遅延時間ＴＤ２３およびタップ３−４間遅延時間ＴＤ３４が、タップ１−２間遅延時間ＴＤ１２、タップ４−５間遅延時間ＴＤ４５の半分つまり伝送ビット間隔の（１／４）である（τ／４）になるように設計すれば良いことになる。

また、図４のように、遅延回路が複数に分割された回路構成であっても、図１、図３の５タップＦＦＥ型の電気分散等化回路の場合と同様の効果が得られる。図４は、本発明によるＦＦＥ型の電気分散等化回路の図３と異なる例を示す構成図であり、図３における第１〜第４の遅延回路１１〜１４の各遅延回路を、それぞれ、第１ａの遅延回路〜第４ａの遅延回路１１ａ〜１４ａと第１ｂの遅延回路〜第４ｂの遅延回路１１ｂ〜１４ｂとの２つに分割して、分割した一方の第１ａの遅延回路〜第４ａの遅延回路１１ａ〜１４ａを、それぞれ、図３の第１〜第４の遅延回路１１〜１４と同じ位置に接続し、他方の第１ｂの遅延回路〜第４ｂの遅延回路１１ｂ〜１４ｂを、対応する各加算回路（第１〜第４の加算回路３１〜３４）の前段に接続している例を示している。

図４の回路構成の場合においても、各タップスルー(信号経路)におけるタップ間遅延時間ＴＤを、図１の回路構成において規定された場合と同様に設定する必要がある。例えば、図４のタップ１スルー、タップ２スルーの２つの経路の遅延時間差つまりタップ１−２間遅延時間ＴＤ１２については、以下の２つの経路における遅延時間の差として与えられる。

＜タップ１スルー＞（つまり、第１の乗算回路２１を通過する場合）
入力信号ＩＮ
⇒第１の乗算回路２１
⇒第１の加算回路３１
⇒出力信号ＯＵＴ
＜タップ２スルー＞（つまり、第２の乗算回路２２を通過する場合）
入力信号ＩＮ
⇒第１ａの遅延回路１１ａ
⇒第２の乗算回路２２
⇒第２の加算回路３２
⇒第１ｂの遅延回路１１ｂ⇒第１の加算回路３１
⇒出力信号ＯＵＴ
したがって、各乗算回路（第１、第２の乗算回路２１，２２）の遅延時間が同じと仮定すれば、タップ１−２間遅延時間Ｔ１２は、第１ａ、第１ｂの遅延回路１１ａ，１１ｂと第２の加算回路３２との遅延時間の和として与えられ、この遅延時間の和が、伝送ビット間隔τの半分である（τ／２）になるように設計すれば良いことになる。

また、例えば、図４のタップ３スルーは以下に示すような信号経路になるので、タップ２スルー、タップ３スルーの２つの経路の遅延時間差つまりタップ２−３間遅延時間Ｔ２３ついては、各乗算回路（第２、第３の乗算回路２２，２３）の遅延時間が同じと仮定すれば、第２ａ、第２ｂの遅延回路１２ａ，１２ｂと第３の加算回路３３との遅延時間の和として与えられ、この遅延時間の和が、伝送ビット間隔τの（１／４）である（τ／４）になるように設計すれば良いことになる。

＜タップ３スルー＞（つまり、第３の乗算回路２３を通過する場合）
入力信号ＩＮ
⇒第１ａの遅延回路１１ａ⇒第２ａの遅延回路１２ａ
⇒第３の乗算回路２３
⇒第３の加算回路３３
⇒第２ｂの遅延回路１２ｂ⇒第２の加算回路３２
⇒第１ｂの遅延回路１１ｂ⇒第１の加算回路３１
⇒出力信号ＯＵＴ
以上の各実施形態において具体的なシミュレーションを行うに当たっては、タップ間隔すなわちタップ間遅延時間ＴＤを変化させる際に、電気分散等化回路の各信号経路全てのタップ間遅延時間を独立にして変化させてシミュレーションを行う場合、変化の種類が多過ぎるため、タップ間隔すなわちタップ間遅延時間ＴＤを全ての信号経路について一様にした状態でシミュレーションを行った。

しかし、タップ間遅延時間ＴＤが、信号経路間で、非一様に変化させた場合であっても、例えば、タップ１−２間遅延時間Ｔ１２とタップ３−４間遅延時間３−４が異なる変化を受けた場合であっても、図１、図３、図４に例示したように、総タップ間遅延時間を維持した状態で、電気分散等化回路のタップ数を例えば４タップから５タップに１つだけ増加させることによって、信号特性の改善が得られることは明らかである。

なお、図１、図３、図４に示した各ＦＦＥ型の電気分散等化回路における各遅延回路（第１〜第４の遅延回路１１〜１４、または、第１ａ〜第４ａの遅延回路１１ａ〜１４ａおよび第１ｂ〜第４ｂの遅延回路１１ｂ〜１４ｂ）を、スイッチング素子などの能動素子を用いた能動回路（すなわち遅延バッファ回路等）によって構成することが、遅延特性、チップサイズの縮小などの観点から望ましい。

また、以上の実施形態の説明においては、ＦＦＥ型の電気分散等化回路の構成として、５タップＦＦＥ型として、５個の乗算回路、４個の遅延回路、４個の加算回路を用いた場合について説明したが、乗算回路、遅延回路、加算回路の各回路の個数は、かかる場合に限るものではなく、乗算回路、遅延回路、加算回路の各回路を少なくとも備えて構成すれば良い。つまり、一般に、ｎ，ｍ（ｎ＞ｍ）を整数としたときに、（２ｎ＋ｍ）タップのＦＦＥ型の電気分散等化回路を構成する場合、（２ｎ＋ｍ）個の乗算回路と、（２ｎ＋ｍ−１）個またはそれ以上の個数の遅延回路とによって構成すれば良い。また、加算回路は、４個や（２ｎ＋ｍ−１）個などでなくとも、１個の加算回路を用いて電気分散等化回路の出力直前で全ての信号経路の信号を加算するようにしても良いし、電気分散等化回路の出力までの間に順次加算することによって、全ての信号経路を通過した信号を加算するように構成すれば良く、１個以上であれば、任意の個数で構わない。

ここで、適用するシステムの伝送シンボルレートをＢ、その逆数であるビット間隔をτ（＝１／Ｂ）とするとき、ｉ番目のタップｉスルーと（ｉ＋１）番目のタップ（ｉ＋１）スルーとの間のタップｉ−（ｉ＋１）間遅延時間ＴＤは、次の式（１）または式（２）

の関係になるように調整すれば良い。

(本発明による実施形態の効果)
以上に詳細に説明したように、本発明による実施形態として例示した電気分散等化回路の回路構成によれば、例えば５タップＦＦＥ型の電気分散等化回路の各タップスルー間の遅延時間の差つまりタップ間隔（タップ間遅延時間）を一様にしないで、変化させることにより、４タップＦＦＥ型の電気分散等化回路に対して、総タップ間遅延時間を増加させず、つまり、信号特性の劣化を招くことなく、タップ数の増加を最小限の１個のみに抑えて構成することにより、受信モジュールの要求や適用システムの要求に対する信号特性のマージンを増加させることができるという効果が得られる。

すなわち、本発明による実施形態として例示した電気分散等化回路においては、４タップＦＦＥ型の電気分散等化回路の端に同じタップ間隔（例えばτ／２）でタップ数を増やして、該４タップＦＦＥ型の電気分散等化回路に比し、５タップＦＦＥ型の電気分散等化回路としての総タップ間遅延時間を増やす代わりに、総タップ間遅延時間を変えないように、タップ間隔を変化させた状態で、４タップＦＦＥ型の電気分散等化回路の中心部分に、最小限（１個）のタップを追加することによって、自由度を増やして、受信モジュールの特性変動に対するマージンがより広い５タップ構成のＦＦＥ型の電気分散等化回路を実現している。

本発明によるＦＦＥ型の電気分散等化回路の一例を示す構成図（図１（ａ））と、該ＦＦＥ型等化回路のタップ間遅延時間を説明するための模式図（図１（ｂ））である。 図１の５タップＦＦＥ型の電気分散等化回路を用いた場合の、タップ間遅延時間ＴＤに対するＱ値の依存性を示す特性図である。 本発明によるＦＦＥ型の電気分散等化回路の図１とは異なる例を示す構成図である。 本発明によるＦＦＥ型の電気分散等化回路の図３と異なる例を示す構成図である。 従来技術における４タップＦＦＥ型等化回路のブロック構成を示すブロック構成図（図５（ａ））と、該４タップＦＦＥ型等化回路のタップ間遅延時間を説明するための模式図（図５（ｂ））である。 ＦＦＥ型の電気分散等化回路の性能を評価するための評価系の系統図である。 従来の４タップＦＦＥ型等化回路を用いた場合の、タップ間遅延時間ＴＤに対するＱ値の依存性を示す特性図である。

符号の説明

１１…第１の遅延回路、１１ａ…第１ａの遅延回路、１１ｂ…第１ｂの遅延回路、１２…第２の遅延回路、１２ａ…第２ａの遅延回路、１２ｂ…第２ｂの遅延回路、１３…第３の遅延回路、１３ａ…第３ａの遅延回路、１３ｂ…第３ｂの遅延回路、１４…第４の遅延回路、１４ａ…第４ａの遅延回路、１４ｂ…第４ｂの遅延回路、２１…第１の乗算回路、２２…第２の乗算回路、２３…第３の乗算回路、２４…第４の乗算回路、２５…第５の乗算回路、３１…第１の加算回路、３２…第２の加算回路、３３…第３の加算回路、３４…第４の加算回路、１００…ＦＦＥ型の電気分散等化回路、１０１…ＤＱＰＳＫ光送信機、１０２…ＡＳＥ光源、１０３…偏波分散エミュレータ、１０４…ＯＥ変換器、１０５…分離装置・エラー検出器。

Claims (3)

1. 入力信号とあらかじめ定めたタップ係数との乗算を行う乗算回路と、入力信号をあらかじめ設定した時間遅延させる遅延回路と、入力信号の加算処理を行う加算回路とを少なくとも備えたＦＦＥ型の電気分散等化回路であって、
   ｎ，ｍ（ｎ＞ｍ）を整数として、（２ｎ＋ｍ）個の乗算回路と、（２ｎ＋ｍ−１）個またはそれ以上の遅延回路と、１個以上の加算回路とからなって、（２ｎ＋ｍ）タップの等化回路を構成する場合に、適用するシステムの伝送シンボルレートの逆数であるビット間隔をτとするとき、
   第ｉ番目（ｉ＝１〜（２ｎ＋ｍ−１）の整数）の前記乗算回路を通過するタップｉスルーの信号の遅延時間と、第（ｉ＋１）番目の前記乗算回路を通過するタップ（ｉ＋１）スルーの信号の遅延時間との差のタップｉ−（ｉ＋１）間遅延時間ＴＤが、式（１）
   ｉ＝１〜（ｎ−１）の場合 ：ＴＤ＝τ／２
   ｉ＝ｎ〜（ｎ＋ｍ）の場合 ：ＴＤ＝τ／４ （１）
   ｉ＝（ｎ＋ｍ＋１）〜（２ｎ＋ｍ−１）の場合：ＴＤ＝τ／２
   の関係にあることを特徴とする電気分散等化回路。
2. 請求項１に記載の電気分散等化回路において、（２ｎ＋ｍ−１）タップの等化回路に対して、該（２ｎ＋ｍ−１）タップの等化回路の総タップ間遅延時間を変えることなく、さらに１つのタップを追加することにより、前記タップｉ−（ｉ＋１）間遅延時間ＴＤを前記式（１）の関係となる（２ｎ＋ｍ）タップのＦＦＥ型の等化回路を構成することを特徴とする電気分散等化回路。
3. 請求項１又は２に記載の電気分散等化回路において、前記遅延回路が、能動素子を用いた回路によって構成されていることを特徴とする電気分散等化回路。
   
   

Images