CN111865303B - 一种时钟鉴相方法及装置 - Google Patents

Abstract

本发明提供一种时钟鉴相方法及装置，该方法包括：生成多路输出时钟，从多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并记录目标输出时钟和所述待鉴相时钟的第一偏差值；在相邻的两个时钟周期内，根据基准时钟对目标输出时钟进行采样，并根据采样结果确定目标输出时钟与基准时钟是否对齐；若未对齐，则根据预设的相位值对目标输出时钟的相位进行调整，并再次进行采样和判断，直至确定目标输出时钟与基准时钟对齐，记录调整后的目标输出时钟和目标输出时钟的第二偏差值；若对齐，则根据第一偏差值和第二偏差值对待鉴相时钟进行补偿。应用本发明实施例可以提高鉴相精度。

Description

一种时钟鉴相方法及装置

技术领域

本发明涉及网络通信技术领域，尤其涉及一种时钟鉴相方法及装置。

背景技术

时钟鉴相主要是鉴别两个同源同频时钟的相位关系，该技术在各个领域中有广泛的应用。

通信网中，很多业务都依赖于全网的时间同步，特别是目前网络正在向5G演化，承载网需要具备大带宽、低延时、高精度时间同步、以及灵活组网等功能。其中超高精度时间同步要求单设备节点的同步精度在5ns以内。

在1588时间同步协议的处理过程中，需要记录发送和接收的PTP(Precision TimeProtocol，高精度时间同步协议)事件报文时间戳，然而发送报文时间戳是在发送钟时钟域内记录，接收报文时间戳在接收钟时钟域内记录，设备内部的时间又是在TSU(Time StampUnit，时间戳单元)时钟域内产生，这些时钟域同频但是相位不同，直接跨时钟域记录时间至少会产生一个时钟周期的误差。为了实现超高精度的同步误差，需要对发送时钟和接收时钟与基准时钟进行鉴相，找出这些时钟之间的相位差，将相位差补偿到最终记录的时间戳值内，以此提高同步时间同步精度。

目前，实现时钟鉴相的方案是将FPGA(Field－Programmable Gate Array，现场可编程门阵列)内部的时钟通过管脚输出到外部给专用的时钟芯片进行鉴相，该实现方案需要一颗专用的鉴相芯片，具有一定的硬件成本，增加PCB(Printed Circuit Board，印刷电路板)布局布线的难度；此外，时钟从FPGA管脚输出，存在一定的抖动偏差，同时经过外部PCB走线，再到鉴相芯片，难以实现更高的精度。

发明内容

本发明提供一种时钟鉴相方法及装置，以解决现有技术中时钟鉴相需要使用专用鉴相芯片的问题。

根据本发明实施例的第一方面，提供一种时钟鉴相方法，应用于FPGA，所述方法包括：

根据输入的待鉴相时钟，生成多路输出时钟；其中，所述多路输出时钟与所述待鉴相时钟同频，且每一路的输出时钟的相位与所述待鉴相时钟的相位的偏差值不同；

从所述多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并记录所述目标输出时钟和所述待鉴相时钟的第一偏差值；

在相邻的两个时钟周期内，根据所述基准时钟对所述目标输出时钟进行采样，并根据采样结果确定所述目标输出时钟与所述基准时钟是否对齐；

若未对齐，则根据预设的相位值对所述目标输出时钟的相位进行调整，并再次进行采样和判断，直至确定所述目标输出时钟与所述基准时钟对齐，记录调整后的目标输出时钟和所述目标输出时钟的第二偏差值；

若对齐，则根据所述第一偏差值和第二偏差值对所述待鉴相时钟进行补偿。

根据本发明实施例的第二方面，提供一种时钟鉴相装置，应用于FPGA，所述装置包括：

鉴相时钟生成模块、初步相位判定模块、时钟多路复用器、精细相位判定模块以及鉴相控制模块；其中：

所述鉴相时钟生成模块，用于根据输入的待鉴相时钟，生成多路输出时钟；其中，所述多路输出时钟与所述待鉴相时钟同频，且每一路的输出时钟的相位与所述待鉴相时钟的相位的偏差值不同；

所述初步相位判定模块，用于从所述多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并将所述目标输出时钟与所述基准时钟的第一相位偏差值输出给所述鉴相控制模块；

所述时钟多路复用器，用于根据所述初步相位判定模块的确定结果从所述多路输出时钟中确定所述目标输出时钟，并输出给精细相位判定模块；

所述精细相位判定模块，用于在相邻的两个时钟周期内，根据所述基准时钟对所述目标输出时钟进行采样，并根据采样结果确定所述目标输出时钟与所述基准时钟是否对齐；若未对齐，则根据预设的相位值对所述目标输出时钟的相位进行调整，并再次进行采样和判断，直至确定所述目标输出时钟与所述基准时钟对齐，并调整后的目标输出时钟和目标输出时钟的第二偏差值输出给所述鉴相控制模块；

所述鉴相控制模块，用于当所述目标输出时钟与所述基准时钟对齐时，根据所述第一偏差值和第二偏差值对所述待鉴相时钟进行补偿。

应用本发明实施例，通过根据输入的待鉴相时钟，生成多路输出时钟，从多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并记录目标输出时钟和所述待鉴相时钟的第一偏差值；在相邻的两个时钟周期内，根据基准时钟对目标输出时钟进行采样，并根据采样结果确定目标输出时钟与基准时钟是否对齐；若未对齐，则根据预设的相位值对目标输出时钟的相位进行调整，并再次进行采样和判断，直至确定目标输出时钟与基准时钟对齐，记录调整后的目标输出时钟和目标输出时钟的第二偏差值；若对齐，则根据第一偏差值和第二偏差值对待鉴相时钟进行补偿，避免了专用鉴相芯片的部署，降低了PCB布局布线的难度，减少了鉴相时的干扰源，提高了鉴相精度。

附图说明

图1是本发明实施例提供的一种时钟鉴相方法的流程示意图；

图2是本发明实施例提供的一种具体应用场景的架构示意图；

图3A是本发明实施例提供的一种初步鉴相过程中的采样示意图；

图3B是本发明实施例提供的一种精细鉴相过程中的采样示意图；

图4是本发明实施例提供的一种时钟鉴相装置的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明实施例中的技术方案，并使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明实施例中技术方案作进一步详细的说明。

请参见图1，为本发明实施例提供的一种时钟鉴相方法的流程示意图，其中，该时钟鉴相方法可以应用于FPGA，如图1所示，该时钟鉴相方法可以包括以下步骤：

步骤101、根据输入的待鉴相时钟，生成多路输出时钟；其中，该多路输出时钟与待鉴相时钟同频，且每一路的输出时钟与待鉴相时钟的相位的偏差值不同。

本发明实施例中，待鉴相时钟为各链路侧产生的发送时钟、接收时钟经过选择器选择出的一路时钟。

本发明实施例中，为了提高时钟鉴相的速度和精度，可以采用先进行初步鉴相，然后基于初步鉴相结果进行精细鉴相的方式实现。

在初步鉴相过程中，FPGA可以根据输入的待鉴相时钟，生成多路输出时钟。

其中，该多路输出时钟与待鉴相时钟同频，且每一路的输出时钟的相位与待鉴相时钟的相位的偏差值不同。

在一个示例中，上述根据输入的待鉴相时钟，生成多路输出时钟，可以包括：

根据输入的待鉴相时钟，生成N路输出时钟；其中，相邻的输出时钟之间的相位的偏差值为T为待鉴相时钟的时钟周期，N为正整数。

举例来说，假设根据输入的待鉴相时钟，生成4路输出时钟，则可以对整个相位区间进行4等分。由于一个时钟周期的相位值为360°，则每一个输出时钟的相位与下一输出时钟的相位的偏差值为90°，即该多路输出时钟可以包括相位与待鉴相时钟相位相同、与待鉴相时钟相位相差90°、与待鉴相时钟相位相差180°以及与待鉴相时钟相位相差270°的4路输出时钟。

步骤102、从该多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并记录目标输出时钟和待鉴相时间的第一偏差值。

本发明实施例中，FPGA生成多路输出时钟之后，可以根据基准时钟，对该多路输出时钟进行采样。

示例性的，当该多路输出时钟包括多路输出时钟以及该多路输出时钟的反相时钟时，可以对部分或全部输出时钟进行采样。

例如，FPGA基于发送时钟生成8路输出时钟，该8路输出时钟平分一个时钟周期，其中，后4路输出时钟可以为前4路输出时钟的反向时钟。在FPGA对输出时钟进行采样时，可以对前4路输出时钟进行采样；或者，FPGA可以对作为反相时钟的后4路输出时钟进行采样；或者，FPGA可以对全部8路输出时钟进行采样。无论采样方式如何，其作用在于通过对输出时钟进行采样获得的采样结果，确认出与基准时钟的相位偏差最小的一个输出时钟(本文中称为目标输出时钟)，并基于该目标输出时钟进行后续的精细鉴相流程。而如果仅对前4路输出时钟或后4路输出时钟进行采样即可确认8路输出时钟中的目标输出时钟，则可以减少采样的工作量，提高时钟鉴相的效率。

其中，基准时钟可以为TSU的计时时钟，该计时时钟为TSU模块自身生成的时钟，TSU可以应用该计时时钟进行数据传输时附加时间戳。

在一个示例中，上述从多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，可以包括：

根据基准时钟分别对多路输出时钟进行采样并组合为时钟组数据；

根据预设的映射关系和时钟组数据，从多路输出时钟中选择一路输出时钟作为与基准时钟的相位的偏差值最小的目标输出时钟。

在该示例中，根据待鉴相时钟，生成多路输出时钟之后，可以根据基准时钟分别对该多路输出时钟进行采样，并将采样结果组合为时钟组数据，该时钟组数据为各采样结果组成的二进制序列。

举例来说，假设根据待鉴相时钟生成了4路输出时钟，根据基准时钟分别对该多路时钟进行采样得到的采样结果依次为1、0、0、1，则该时钟组数据可以为1001。

在该示例中，可以根据得到的时钟组数据查询预设的映射关系，以确定该多路输出时钟中与基准时钟的相位的偏差值最小的输出时钟(即上述目标输出时钟)。

该预设的映射关系为预先设定的时钟组数据与输出时钟的映射关系，其具体实现将在下文中结合具体实例进行说明，本发明实施例在此不做赘述。

本发明实施例中，FPGA确定了与基准时钟的相位的偏差值最小的目标输出时钟时，可以记录目标输出时钟与待鉴相时钟的偏差值(本文中称为第一偏差值)。

步骤103、在相邻的两个时钟周期内，根据基准时钟对目标输出时钟进行采样，并根据采样结果确定目标输出时钟与基准时钟是否对齐。若是，则转至步骤105；否则，转至步骤104。

本发明实施例中，FPGA确定了目标输出时钟之后，可以在相邻两个时钟周期内，根据基准时钟对目标输出时钟进行采样。

在一个示例中，上述在相邻的时钟周期内，根据基准时钟对目标输出时钟进行采样，可以包括：

在基准时钟的第一个时钟周期的第一边沿，对目标输出时钟进行采样，得到第一数据；

在基准时钟的第二个时钟周期的第一边沿，对目标输出时钟进行采样，得到第二数据。

在该示例中，第一个时钟周期并不特指某一固定的时钟周期，而是可以指代基准时钟的任一时钟周期，第二个时钟周期为与第一个时钟周期相邻的时钟周期。

第一边沿可以为时钟周期的上升沿或下降沿。

在该示例中，FPGA可以分别在基准时钟的第一个时钟周期的第一边沿，和基准时钟的第二个时钟周期的第一边沿，对目标输出时钟进行采样，得到采样结果(本文中分别称为第一数据和第二数据)。

FPGA通过采样得到第一数据和第二数据时，可以基于该第一数据和第二数据，确定目标输出时钟与基准时钟是否对齐。

考虑到当对目标输出时钟采样的位置为目标输出时钟的边沿(上升沿或下降沿)时，采集到的数据可能为1或0(概率各为50％)，因此，当在基准时钟的相邻两个时钟周期的第一边沿对目标输出时钟进行采样时的采样位置为目标输出时钟的边沿，即目标输出时钟与基准时钟边沿对齐时，采样得到的第一数据和第二数据可能相同，也可能不同；当在基准时钟的相邻两个时钟周期的第一边沿对目标输出时钟进行采样时的采样位置为目标输出时钟的非边沿，即目标输出时钟与基准时钟边沿未对齐时，采样得到的第一数据和第二数据相同。

此外，由于目标输出时钟是通过初步鉴相后，从多路输出时钟中选择出的与基准时钟的相位的偏差值最小的目标输出时钟，即目标输出时钟与基准时钟的相位的偏差值小于180度，因此，当目标输出时钟与基准时钟的边沿对齐时，表明目标输出时钟与基准时钟对齐，而不会是目标输出时钟的上升沿与基准时钟的下降沿对齐(该情况下目标输出时钟与基准时钟的相位的偏差为180度)。

基于此，FPGA通过在基准时钟的两个相邻周期的第一边沿对目标输出时钟进行采样得到第一数据和第二数据时，可以比较第一数据和第二数据。

若第一数据和第二数据不同，则确定目标输出时钟与基准时钟对齐。

若第一数据和第二数据相同，则目标输出时钟与基准时钟可能对齐，也可能未对齐。

进一步地，考虑到时钟存在抖动等情况，且脉冲本身可能存在相位偏移，基于单次采样的采样结果(包括上述第一数据和第二数据)确定目标输出时钟与基准时钟是否对齐可能不准确，因此，可以通过多次采样的方式来提高目标输出时钟与基准时钟对齐判定的准确性。

在一个示例中，上述根据采样结果确定目标输出时钟与基准时钟是否对齐，可以包括：

重复对所述目标输出时钟进行采样，并根据所述第一数据和所述第二数据是否相同，确定是否对计数器进行累加；其中，若所述第一数据和第二数据不同，则对计数器进行累加；否则，不对计数器进行累加；

当计数器到达预设值时，确定所述目标输出时钟与所述基准时钟对齐；

当采样次数达到预设最大次数，且计数器未达到预设值时，确定所述目标输出时钟与所述基准时钟未对齐。

在该示例中，为了提高对目标输出时钟与基准时钟是否对齐的准确性，可以按照上述对目标输出时钟采样多次，并统计第一数据和第二数据不同的次数，并在第一数据和第二数据不同的次数达到一定次数时，确定目标输出时钟与基准时钟对齐。

相应地，在该示例中，FPGA对目标输出时钟进行采样得到第一数据和第二数据时，可以比较第一数据和第二数据。

若第一数据和第二数据不同，则FPGA可以对计数器进行累加，如对计数器加1，并判断计数器是否达到预设值(可以根据实际场景设定)。

其中，该计数器用于统计精细鉴相过程中，第一数据和第二数据不同的次数。

若计数器未达到预设值，则FPGA可以再次按照上述方式对目标输出时钟进行采样，并比较第一数据和第二数据，根据比较结果确定是否对计数器进行累加；

若计数器达到预设值，则FPGA可以确定目标输出时钟与基准时钟对齐。

示例性的，若第一数据和第二数据相同，则FPGA不对计数器进行累加，并再次按照上述方式对目标输出时钟进行采样，比较第一数据和第二数据，根据比较结果确定是否对计数器进行累加。

需要说明的是，在本发明实施例中，为避免由于计数器一直达不到预设值，而导致FPGA一直对目标输出时钟进行采样，可以预先设置精细鉴相过程中，对同一目标输出时钟(未进行相位调整)进行采样的最大次数，当对目标输出时钟进行采样的次数达到预设最大次数(计数器未达到预设值)时，则FPGA确定目标输出时钟与基准时钟未对齐。

此外，在一个优选的实施例中，考虑到当按照上述方式采样得到的第一数据和第二数据相同时，目标输出时钟大概率与基准时钟未对齐，因此，为了在保证对目标输出时钟与基准时钟对齐的判定的准确性的情况下，提高对齐判定的效率，可以在按照上述方式采样得到的第一数据和第二数据不同时，再进行重复采样，以确定目标输出时钟与基准时钟是否对齐；若按照上述方式采样得到的第一数据和第二数据相同，则按照目标输出时钟与基准时钟未对齐的情况进行处理，即对目标输出时钟进行调整后，重新采样和判定，其具体实现在此不做赘述。

在另一个示例中，上述根据采样结果确定目标输出时钟与基准时钟是否对齐，可以包括：

将第一数据和第二数据进行组合，获取采样结果；

根据采样结果所对应的权重值对预设次数的采样的统计结果进行计算，获取统计数据，其中，不同的采样结果的权重值不同；

根据统计数据的数值确定目标输出时钟与基准时钟是否对齐以及对目标输出时钟进行调整时的调整方向。

在该示例中，FPGA通过采样得到第一数据和第二数据时，可以将第一数据和第二数据进行组合，获取采样结果。

FPGA可以根据采样结果所对应的权重值，对预设次数(可以根据实际场景设定，采样分别得到第一数据和第二数据记为一次采样)的采样的统计结果进行计算，获取计算结果(本文中可以称为统计数据)。

举例来说，假设FPGA多次采样结果对应的累加结果处于预设阈值范围(该预设阈值范围可以根据实际场景设定，优选地为涵盖0的范围，如(-5，5))时，表明目标输出时钟与基准输出时钟对齐。

由于第一采样数据和第二采样数据相同时目标输出时钟与基准时钟对齐的概率，小于第一采样数据和第二采样数据不同时目标输出时钟与基准时钟对齐的概率。因此，当出现第一采样数据和第二采样数据相同的情况时，目标输出时钟与基准时钟对齐的概率相对会下降。

因而，在设置不同采样结果的权重值时，对于第一数据和第二数据相同的情况，可以设置为与零偏离较大的数值；对于第一数据和第二数据不同的情况，可以设置为更接近零的数值。

此外，考虑到当目标输出时钟与基准时钟未对齐时，多次采样得到的第一数据和第二数据会保持不变，即保持为11(前者为第一数据，后者为第二数据，下同)或保持为00，而不会出现11和00均多次出现的情况；而目标输出时钟与基准时钟对齐时，采样结果为11或00的概率基本一致，因此，采样结果为11和00对应的权重值可以设置为相反值，当目标输出时钟与基准时钟未对齐时，其中一个采样结果(11或00)反复出现，累加结果偏离上述预设范围阈值；当目标输出时钟与基准时钟对齐时，两个采样结果(11和00)均多次出现，两个采样结果对应的权重值相互修正，使累加结果靠近上述预设范围阈值。

同理，考虑到当目标输出时钟与基准时钟对齐时，多次采样得到的采样结果为10或01的概率基本一致，因此，可以将采样结果为10和01对应的权重值也设置为相反值，当目标输出时钟与基准时钟对齐时，两个采样结果(10和01)均多次出现，两个采样结果对应的权重值相互修正，使累加结果靠近上述预设范围阈值。

例如，假设第一数据为1，第二数据也为1时，采样结果(11)对应的权重为-2；第一数据为1，第二数据为0时，采样结果(10)对应的权重为-1；第一数据为0，第二数据为1时，采样结果(01)对应的权重为1；第一数据为0，第二数据也为0时，采样结果(00)对应的权重为2；FPGA可以连续采样M次(M为大于2的正整数)，并根据每次采样结果对应的权重值，计算统计数据。

在该示例中，FPGA一方面可以根据统计数据的数值确定目标输出时钟与基准时钟是否对齐，其具体实现可以在下文中结合具体实例进行说明。

另一方面，FPGA可以在目标输出时钟与基准时钟未对齐时，根据统计数据的数值确定对目标输出时钟进行调整时的调整方向。

仍以上述示例为例，由于目标输出时钟相对基准时钟超前(即目标输出时钟的上升沿在基准时钟最接近的上升沿之前)时，上述第一数据和第二数据会均为1(对应的权重为-2)；目标输出时钟相对基准时钟滞后(即目标输出时钟的上升沿在基准时钟最接近的上升沿之后)时，上述第一数据和第二数据会均为0(对应的权重为2)，因此，当目标输出时钟相对基准时钟超前时，上述累加结果会很小(如-2M)，小于上述预设阈值范围的下边界；当目标输出时钟相对基准时钟滞后时，上述累加结果会很大(如2M)，大于上述预设阈值范围的上边界。

相应地，FPGA可以根据累加结果确定目标输出时钟相对基准时钟超前或滞后，并作出相应地调整。

例如，当FPGA根据统计数据的数值确定目标输出时钟相对基准时钟超前，如上述累加结果小于上述预设阈值范围的下边界时，对目标输出时钟进行调整时的调整方向为向后调整；当FPGA根据统计数据的数值确定目标输出时钟相对基准时钟滞后，如上述累加结果大于上述预设阈值范围的上边界时，对目标输出时钟进行调整时的调整方向为向前调整。

在一个示例中，上述在基准时钟的第一个时钟周期的第一边沿，对目标输出时钟进行采样，得到第一数据之后，还可以包括：

在基准时钟的第一个时钟周期的第二边沿，对目标输出时钟进行采样，得到第三数据；

上述根据采样结果确定目标输出时钟与基准时钟是否对齐，还可以包括：

当第一数据的值、第二数据的值与第三数据的值相同时，对目标输出时钟向前或向后调整后重新采样，若第一数据的值、第二数据的值仍与第三数据的值相同，则确定目标输出时钟故障。

示例性的，第二边沿与第一边沿不同，当第一边沿为时钟周期的上升沿时，第二边沿为时钟周期的下降沿；当第一边沿为时钟周期的下降沿时，第二边沿为时钟周期的上升沿。

在该示例中，为了提高精细鉴相的精确性，FPGA除了可以按照上述方式采样得到第一数据之后，还可以在基准时钟的第一个时钟周期的第二边沿，对目标输出时钟进行采样，得到另一采样数据(本文中称为第三数据)，并比较第一数据、第二数据以及第三数据。

当第一数据的值、第二数据的值与第三数据的值相同时，其对应的情况包括目标输出时钟与基准时钟对齐，或目标输出时钟故障，即目标输出时钟无时钟，一直为高电平或低电平；此时，FPGA可以对目标输出时钟向前或向后调整后，重新采样，若得到的第一数据的值、第二数据的值与第三数据的值仍相同，则确定目标输出时钟故障，即目标输出时钟无时钟，一直为高电平或低电平；若得到的第一数据的值、第二数据的值与第三数据的值变不同，则表明上一次采样结果对应的情况为目标输出时钟与基准时钟对齐。

需要说明的是，在本发明实施例中，FPGA可以在一次采样(将采样分别得到第一数据、第二数据以及第三数据记为一次采样)确定目标输出时钟故障时，就停止时钟鉴相，并进行目标输出时钟故障告警；或者，FPGA可以对目标输出时钟故障次数进行计数，再次对目标输出时钟进行采样，并按照上述方式进行判定，若确定目标输出时钟故障的次数达到预设次数阈值时，停止时钟鉴相，并进行目标输出时钟告警。

步骤104、根据预设的相位值对目标输出时钟的相位进行调整，并再次进行采样和判断，直至确定目标输出时钟与基准时钟对齐，记录调整后的目标输出时钟和目标输出时钟的第二偏差值。

本发明实施例中，当FPGA根据步骤103中的采样结果确定目标输出时钟与基准时钟未对齐，则FPGA可以根据预设的相位值对目标输出时钟的相位进行调整。

例如，当FPGA确定目标输出时钟相对基准时钟超前时，将目标输出时钟的相位向后调整预设的相位值；当FPGA确定目标输出时钟相对基准时钟滞后时，将目标输出时钟的相位向前调整预设的相位值。

本发明实施例中，FPGA根据预设的相位值对目标输出时钟的相位进行调整之后，可以再次按照步骤103中描述的方式对调整后的目标输出时钟进行采样和判断，以确定调整后的目标输出时钟与基准时钟是否对齐。

若对齐，则执行步骤105；否则，再次执行步骤104。

在本发明实施例中，当对目标输出时钟进行了调整时，FPGA还可以记录调整后的目标输出时钟和未调整的目标输出时钟的相位的偏差值(本文中称为第二偏差值)。

需要说明的是，若FPGA对目标输出时钟进行了多次相位调整时，需要根据每次相位调整的调整方向(向前调整或向后调整)，以及预设的相位值，确定最终调整后的目标输出时钟与未调整的目标输出时钟的第二偏差值。

步骤105、根据第一偏差值和第二偏差值对待鉴相时钟进行补偿。

本发明实施例中，当FPGA确定目标输出时钟(调整后的目标输出时钟或未调整的目标输出时钟)与基准时钟对齐时，FPGA可以根据上述第一偏差值和第二偏差值，确定目标输出时钟与待鉴相时钟的相位的偏差值，并基于该偏差值对待鉴相时钟进行补偿。

需要说明的是，若FPGA未对目标输出时钟进行调整，即在未调整的目标输出时钟与基准时钟对齐的情况下，则FPGA可以确定第二偏差值为0，即FPGA可以根据第一偏差值对待鉴相时钟进行补偿。

可见，在图1所示方法流程中，通过在FPGA内部实现时钟鉴相，不需部署专用的鉴相芯片，与现有技术中需要部署专用鉴相芯片的方案相比，FPGA不需要针对与专用鉴相芯片的连接的布线，降低了PCB布局布线的难度；此外与现有技术中需要部署专用鉴相芯片的方案相比，时钟信号不需要从FPGA管脚输出至专用鉴相芯片，避免了时钟信号从FPGA管脚输出以及经过外部PCB走线带来的偏差，减少了鉴相时的干扰源，提高了鉴相精度。

为了使本领域技术人员更好地理解本发明实施例提供的技术方案，下面结合具体应用场景对本发明实施例提供的技术方案进行说明。

请参见图2，为本发明实施例提供的一种具体应用场景下的FPGA内部鉴相实现的结构示意图，如图2所示，在该应用场景中，DET_CLK为需要鉴相的时钟，即为各链路产生的发送时钟或接收时钟经过选择器选择出的一路时钟；基准时钟可以为TSU的计时时钟。

在该实施例中，通过鉴别DET_CLK的上升沿相位相对于基准时钟的上升沿相位的偏差值，实现时钟鉴相，其主要包括两部分：前期的初步相位判定，以及后期的精细相位鉴别，详细的实现流程如下：

1、将DET_CLK输入到FPGA的鉴相时钟生成模块中，生成同频的输出时钟CLKOUT(输出时钟)0、CLKOUT1、CLKOUT2、CLKOUT3、CLKOUT4、CLKOUT5、CLKOUT6和CLKOUT7，各输出时钟与输入时钟(即DET_CLK)的相位的偏差值为：

CLKOUT0，相位与DET_CLK一致；

CLKOUT1，相位与DET_CLK相差45度，即CLKOUT1的上升沿相对DET_CLK的最接近的上升沿提前了1/8时钟周期(对应相位值为45度)；

CLKOUT2，相位与DET_CLK相差90度；

CLKOUT3，相位与DET_CLK相差135度；；

CLKOUT4，相位与DET_CLK相差180度；

CLKOUT5，相位与DET_CLK相差225度；

CLKOUT6，相位与DET_CLK相差270度；

CLKOUT7，相位与DET_CLK相差315度。

其中，由于CLKOUT4、CLKOUT5、CLKOUT6和CLKOUT7依次为CLKOUT0、CLKOUT1、CLKOUT2和CLKOUT3的反相时钟，在输出时钟与基准时钟未对齐的情况下，在基准时钟的边沿(上升沿或下降沿)对输出时钟进行采样时的采样结果，与对其反相时钟进行采样的采样结果通常相反，因此，可以仅对CLKOUT0、CLKOUT1、CLKOUT2和CLKOUT3进行采样。

2、初步相位判定模块在基准时钟的上升沿对CLKOUT0、CLKOUT1、CLKOUT2、CLKOUT3进行采样，得到结果CLKOUT0_p、CLKOUT1_p、CLKOUT2_p、CLKOUT3_p，其示意图可以如图3A所示。

3、初步相位判定模块基于CLKOUT0_p、CLKOUT1_p、CLKOUT2_p、CLKOUT3_p的组合，从上述8路输出时钟中选择一个相位最接近的输出时钟(即上文中与基准时钟的相位的偏差值最小的目标输出时钟)进行精细鉴相，此时，初步相位判定模块一方面可以将选择结果输出给FPGA内部的时钟多路复用器，由FPGA内部的时钟多路复用器根据该选择结果从上述8路输出时钟中选择出目标输出时钟。另一方面，初步相位判定模块可以确定目标输出时钟与基准时钟的第一偏差值，并将该第一偏差值输出给鉴相控制模块。

其中，采样数据与目标输出时钟的对应关系可以如表1所示，经过初步的相位判定之后，就将目标输出时钟的相位与基准时钟的相位的偏差值锁定在了1/8个时钟周期(对应的相位值为45度)内：

表1

举例来说，假设CLKOUT0_p、CLKOUT1_p、CLKOUT2_p、CLKOUT3_p依次为0、0、0、1，则确定目标输出时钟为CLKOUT7(即确定CLKOUT7为与基准时钟相位最接近的输出时钟)，此时，初步相位判定模块可以将目标输出时钟(即CLKOUT7)的选择结果输出给FPGA内部的时钟多路复用器。

4、FPGA内部的时钟多路复用器根据初步相位判定模块的选择结果，从上述8路输出时钟中选择出目标输出时钟，并将目标输出时钟输入到精细相位判定模块，进行精细鉴相。

5、精细相位判定模块分别在基准时钟的相邻两个时钟周期的上升沿，对目标输出时钟进行采样，得到第一数据和第二数据，并将第一数据和第二数据进行组合，得到采样结果，其示意图可以如图3B所示。

例如，若第一数据为1，第二数据也为1，则采样结果为11；若第一数据为1，第二数据为0，则采样结果为10。

6、精细相位判定模块根据采样结果所对应的权重值对预设次数的采样的统计结果进行计算，获取统计数据。

其中，以采样结果为00，对应的权重值为+2；采样结果为01，对应的权重值为+1；采样结果为10，对应的权重值为-1；采样结果为11，对应的权重为-2为例。

假设按照上述方式对目标输出时钟进行了20次采样结果，其中，8次采样结果为00，4次采样结果为01，2次采样结果为10，6次采样结果为11，则统计数据为6(2*8+1*4+(-1)*2+(-2)*6＝6)。

7、精细相位判定模块根据统计数据的数值确定目标输出时钟与基准时钟是否对齐。

8、若对齐，则将第二偏差值(若目标输出时钟未进行相位调整，则第二偏差值为0)输出给鉴相控制模块，由鉴相控制模块根据第一偏差值和第二偏差值对待鉴相时钟进行补偿。

其中，当统计数据S满足：-A≤S≤A，则确定目标输出时钟与基准时钟对齐，A的值可以根据经验值设定。

9、若未对齐，则精细相位判定模块根据统计数据确定对目标输出时钟进行调整时的调整方向，并基于该调整方向对目标输出时钟的相位进行调整，记录调整后的目标输出时钟与目标输出时钟的第二偏差值，并转至步骤5。

其中，若对目标输出时钟进行了多次调整，则可以确定最终调整后的目标输出时钟与未调整的目标输出时钟的第二偏差值。

其中，若统计数据S满足：S＜-A，则表明上述预设次数的采样中采样结果为11出现的次数比较多(预设次数的采样中采样结果为10和01出现的概率是基本一致的，不会出现其中一个采样结果的出现次数明显多于另一个采样结果的出现次数的情况)，此时，可以确定目标输出时钟相对基准时钟超前，因此，确定调整方向为向后调整；若统计数据S满足：S＞A，则表明上述预设次数的采样中采样结果为00出现的次数比较多，此时，可以确定目标输出时钟相对基准时钟滞后，因此，确定调整方向为向前调整。

通过以上描述可以看出，在本发明实施例提供的技术方案中，通过根据输入的待鉴相时钟，生成多路输出时钟，从多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并记录目标输出时钟和所述待鉴相时钟的第一偏差值；在相邻的两个时钟周期内，根据基准时钟对目标输出时钟进行采样，并根据采样结果确定目标输出时钟与基准时钟是否对齐；若未对齐，则根据预设的相位值对目标输出时钟的相位进行调整，并再次进行采样和判断，直至确定目标输出时钟与基准时钟对齐，记录调整后的目标输出时钟和目标输出时钟的第二偏差值；若对齐，则根据第一偏差值和第二偏差值对待鉴相时钟进行补偿，避免了专用鉴相芯片的部署，降低了PCB布局布线的难度，减少了鉴相时的干扰源，提高了鉴相精度。

请参见图4，为本发明实施例提供的一种时钟鉴相装置的结构示意图，其中，该装置可以应用于上述方法实施例中的FPGA，如图4所示，该时钟鉴相装置可以包括：鉴相时钟生成模块410、初步相位判定模块420、时钟多路复用器430、精细相位判定模块440以及鉴相控制模块450；其中：

所述鉴相时钟生成模块410，用于根据输入的待鉴相时钟，生成多路输出时钟；其中，所述多路输出时钟与所述待鉴相时钟同频，且每一路的输出时钟的相位与所述待鉴相时钟的相位的偏差值不同；

所述初步相位判定模块420，用于从所述多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并将所述目标输出时钟与所述基准时钟的第一相位偏差值输出给所述鉴相控制模块450；

所述时钟多路复用器430，用于根据所述初步相位判定模块的确定结果从所述多路输出时钟中确定所述目标输出时钟，并输出给精细相位判定模块440；

所述精细相位判定模块440，用于在相邻的两个时钟周期内，根据所述基准时钟对所述目标输出时钟进行采样，并根据采样结果确定所述目标输出时钟与所述基准时钟是否对齐；若未对齐，则根据预设的相位值对所述目标输出时钟的相位进行调整，并再次进行采样和判断，直至确定所述目标输出时钟与所述基准时钟对齐，并调整后的目标输出时钟和目标输出时钟的第二偏差值输出给所述鉴相控制模块450；

所述鉴相控制模块450，用于当所述目标输出时钟与所述基准时钟对齐时，根据所述第一偏差值和第二偏差值对所述待鉴相时钟进行补偿。

在可选实施例中，所述精细相位判定模块440，具体用于在所述基准时钟的第一个时钟周期的第一边沿，对所述目标输出时钟进行采样，得到第一数据；

在所述基准时钟的第二个时钟周期的第一边沿，对所述目标输出时钟进行采样，得到第二数据。

在可选实施例中，所述精细相位判定模块440，具体用于重复对所述目标输出时钟进行采样，并根据所述第一数据和所述第二数据是否相同，确定是否对计数器进行累加；其中，若所述第一数据和第二数据不同，则对计数器进行累加；否则，不对计数器进行累加；

当计数器到达预设值时，确定所述目标输出时钟与所述基准时钟对齐；

当采样次数达到预设最大次数，且计数器未达到预设值时，确定所述目标输出时钟与所述基准时钟未对齐。

在可选实施例中，所述精细相位判定模块440，具体用于将所述第一数据和所述第二数据进行组合，获取采样结果；

根据所述采样结果所对应的权重值对预设次数的采样的统计结果进行计算，获取统计数据；其中，不同的采样结果的权重值不同；

根据所述统计数据的数值确定所述目标输出时钟与所述基准时钟是否对齐，以及在所述目标输出时钟与所述基准时钟未对齐时，对所述目标输出时钟进行调整时的调整方向。

在可选实施例中，所述精细相位判定模块440，还用于在所述基准时钟的第一个时钟周期的第二边沿，对所述目标输出时钟进行采样，得到第三数据；

所述精细相位判定模块440，还用于当所述第一数据的值、所述第二数据的值与所述第三数据的值相同时，对所述目标输出时钟向前或向后调整后重新采样，若得到的第一数据的值、第二数据的值与第三数据的值仍相同，则确定所述目标输出时钟故障。

在可选实施例中，所述初步相位判定模块420，具体用于根据基准时钟分别对所述多路输出时钟进行采样并组合为时钟组数据；

根据预设的映射关系和时钟组数据，从所述多路输出时钟中选择一路输出时钟作为与基准时钟的相位的偏差值最小的目标输出时钟。

在可选实施例中，所述鉴相时钟生成模块410，具体用于根据输入的待鉴相时钟，生成N路输出时钟；其中，相邻的输出时钟之间的相位的偏差值为T/N，T为待鉴相时钟的时钟周期，N为正整数。

上述装置中各个单元的功能和作用的实现过程具体详见上述方法中对应步骤的实现过程，在此不再赘述。

对于装置实施例而言，由于其基本对应于方法实施例，所以相关之处参见方法实施例的部分说明即可。以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本发明方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

由上述实施例可见，通过根据输入的待鉴相时钟，生成多路输出时钟，从多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并记录目标输出时钟和所述待鉴相时钟的第一偏差值；在相邻的两个时钟周期内，根据基准时钟对目标输出时钟进行采样，并根据采样结果确定目标输出时钟与基准时钟是否对齐；若未对齐，则根据预设的相位值对目标输出时钟的相位进行调整，并再次进行采样和判断，直至确定目标输出时钟与基准时钟对齐，记录调整后的目标输出时钟和目标输出时钟的第二偏差值；若对齐，则根据第一偏差值和第二偏差值对待鉴相时钟进行补偿，避免了专用鉴相芯片的部署，降低了PCB布局布线的难度，减少了鉴相时的干扰源，提高了鉴相精度。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。

应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (12)

1.一种时钟鉴相方法，应用于现场可编程门阵列FPGA，其特征在于，所述方法包括：

根据输入的待鉴相时钟，生成多路输出时钟；其中，所述多路输出时钟与所述待鉴相时钟同频，且每一路的输出时钟的相位与所述待鉴相时钟的相位的偏差值不同；

从所述多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并记录所述目标输出时钟和所述待鉴相时钟的第一偏差值；

在相邻的两个时钟周期内，根据所述基准时钟对所述目标输出时钟进行采样，并根据采样结果确定所述目标输出时钟与所述基准时钟是否对齐；

若未对齐，则根据预设的相位值对所述目标输出时钟的相位进行调整，并再次进行采样和判断，直至确定所述目标输出时钟与所述基准时钟对齐，记录调整后的目标输出时钟和所述目标输出时钟的第二偏差值；

若对齐，则根据所述第一偏差值和第二偏差值对所述待鉴相时钟进行补偿；

其中，所述在相邻的两个时钟周期内，根据所述基准时钟对所述目标输出时钟进行采样，包括：

在所述基准时钟的第一个时钟周期的第一边沿，对所述目标输出时钟进行采样，得到第一数据；

在所述基准时钟的第二个时钟周期的第一边沿，对所述目标输出时钟进行采样，得到第二数据。

2.根据权利要求1所述的方法，其特征在于，所述根据所述采样结果确定所述目标输出时钟与所述基准时钟是否对齐，包括：

重复对所述目标输出时钟进行采样，并根据所述第一数据和所述第二数据是否相同，确定是否对计数器进行累加；其中，若所述第一数据和第二数据不同，则对计数器进行累加；否则，不对计数器进行累加；

当计数器到达预设值时，确定所述目标输出时钟与所述基准时钟对齐；

当采样次数达到预设最大次数，且计数器未达到预设值时，确定所述目标输出时钟与所述基准时钟未对齐。

3.根据权利要求1所述的方法，其特征在于，所述根据所述采样结果确定所述目标输出时钟与所述基准时钟是否对齐，包括：

将所述第一数据和所述第二数据进行组合，获取采样结果；

根据所述采样结果所对应的权重值对预设次数的采样的统计结果进行计算，获取统计数据；其中，不同的采样结果的权重值不同；

根据所述统计数据的数值确定所述目标输出时钟与所述基准时钟是否对齐，以及在所述目标输出时钟与所述基准时钟未对齐时，对所述目标输出时钟进行调整时的调整方向。

4.根据权利要求1所述的方法，其特征在于，在所述基准时钟的第一个时钟周期的第一边沿，对所述目标输出时钟进行采样，得到第一数据之后，还包括：

在所述基准时钟的第一个时钟周期的第二边沿，对所述目标输出时钟进行采样，得到第三数据；

所述根据所述采样结果确定所述目标输出时钟与所述基准时钟是否对齐，还包括：

当所述第一数据的值、所述第二数据的值与所述第三数据的值相同时，对所述目标输出时钟向前或向后调整后重新采样，若得到的第一数据的值、第二数据的值与第三数据的值仍相同，则确定所述目标输出时钟故障。

5.根据权利要求1所述的方法，其特征在于，所述从所述多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，包括：

根据基准时钟分别对所述多路输出时钟进行采样并组合为时钟组数据；

根据预设的映射关系和时钟组数据，从所述多路输出时钟中选择一路输出时钟作为与基准时钟的相位的偏差值最小的目标输出时钟。

6.根据权利要求1所述的方法，其特征在于，所述根据输入的待鉴相时钟，生成多路输出时钟，包括：

根据输入的待鉴相时钟，生成N路输出时钟；其中，相邻的输出时钟之间的相位的偏差值为T为待鉴相时钟的时钟周期，N为正整数。

7.一种时钟鉴相装置，应用于现场可编程门阵列FPGA，其特征在于，所述装置包括：鉴相时钟生成模块、初步相位判定模块、时钟多路复用器、精细相位判定模块以及鉴相控制模块；其中：

所述鉴相时钟生成模块，用于根据输入的待鉴相时钟，生成多路输出时钟；其中，所述多路输出时钟与所述待鉴相时钟同频，且每一路的输出时钟的相位与所述待鉴相时钟的相位的偏差值不同；

所述初步相位判定模块，用于从所述多路输出时钟中确定与基准时钟的相位的偏差值最小的目标输出时钟，并将所述目标输出时钟与所述基准时钟的第一偏差值输出给所述鉴相控制模块；

所述时钟多路复用器，用于根据所述初步相位判定模块的确定结果从所述多路输出时钟中确定所述目标输出时钟，并输出给精细相位判定模块；

所述精细相位判定模块，用于在相邻的两个时钟周期内，根据所述基准时钟对所述目标输出时钟进行采样，并根据采样结果确定所述目标输出时钟与所述基准时钟是否对齐；若未对齐，则根据预设的相位值对所述目标输出时钟的相位进行调整，并再次进行采样和判断，直至确定所述目标输出时钟与所述基准时钟对齐，并调整后的目标输出时钟和目标输出时钟的第二偏差值输出给所述鉴相控制模块；

所述鉴相控制模块，用于当所述目标输出时钟与所述基准时钟对齐时，根据所述第一偏差值和第二偏差值对所述待鉴相时钟进行补偿；

其中，所述精细相位判定模块，具体用于在所述基准时钟的第一个时钟周期的第一边沿，对所述目标输出时钟进行采样，得到第一数据；

在所述基准时钟的第二个时钟周期的第一边沿，对所述目标输出时钟进行采样，得到第二数据。

8.根据权利要求7所述装置，其特征在于，

所述精细相位判定模块，具体用于重复对所述目标输出时钟进行采样，并根据所述第一数据和所述第二数据是否相同，确定是否对计数器进行累加；其中，若所述第一数据和第二数据不同，则对计数器进行累加；否则，不对计数器进行累加；

当计数器到达预设值时，确定所述目标输出时钟与所述基准时钟对齐；

当采样次数达到预设最大次数，且计数器未达到预设值时，确定所述目标输出时钟与所述基准时钟未对齐。

9.根据权利要求7所述的装置，其特征在于，

所述精细相位判定模块，具体用于将所述第一数据和所述第二数据进行组合，获取采样结果；

根据所述采样结果所对应的权重值对预设次数的采样的统计结果进行计算，获取统计数据；其中，不同的采样结果的权重值不同；

根据所述统计数据的数值确定所述目标输出时钟与所述基准时钟是否对齐，以及在所述目标输出时钟与所述基准时钟未对齐时，对所述目标输出时钟进行调整时的调整方向。

10.根据权利要求7所述的装置，其特征在于，

所述精细相位判定模块，还用于在所述基准时钟的第一个时钟周期的第二边沿，对所述目标输出时钟进行采样，得到第三数据；

所述精细相位判定模块，还用于当所述第一数据的值、所述第二数据的值与所述第三数据的值相同时，对所述目标输出时钟向前或向后调整后重新采样，若得到的第一数据的值、第二数据的值与第三数据的值仍相同，则确定所述目标输出时钟故障。

11.根据权利要求7所述的装置，其特征在于，

所述初步相位判定模块，具体用于根据基准时钟分别对所述多路输出时钟进行采样并组合为时钟组数据；

根据预设的映射关系和时钟组数据，从所述多路输出时钟中选择一路输出时钟作为与基准时钟的相位的偏差值最小的目标输出时钟。

12.根据权利要求7所述的装置，其特征在于，

所述鉴相时钟生成模块，具体用于根据输入的待鉴相时钟，生成N路输出时钟；其中，相邻的输出时钟之间的相位的偏差值为T为待鉴相时钟的时钟周期，N为正整数。