JPH1054887A - 時間測定装置 - Google Patents

Abstract

(57)【要約】 【課題】 装置の小型化が可能で、しかも高精度な測定
が可能な時間測定装置を提供する。 【解決手段】 半導体チップ上において、パルス周回回
路４からの遅延信号ＤＹ０〜ＤＹｆをラッチする遅延信
号保持回路１１，２１の回路領域では、チャネルＣＨ１
の遅延信号保持回路１１を構成するＤＦＦ回路Ｆ１０〜
Ｆ１ｆと、チャネルＣＨ２の遅延信号保持回路１２を構
成するＤＦＦ回路Ｆ２０〜Ｆ２ｆとが、交互に且つ一列
に配置され、同じ遅延信号ＤＹｊ（ｉ＝０〜９，ａ〜
ｆ）をラッチするＤＦＦ回路Ｆ１ｊ，Ｆ２ｊが互いに隣
接するようにされている。これによりパルス周回回路４
と各遅延信号保持回路１１，１２との距離は等しくな
り、配線長の相違による遅延のばらつきのない遅延信号
ＤＹ０〜ＤＹｆが、各チャネルに供給されるため、各チ
ャネル間で均一な測定を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、遅延素子の遅延時
間を分解能として微少な時間間隔を測定可能な時間測定
装置に関し、特に半導体集積回路化された時間測定装置
に関する。

【０００２】

【従来の技術】従来より、ゲート遅延時間を分解能とし
て、２つの信号の位相差（即ち時間間隔）を検出する装
置として、例えば特開平３−２２０８１４号公報や特開
平５−３７３７８号公報には、複数の遅延素子をリング
状に連結してなるパルス周回回路を、任意のタイミング
で入力される第１パルスにより起動してパルス信号を周
回させると共に、その周回数をカウンタ回路にてカウン
トし、この第１パルスとは任意の位相差をもって入力さ
れる第２パルスの入力タイミングにて、パルス周回回路
を周回するパルス信号の周回位置とカウンタ回路にカウ
ントされた周回数を特定し、その周回位置と周回数とに
基づき、第１及び第２パルス間の位相差（即ち時間差）
を検出しデジタルデータに符号化するパルス位相差符号
化回路が開示されている。即ち、これらの回路は、一つ
の位相差だけを符号化する単一の測定チャネルを有する
ように構成されたものである。

【０００３】そして、これらの回路に基づいて、同時に
複数の位相差を符号化することが可能な、複数の測定チ
ャネルを有する装置を構成しようとした場合、これら１
つの測定チャネルを有する回路を単純に複数個並べたの
では回路規模が増大し、延いては半導体集積化した半導
体チップ上でのレイアウト面積が増大するという問題が
あった。

【０００４】これに対して、「A CMOS Multichannel IC
for Pulse Timing Mesurements with 1-mV Sensitivit
y」 （IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.30,
NO.12,DECEMBER 1995 ，1339頁〜1348頁）には、パルス
周回回路を内蔵したＰＬＬ回路を一つだけ備え、このＰ
ＬＬ回路に内蔵されたパルス周回回路の出力信号をラッ
チして処理する信号処理部を３つ設けてなる３つの測定
チャネルを有する装置が、該装置を半導体集積化した際
の半導体チップ上でのレイアウトと共に開示されてい
る。

【０００５】

【発明が解決しようとする課題】しかし、この装置で
は、半導体チップ上において、３つの信号処理部がＰＬ
Ｌ回路に対して非対称な位置に配置されており、ＰＬＬ
回路から各信号処理部までパルス周回回路の出力信号を
供給する信号線の配線長が、夫々で大きく異なっている
ため、ＰＬＬ回路から各信号処理部に入力される信号間
に時間差が生じてしまい、その結果、信号処理部にてラ
ッチされる信号、更には同じ信号処理部内でも信号の各
ビット毎に、時間的なばらつきが生じてしまい、高精度
な測定を行うことができないという問題があった。

【０００６】上記問題を解決するためになされた請求項
１ないし請求項１６に記載の発明は、装置の小型化が可
能で、しかも高精度な測定が可能な時間測定装置を提供
することを目的とする。また、請求項１７に記載の発明
は、特に、パルス周回回路での周回回数をカウントする
カウンタ回路を設けた時間測定装置において、該カウン
タ回路を含めて測定値の上位ビットを求める回路部分の
動作確認を容易にすることを目的とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
になされた本発明の請求項１に記載の時間測定装置で
は、開始信号が入力されると、信号遅延手段が、複数の
遅延素子を直列に連結した信号遅延線上にて、パルス信
号を順次遅延させながら伝送する。

【０００８】その後、入力ラインから終了信号が入力さ
れると、遅延信号保持手段が、各遅延素子の出力信号を
保持し、該保持した出力信号に基づいたデジタルデータ
を発生する。この遅延信号保持手段からのデジタルデー
タは、開始信号が入力されてから終了信号が入力される
までの時間間隔を測定した測定値として出力ラインに出
力される。

【０００９】なお、終了信号を入力するための入力ライ
ンが複数設けられ、この入力ライン毎に遅延信号保持手
段及び出力ラインが設けられており、各遅延信号保持手
段は、夫々異なる終了信号に従って互いに独立に動作し
て、測定値を夫々の出力ラインに出力する。

【００１０】そして、本発明は、このような時間測定装
置を、半導体集積回路として構成するものであり、信号
遅延手段の遅延素子を１列に配置すると共に、各遅延信
号保持手段の第１ラッチ素子を、同じ遅延素子に対応す
るものが互いに隣接し、且つ遅延素子の配列方向に沿っ
て一列に並ぶように配置したことを特徴とする。

【００１１】つまり、各遅延信号保持手段は、いずれも
第１ラッチ素子を櫛歯状に配列することにより構成され
ており、同じ遅延信号保持手段を構成する第１ラッチ素
子の間に、他の遅延信号保持手段を構成する第１ラッチ
素子が配置され、その結果、各遅延信号保持手段は、互
いに重なり合うように配置されている。

【００１２】このように、本発明の時間測定装置によれ
ば、同じ遅延素子に対応する各遅延信号保持手段の第１
ラッチ素子が、互いに隣接するように配置されているの
で、これら第１ラッチ素子と、これに対応する遅延素子
とを結ぶ信号線の配線長をほぼ均等にすることができ
る。

【００１３】その結果、第１ラッチ素子にてラッチされ
る遅延素子の出力信号が、異なる遅延信号保持手段間で
ばらつく（時間差を有する）ことがなく、高精度かつ安
定した測定を行うことができる。次に、請求項２に記載
の発明は、請求項１に記載の時間測定装置において、信
号遅延手段を構成する単一の遅延素子の回路領域と、該
遅延素子に対応して互いに隣接するように配置された第
１ラッチ素子の合計回路領域とで、該遅延素子の配列方
向の幅を等しい大きさに形成したことを特徴とする。

【００１４】つまり、遅延素子と第１ラッチ素子とを結
ぶ信号線の配線長が、同じ遅延信号保持手段を構成する
各遅延素子に対応するものは、全て均等となるようにさ
れている。従って、本発明の時間測定装置によれば、第
１ラッチ素子にてラッチされる遅延素子の出力信号が、
同じ遅延信号保持手段を構成する第１ラッチ素子間でば
らつくことがなく、高精度かつ安定した測定を行うこと
ができる。

【００１５】次に、請求項３に記載の発明は、請求項１
または請求項２に記載の時間測定装置において、遅延信
号保持手段の各第１ラッチ素子の回路領域内に、該回路
領域を横切るように、他の第１ラッチ素子に上記終了信
号を供給するための信号線を配線したことを特徴とす
る。

【００１６】このように構成された本発明の時間測定装
置によれば、同じ遅延信号保持手段を構成する各第１ラ
ッチ素子に終了信号を供給するための信号線を、隣接す
る他の遅延信号保持手段を構成する第１ラッチ素子の回
路領域を迂回することなく、最短距離で配線することが
できるため、同じ終了信号が入力される各第１ラッチ素
子を、時間差なく動作させることができ、高精度かつ安
定した測定を行うことができる。

【００１７】なお、半導体チップは、通常、多層構造を
しているため、第１ラッチ素子の回路領域を横切るよう
に、該素子とは関係のない信号線を配線することが可能
であることは、言うまでもないことである。次に、請求
項４に記載の発明は、請求項１ないし請求項３のいずれ
かに記載の時間測定装置において、遅延信号保持手段を
半数ずつ、信号遅延手段の回路領域を中心軸として軸対
称に配置したことを特徴とする。

【００１８】このように構成された本発明の時間測定装
置によれば、より多くの遅延信号保持手段を、信号遅延
手段との間を結ぶ信号線の配線長を等しくした状態で配
置することができ、延いては、上述のように高精度かつ
安定した測定が可能な測定チャネルを簡単に増加させる
ことができる。

【００１９】次に、請求項５に記載の発明は、請求項１
ないし請求項４のいずれかに記載の時間測定装置におい
て、入力ライン間及び入力ラインと他の信号線との間
に、電位を接地電位に固定した固定電位ラインを設けた
ことを特徴とする。このように構成された本発明の時間
測定装置によれば、入力ラインにより伝送される終了信
号間の干渉、及び他の信号線により伝送される各種信号
との間の干渉を防止して、これら信号の干渉による誤動
作を確実に防止することができるため、装置の信頼性を
向上させることができると共に、干渉のおそれがないた
め、入力ライン同士、及び入力ラインと他の信号線との
間をより接近させて配置することができ、回路規模を小
型化できる。

【００２０】次に、請求項６に記載の発明では、請求項
１ないし請求項５のいずれかに記載の時間測定装置にお
いて、更に、位置データ発生手段が、遅延信号保持手段
毎に設けられており、この位置データ発生手段は、遅延
信号保持手段からの出力信号に基づき、信号遅延線内で
の上記パルス信号の伝送位置を検出し、該伝送位置に応
じたデジタルデータを発生して出力ラインに供給する。

【００２１】そして、本発明では、このような時間測定
装置において、位置データ発生手段と信号遅延手段との
間に、遅延信号保持手段を配置したことを特徴とする。
従って、本発明の時間測定装置によれば、信号遅延手段
から遅延信号保持手段へ、更に遅延信号保持手段から位
置データ発生手段への信号の流れが一方向となり、各手
段を結ぶ信号線の配線が無駄に屈曲されることがなく、
最短距離で配線することができるため、各手段の動作を
安定したものとすることができると共に、配線に要する
領域が削減されるため、回路規模を小型化できる。

【００２２】次に、請求項７に記載の発明では、請求項
１ないし請求項６に記載の時間測定装置において、信号
遅延手段が、信号遅延線がループ状に連結してなるパル
ス周回回路からなり、更にカウンタ回路及び周回数保持
手段を備えている。そして、開始信号の入力によりパル
ス周回回路が起動されると、このパルス周回回路内をパ
ルス信号が周回し、その周回数をカウンタ回路がカウン
トする。

【００２３】その後、終了信号が入力されると、上述の
ように遅延信号保持手段が各遅延素子の出力信号を保持
すると共に、カウンタ回路の出力の各桁に夫々対応して
設けられた複数の第２ラッチ素子からなる周回数保持手
段が、カウンタ回路のカウント結果を保持する。

【００２４】その結果、出力ラインからは、同じ終了信
号によって動作する遅延信号保持手段からの出力に基づ
いたデジタルデータを下位ビット、周回数保持手段から
のデジタルデータを上位ビットとする複数ビットのデジ
タルデータが測定値として出力される。

【００２５】そして、本発明では、このような時間測定
装置において、カウンタ回路の各桁の出力を生成する基
本素子を１列に配置すると共に、各周回数保持手段の第
２ラッチ素子を、同じ基本素子に対応するものが互いに
隣接し、且つ配列方向に沿って一列に並ぶように配置し
たことを特徴とする。

【００２６】つまり、各周回数保持手段は、いずれも第
２ラッチ素子を櫛歯状に配列することにより構成されて
おり、同じ周回数保持手段を構成する第２ラッチ素子の
間に、他の周回数保持手段を構成する第２ラッチ素子が
配置され、その結果、各周回数保持手段は、互いに重な
り合うように配置されている。

【００２７】このように、本発明の時間測定装置によれ
ば、同じ基本素子に対応する各周回数保持手段の第２ラ
ッチ素子が、互いに隣接するように配置されているの
で、これら第２ラッチ素子と、これに対応する基本素子
とを結ぶ信号線の配線長をほぼ均等にすることができ
る。

【００２８】その結果、第２ラッチ素子にてラッチされ
る基本素子の出力信号（カウンタ回路のカウント値）
が、各周回数保持手段間でばらつく（時間差を有する）
ことがなく、高精度かつ安定した測定を行うことができ
る。次に、請求項８に記載の発明は、請求項７に記載の
時間測定装置において、カウンタ回路を構成する単一の
基本素子の回路領域と、該基本素子に対応して互いに隣
接するように配置された上記第２ラッチ素子の合計回路
領域とで、該基本素子の配列方向の幅を等しい大きさに
形成したことを特徴とする。

【００２９】つまり、基本素子と第２ラッチ素子とを結
ぶ信号線の配線長が、同じ周回数保持手段を構成する各
基本素子に対応するものは全て均等となるようにされて
いる。従って、本発明の時間測定装置によれば、第２ラ
ッチ素子にてラッチされる基本素子の出力信号が、同じ
周回数保持手段を構成する第２ラッチ素子間でばらつく
ことがなく、より高精度かつ安定した測定を行うことが
できる。

【００３０】次に、請求項９に記載の発明は、請求項７
または請求項８のいずれかに記載の時間測定装置におい
て、周回数保持手段の第２ラッチ素子の回路領域内に、
該回路領域を横切るように、他の第２ラッチ素子に上記
終了信号を供給するための信号線を配線したことを特徴
とする。

【００３１】このように構成された本発明の時間測定装
置によれば、同じ周回数保持手段を構成する各第２ラッ
チ素子に終了信号を供給するための信号線を、隣接する
他の遅延信号保持手段を構成する第２ラッチ素子の回路
領域を迂回することなく、最短距離で配線することがで
きるため、同じ終了信号が入力される各第２ラッチ素子
を、時間差なく動作させることができ、高精度かつ安定
した測定を行うことができる。

【００３２】次に、請求項１０に記載の発明は、請求項
７ないし請求項９のいずれかに記載の時間測定装置にお
いて、周回数保持手段を半数ずつ、カウント回路の回路
領域を中心軸として軸対称に配置したことを特徴とす
る。このように構成された本発明の時間測定装置によれ
ば、より多くの周回数保持手段を、カウンタ回路との間
を結ぶ信号線の配線長を等しくした状態で配置すること
ができ、延いては、上述のように高精度かつ安定した測
定が可能な測定チャネルを簡単に増加させることができ
る。

【００３３】次に、請求項１１に記載の発明は、請求項
７ないし請求項１０のいずれかに記載の時間測定装置に
おいて、信号遅延手段を構成する遅延素子の配列方向の
延長線上に、該遅延素子の配列方向とカウント回路を構
成する基本素子の配列方向とを一致させてカウンタ回路
を配置したことを特徴とする。

【００３４】従って、本発明の時間測定装置によれば、
信号遅延手段からの周回数カウント用のクロックを供給
するための信号線を、カウンタ回路に最短距離で接続す
ることができ、カウンタ回路を、信号遅延手段から出力
される周回数カウント用のクロックに対して追従性よく
動作させることができる。

【００３５】次に、請求項１２に記載の発明は、請求項
７ないし請求項１１のいずれかに記載の時間測定装置に
おいて、信号遅延手段及び遅延信号保持手段を下位ビッ
ト部、カウント手段及び周回数保持手段を上位ビット部
とし、入力ラインを、下位ビット部と上位ビット部とに
挟まれた領域に配線したことを特徴とする。

【００３６】このように構成された本発明の時間測定装
置によれば、入力ラインの配線長を、遅延信号保持手段
への配線と周回数保持手段への配線とでほぼ等しくする
ことができ、その結果、遅延信号保持手段及び周回数保
持手段に均等なタイミングで終了信号を供給できるた
め、安定した測定を行うことができる。

【００３７】次に、請求項１３に記載の発明は、請求項
１２に記載の時間測定装置において、入力ラインを、上
位ビット部及び下位ビット部に挟まれた回路領域に、該
上位ビット部及び下位ビット部の回路領域と対向しない
両端部から、夫々半数ずつ入力するように配線したこと
を特徴とする。

【００３８】このように構成された本発明の時間測定装
置によれば、特に、請求項４や請求項９に記載のよう
に、遅延信号保持手段及び周回数保持手段を、信号遅延
手段及びカウンタ回路の回路領域を中心軸として軸対称
に配置した場合に、遅延信号保持手段や周回数保持手段
が配置された位置に近い側の端部から、これらに対応す
る終了信号を入力するように入力ラインを配置すること
により、入力ラインを最短距離で配線することができ
る。

【００３９】次に、請求項１４に記載の発明は、請求項
７ないし請求項１３のいずれかに記載の時間測定装置に
おいて、遅延信号保持手段と周回数保持手段とで夫々個
別に、終了信号の駆動能力を向上させるための第１バッ
ファ回路を設けたことを特徴とする。

【００４０】このように構成された本発明の時間測定装
置によれば、各第１バッファ回路での遅延時間を適宜調
整することにより、遅延信号保持手段及び周回数保持手
段に、終了信号が入力されるタイミングを個別に調整す
ることができるため、実質的に同時のタイミングにて遅
延信号保持手段と周回数保持手段とを動作させることが
でき、安定した測定を行うことができる。

【００４１】即ち、カウンタ回路が信号遅延手段からの
周回数カウント用のクロックに従って動作するため、周
回数保持手段に供給されるカウンタ回路の出力は、遅延
信号保持手段に供給される信号遅延手段の出力に比べて
遅延する。このため、遅延信号保持手段と周回数保持手
段とに同時に終了信号を入力して、これらを同時に動作
させると、周回数保持手段は、実質的には遅延信号保持
手段より早いタイミングで動作することになり、周回数
カウント用のクロックによって変化する前の誤った値を
保持する可能性がある。しかし、本発明によれば、個別
に設けられた第１バッファ回路の遅延時間を適宜調整す
ることができるため、これら各手段を実質的に同時のタ
イミングにて動作させることができるのである。

【００４２】次に、請求項１５に記載の発明は、請求項
７ないし請求項１４のいずれかに記載の時間測定装置に
おいて、カウンタ回路の基本素子毎に、周回数保持手段
への出力信号の駆動能力を向上させる第２バッファ回路
を設けたことを特徴とする。従って、本発明の時間測定
装置によれば、周回数保持手段が多数設けられ、各基本
素子に対応して多くの第２ラッチ回路が接続されても、
立ち上がり及び立ち下がり時間の短い高速な信号を各第
２ラッチ回路に供給することができ、信号のなまりによ
る遅延によって周回数保持手段からの出力がばらつくこ
とがなく、安定した測定を行うことができる。

【００４３】次に、請求項１６に記載の発明は、請求項
７ないし請求項１５のいずれかに記載の時間測定装置に
おいて、周回数保持手段が、第１及び第２保持手段，遅
延回路，選択回路からなり、周回数保持手段に終了信号
が入力されると、第１保持回路が、この終了信号に従っ
て直ちにカウンタ回路の出力を保持し、第２保持回路
が、遅延回路により遅延された終了信号に従って遅れた
タイミングにてカウンタ回路の出力を保持し、選択回路
が、当該周回数保持手段と同じ終了信号にて動作する遅
延信号保持手段の出力から特定されるパルス信号の周回
位置に基づき、第１保持回路或は第２保持回路のいずれ
か一方の出力を選択し、当該周回数保持手段の出力とす
るように構成されている。

【００４４】そして、本発明では、このような時間測定
装置において、第１保持回路及び遅延回路に終了信号を
入力するための信号線が、互いに直結されていることを
特徴とする。従って、本発明の時間測定装置によれば、
第２保持回路に入力する終了信号のタイミングを精度よ
く設定することができる。

【００４５】即ち、第２保持回路の動作タイミングは、
第１保持回路の動作タイミングを基準として設定する必
要があるが、例えば請求項１４に記載のように、第１バ
ッファ回路が設けられている場合、遅延回路の入力を第
１バッファ回路の入力側に接続すると、第１バッファ回
路の温度特性等によって第１バッファ回路での遅延時間
が変動するため、第２保持回路での正しい動作タイミン
グを得ることができなくなる。これに対して、本発明で
は、第１保持回路の入力と遅延回路の入力とを直結して
いるので、常に第１保持回路の動作タイミングを基準と
した第２保持回路での正しい動作タイミングを得ること
ができるのである。

【００４６】次に、請求項１７に記載の発明は、請求項
７ないし請求項１６のいずれかに記載の時間測定装置に
おいて、信号遅延手段が出力する周回数カウント用の信
号、及び外部から入力されるクロック信号のいずれか
を、択一的にカウンタ回路に入力するクロック選択手段
を備えたことを特徴とする。

【００４７】このように構成された本発明の時間測定装
置によれば、カウンタ回路及び周回数保持手段を、外部
からのクロック信号によって、信号遅延手段とは独立に
動作させることが可能なため、カウンタ回路及び周回数
保持手段の動作確認を、簡単かつ速やかに行うことがで
きる。

【００４８】

【発明の実施の形態】以下に本発明の実施例を図面と共
に説明する。図１は、測定開始信号ＰＡが入力されてか
ら、各測定終了信号ＰＢ１〜ＰＢ４が入力されるまでの
時間間隔を測定する実施例の時間測定装置２の全体構成
を表す回路構成図である。

【００４９】図１に示すように、本実施例の時間測定装
置２は、測定開始信号ＰＡにより起動され、パルス信号
を周回させる信号遅延手段としてのパルス周回回路４
と、パルス周回回路４内でパルス信号が周回する毎に出
力される周回信号をカウントクロックＣＫとする９ビッ
トのカウンタ回路６と、パルス周回回路４からパルス信
号の周回位置に応じて出力される遅延信号ＤＹ０〜ＤＹ
９，ＤＹａ〜ＤＹｆ（以下、単にＤＹ０〜ＤＹｆとす
る）、及びカウンタ回路６から出力されるカウント値Ｃ
Ｏ１〜ＣＯ９に基づき、測定開始信号ＰＡと各測定終了
信号ＰＢｉ（ｉ＝１〜４）との位相差（時間間隔）を１
３ビットのデジタルデータに符号化し測定値ＤＡｉとし
て出力する４つの信号処理部８ａ〜８ｄとにより構成さ
れている。なお、以下の説明では、信号処理部８ａ〜８
ｄのことを、夫々チャネルＣＨ１〜ＣＨ４とも呼ぶ。

【００５０】このうち、パルス周回回路４は、２入力の
否定論理積回路ＮＡＮＤ０と１４個のインバータＩＮＶ
１〜ＩＮＶ９，ＩＮＶａ〜ＩＮＶｅと２入力の否定論理
積回路ＮＡＮＤｆと、からなる合計１６個の反転回路を
順次リング状に連結することにより構成されている。

【００５１】そして、否定論理積回路ＮＡＮＤ０の否定
論理積回路ＮＡＮＤｆに接続されていない側の入力端子
には、寄生容量を軽減するためのバッファ回路ＢＦ０を
介して外部から測定開始信号ＰＡが入力され、更に否定
論理積回路ＮＡＮＤｆのインバータＩＮＶｅに接続され
ない側の入力端子には、インバータＩＮＶ９の出力信号
が入力されている。

【００５２】このように構成されたパルス周回回路４で
は、例えば特開平６−２１６７２１号公報にその動作が
詳述されているので、ここでは詳しい説明を省略する
が、測定開始信号ＰＡがLow レベルの場合、各反転回路
は反転動作を行うことがなく、最終段の反転回路（即
ち、否定論理積回路ＮＡＮＤｆ）からHighレベルが出力
され、一方、測定開始信号ＰＡがHighレベルの場合、各
反転回路が反転動作を行うことにより、最終段の反転回
路から反転回路１６個分の遅延を１周期としたクロック
信号が出力される。

【００５３】この反転回路の最終段（否定論理積回路Ｎ
ＡＮＤｆ）の出力信号は、２入力の論理積回路ＡＮＤ及
び信号の駆動能力を向上させるためのバッファ回路ＢＦ
ｃを介して、カウントクロックＣＫとしてカウンタ回路
６に入力されている。なお、論理積回路ＡＮＤの否定論
理積回路ＮＡＮＤｆに接続されていない側の入力端子に
は、外部クロックＴＣＫが入力されている。つまり、論
理積回路ＡＮＤは、外部クロックＴＣＫがHighレベルに
されている時にはパルス周回回路４からの出力を、また
測定開始信号ＰＡがLow レベルにされパルス周回回路４
からの出力がHighレベルにされている時には外部クロッ
クＴＣＫを、カウントクロックＣＫとしてカウンタ回路
６に供給する。

【００５４】そして、カウンタ回路６は、カウントクロ
ックＣＫの入力に応じて各桁の値が一斉に変化する周知
の同期式カウンタからなり、カウントクロックＣＫの立
上がりエッジにてカウントを行う。また、カウンタ回路
６のカウント値ＣＯ１〜ＣＯ９を取り出すための９本の
信号線には、信号の駆動能力を向上させるためのバッフ
ァ回路ＢＦ１〜ＢＦ９が夫々接続されている。

【００５５】次に、信号処理部８ａは、各反転回路の出
力ＤＹ０〜ＤＹｆを測定終了信号ＰＢ１の立上がりタイ
ミングで夫々ラッチするＤＦＦ回路Ｆ１０〜Ｆ１９，Ｆ
１ａ〜Ｆ１ｆ（以下、単にＦ１０〜Ｆ１ｆとする）から
なる遅延信号保持回路１１と、各ＤＦＦ回路Ｆ１０〜Ｆ
１ｆからの出力信号に基づき、パルス周回回路４を周回
するパルス信号の周回位置を特定し、該特定された周回
位置に対応する信号線のみをHighレベルとする論理回路
１２と、論理回路１２からの出力に応じて４ビットの二
進数デジタルデータに符号化するエンコーダ１３とを備
えている。

【００５６】また、信号処理部８ａは、バッファ回路Ｂ
Ｆ１〜ＢＦ９を介して入力されるカウンタ回路６のカウ
ント値ＣＯ１〜ＣＯ９を、測定終了信号ＰＢ１の立上が
りタイミングでラッチする第１ラッチ回路１５ａと、測
定終了信号ＰＢ１をパルス周回回路４にてパルス信号が
半周する時間だけ遅延させる遅延線１４と、遅延線１４
にて遅延された遅延信号の立上がりタイミングでカウン
タ回路６のカウント値ＣＯ１〜ＣＯ９をラッチする第２
ラッチ回路１５ｂと、エンコーダ１３からの出力の最上
位ビットＭＳＢに基づき、ＭＳＢ＝０ならば第１ラッチ
回路１５ａの出力を、ＭＳＢ＝１ならば第２ラッチ回路
１５ｂの出力を選択して出力するセレクタ１６と、エン
コーダ１３及びセレクタ１６からの合計１３ビットの出
力を、測定終了信号ＰＢ１の立上がりタイミングで保持
し、保持した値を測定値ＤＡ１として出力するレジスタ
１７とを備えている。

【００５７】なお、第１ラッチ回路１５ａ及び第２ラッ
チ回路１５ｂを総称して周回数保持回路１５という。そ
して、第１及び第２ラッチ回路１５ａ，１５ｂは、夫々
９個のＤＦＦ回路Ｌ１０ａ〜Ｌ１８ａ，Ｌ１０ｂ〜Ｌ１
８ｂ（図４参照）により構成されている。

【００５８】また、測定終了信号ＰＢ１は、バッファ回
路ＢＦ１１を介して遅延信号保持回路１１の各ＤＦＦ回
路Ｆ１０〜Ｆ１ｆに入力されると共に、バッファ回路Ｂ
Ｆ１２を介して第１ラッチ回路１５ａ及び遅延線１４に
入力されるように構成されている。またエンコーダ１３
の出力は、夫々バッファ回路ＢＦ１３〜ＢＦ１６を介し
てレジスタ１７に入力されるように構成されている。こ
れらバッファ回路ＢＦ１１〜ＢＦ１６は、信号の駆動能
力を向上させるため（ＢＦ１１〜ＢＦ１２）、及び信号
線の寄生容量を低減させるため（ＢＦ１３〜ＢＦ１６）
に設けられたものである。

【００５９】更に、バッファ回路ＢＦ１２は、バッファ
回路ＢＦ１１での遅延時間と、論理積回路ＡＮＤ及びバ
ッファ回路ＢＦｃでの遅延時間とを合計した遅延時間を
有するように設定されている。また、遅延線１４は、こ
れらと同様のバッファ回路を多数直列接続することによ
り構成されている。

【００６０】次に、信号処理部８ｂ〜８ｄについては、
信号処理部８ａと全く同じ構成をしているので説明を省
略する。但し、以下の説明において、各信号処理部８ａ
〜８ｄの内部構成には、測定終了信号ＰＢｉ（ｉ＝１〜
４）に対応させて、遅延信号保持回路ｉ１、ＤＦＦ回路
Ｆｉ０〜Ｆｉｆ、論理回路ｉ２、エンコーダｉ３、遅延
線ｉ４、周回数保持回路ｉ５、セレクタｉ６、レジスタ
ｉ７、バッファ回路ＢＦｉ１〜ＢＦｉ６の符号を付して
いる。

【００６１】以上のように構成された時間測定装置２に
おいては、外部クロックＴＣＫをHighレベルに保持し
て、測定開始信号ＰＡを立ち上げると、パルス周回回路
４がパルス信号の周回動作を開始し、パルス信号ＰＡが
Highレベルである間パルス信号を周回させ、その周回数
をカウンタ回路６がカウントする。

【００６２】そして、例えば測定終了信号ＰＢ１を立ち
上げると、遅延信号保持回路１１の各ＤＦＦ回路Ｆ１０
〜Ｆ１ｆが、パルス周回回路４の各反転回路の出力をラ
ッチすると共に、第１ラッチ回路１５ａがカウンタ回路
６のカウント値ＣＯ１〜ＣＯ９をラッチし、その後、パ
ルス信号の周回時間の半分の時間が経過後に、第２ラッ
チ回路１５ｂが、再度カウンタ回路６のカウント値ＣＯ
１〜ＣＯ９をラッチする。

【００６３】すると、論理回路１２が遅延信号保持回路
１１の出力に基づき、パルス信号の周回位置を特定し、
エンコーダ１３が、論理回路１２にて特定された周回位
置に対応した４ビットの二進数デジタルデータを生成し
てレジスタ１７に入力し、一方、セレクタ１６は、エン
コーダ１３の出力の最上位ビットＭＳＢの値に従って、
第１ラッチ回路１５ａ或は第２ラッチ回路１５ｂに保持
された各９ビットのカウント値のいずれか一方をレジス
タ１７に入力する。

【００６４】そして、レジスタ１７は、次の測定終了信
号ＰＢ１が入力された時に、エンコーダ１３及びセレク
タ１６からの合計１３ビットの出力を保持して、測定値
ＤＡ１として出力する。なお、第１ラッチ回路１５ａ及
び第２ラッチ回路１５ｂにて、周回時間の半分の時間だ
けタイミングをずらして、カウンタ回路６のカウント値
を夫々ラッチし、エンコーダ１３のＥＤの最上位ビット
ＭＳＢに基づきセレクタ１６にて、いずれか一方の出力
を選択するようにしているのは、カウンタ回路６のカウ
ント値を、その信号レベルが確定した状態で確実に取り
込むためである。

【００６５】以上のように本実施例の時間測定装置２に
おいては、信号処理部８ａ〜８ｄ（チャネルＣＨ１〜Ｃ
Ｈ４）が４つ並列に設けられ、各測定終了信号ＰＢｉ
（ｉ＝１〜４）及び測定値ＤＡｉは、夫々個別の信号線
にて各信号処理部８ａ〜８ｄに入出力されるように構成
されている。

【００６６】従って、本実施例の時間測定装置２によれ
ば、測定終了信号ＰＢｉが、互いに極めて接近した時間
に互いに重なり合うように発生したとしても、測定終了
信号ＰＢｉ同士が互いに干渉し合って、複数の測定終了
信号ＰＢｉが一つの信号として認識されてしまうような
ことがなく、また、その測定値ＤＡｉも夫々個別の信号
線にて出力されるため、先に発生した測定終了信号ＰＢ
ｉの測定値ＤＡｉが、後で発生した測定終了信号ＰＢｉ
の測定値ＤＡｉに書き換えられてしまうこともなく、そ
の結果、各測定終了信号ＰＢｉ毎の測定を確実に行うこ
とができる。

【００６７】また、本実施例の時間測定装置２によれ
ば、カウンタ回路６のカウント値を、測定終了信号ＰＢ
ｉのタイミングでラッチすると共に、周回時間の半分の
時間だけ遅延させたタイミングで別途ラッチし、パルス
信号の周回位置に応じて、カウンタ回路６のカウント値
の信号レベルが確定している時にラッチされたものを選
択し、これをパルス信号の周回数を表すデータとして使
用するようにされているので、信頼性の高い測定値ＤＡ
ｉを得ることができる。

【００６８】更に、本実施例の時間測定装置２において
は、カウンタクロックＣＫとして、パルス周回回路４か
らのクロック信号、又は外部クロックＴＣＫのいずれか
を選択できるようにされており、外部クロックＴＣＫを
選択すれば、カウンタ回路６及び上位ビット部を、パル
ス周回回路４から切り離して動作させることが可能なよ
うにされている。

【００６９】従って、本実施例の時間測定装置２によれ
ば、カウンタ回路６及び上位ビット部の動作確認を容易
かつ速やかに行うことができる。また、本実施例の時間
測定装置２においては、測定終了信号ＰＢｉは、遅延信
号保持回路ｉ１、周回数保持回路ｉ５へ夫々個別のバッ
ファ回路ＢＦｉ１，ＢＦｉ２を介して供給され、しか
も、周回数保持回路ｉ５側のバッファ回路ＢＦｉ２は、
遅延信号保持回路ｉ１側のバッファ回路ＢＦｉ１に比べ
て、そのバッファ回路ＢＦｉ２内での遅延時間が、パル
ス周回回路４からカウンタ回路６にカウンタクロックＣ
Ｋを供給する信号線に挿入された論理積回路ＡＮＤ及び
バッファ回路ＢＦｃでの遅延分だけ、大きくなるように
設定されている。

【００７０】従って、本実施例の時間測定装置２によれ
ば、カウンタ回路６から周回数保持回路ｉ５への入力信
号は、パルス周回回路４から遅延信号保持回路ｉ１への
入力信号に比べて遅延があるにも関わらず、遅延信号保
持回路ｉ１と周回数保持回路ｉ５とを実質的に同時に動
作させることができ、装置の信頼性を向上させることが
できる。

【００７１】ところで、上述した本実施例の時間測定装
置２は、半導体集積回路として半導体チップ上に一体に
形成されている。ここで、図２は、半導体チップ上にお
ける時間測定装置２の各部に対応する回路領域の配置
と、各回路領域間の接続状態とを表すブロック図であ
り、図３は、実際の配置状態を表す説明図である。

【００７２】図２に示すように、まず、パルス周回回路
４は、半導体チップの中央部に、反転回路を１列に並べ
た状態で配置されている。以下、説明の便宜を図るた
め、反転回路の配列方向、即ちパルス周回回路４の回路
領域の長手方向を横軸方向、これに直交する方向を縦軸
方向とする。

【００７３】そして、パルス周回回路４の縦軸方向に沿
った一方の側には、チャネルＣＨ１，２の遅延信号保持
回路１１，２１、チャネルＣＨ１，２の論理回路１２，
２２、チャネルＣＨ２のエンコーダ２３、チャネルＣＨ
１のエンコーダ１３（以下、総称してチャネルＣＨ１，
２の下位ビット部という）が順番に配置され、他方の側
には、パルス周回回路４の回路領域を軸として軸対称と
なるように、チャネルＣＨ３，４の遅延信号保持回路３
１，４１、チャネルＣＨ３，４の論理回路３２，４２、
チャネルＣＨ３のエンコーダ３３、チャネルＣＨ４のエ
ンコーダ４３（以下、総称してチャネルＣＨ３，４の下
位ビット部という）が順番に配置されている。

【００７４】また、パルス周回回路４を横軸方向に延長
した位置には、カウント値の各桁を生成する基本素子と
してのフリップフロップ回路が横軸方向に沿って並ぶよ
うにカウンタ回路６が配置されている。そして、カウン
タ回路６の縦軸方向に沿った一方の側には、チャネルＣ
Ｈ１，ＣＨ２の周回数保持回路１５，２５、及びチャネ
ルＣＨ１，ＣＨ２のセレクタ１６，２６（以下、総称し
てチャネルＣＨ１，２の上位ビット部という）が配置さ
れ、他方の側には、カウンタ回路６の回路領域を軸とし
て軸対称となるように、チャネルＣＨ３，ＣＨ４の周回
数保持回路３５，４５、及びチャネルＣＨ３，ＣＨ４の
セレクタ３６，４６（以下、総称してチャネルＣＨ３，
４の上位ビット部という）が配置されている。

【００７５】なお、下位ビット部を構成する各部の回路
領域は、いずれもパルス周回回路４の回路領域と、横軸
方向に沿った幅がほぼ等しくなるように形成されてお
り、同様に、上位ビット部を構成する各部の回路領域
は、いずれもカウンタ回路６の回路領域と、横軸方向に
沿った幅がほぼ等しくなるように形成されている。

【００７６】また、チャネルＣＨ１，２の下位ビット部
及び上位ビット部の縦軸方向の更に外側には、チャネル
ＣＨ１，２のレジスタ１７，２７が配置され、チャネル
ＣＨ３，４の下位ビット部及び上位ビット部の縦軸方向
の更に外側には、チャネルＣＨ３，４のレジスタ３７，
４７が配置されている。なお、チャネルＣＨ１，２のレ
ジスタ１７，２７が、チャネルＣＨ３，４のレジスタ３
７，４７に比べて回路領域が広いのは、チャネルＣＨ２
〜４のレジスタ２７，３７，４７が、１回分の測定値Ｄ
Ａ２〜４を保持できるように構成され、チャネルＣＨ１
のレジスタ１７のみが２回分の測定値ＤＡ１を保持でき
るように構成されているからである。

【００７７】更に、チャネルＣＨ１，２の下位ビット部
と上位ビット部との間には、後述するチャネルＣＨ１，
２のバッファ部９ａが配置され、チャネルＣＨ３，４の
下位ビット部と上位ビット部との間には、チャネルＣＨ
３，４のバッファ部９ｂが配置されている。また、パル
ス周回回路４とカウンタ回路６との間には、論理積回路
ＡＮＤとバッファ回路ＢＦｃとからなるバッファ部９ｃ
が配置されている。

【００７８】ここで、図４は、チャネルＣＨ１，２の遅
延信号保持回路１１，２１、周回数保持回路１５，２
５、セレクタ１６，２６、バッファ部９ａの詳細を表す
説明図である。図４に示すように、まず、バッファ部９
ａは、測定開始信号ＰＡ、及び測定終了信号ＰＢ１，Ｐ
Ｂ２を伝送する信号線と、バッファ回路ＢＦ０，ＢＦ１
１，ＢＦ１２，ＢＦ２１，ＢＦ２２と、遅延線１４，２
４とを含んでいる。そして、測定開始信号ＰＡ、及び測
定終了信号ＰＢ１，ＰＢ２を伝送する信号線は、レジス
タ１７，２７が配置された側からバッファ部９ａに入る
ように配線され、各信号線の間には、電位を接地電位に
固定したシールド線ＧＬが配線されている。

【００７９】次に、遅延信号保持回路１１，２１の回路
領域では、チャネルＣＨ１の遅延信号保持回路１１を構
成するＤＦＦ回路Ｆ１０〜Ｆ１ｆと、チャネルＣＨ２の
遅延信号保持回路１２を構成するＤＦＦ回路Ｆ２０〜Ｆ
２ｆとが、交互に且つ一列に配置され、即ち、パルス周
回回路４の同じ反転回路からの出力をラッチするＤＦＦ
回路Ｆ１ｊ，Ｆ２ｊ（ｊ＝０〜ｆ）が、互いに隣接する
ように配置されている。

【００８０】また、単一の反転回路の回路領域と、同じ
反転回路からの出力をラッチする一対のＤＦＦ回路Ｆ１
ｊ，Ｆ２ｊの回路領域とは、横軸方向に沿った幅が等し
くなるように形成されており、その結果、パルス周回回
路４全体の回路領域と、遅延信号保持回路１１，２１全
体の回路領域とで、横軸方向に沿った幅が等しくなるよ
うにされている。

【００８１】そして、ＤＦＦ回路Ｆ１ｊの回路領域内に
は、ＤＦＦ回路Ｆ１ｊの動作を制御する測定終了信号Ｐ
Ｂ１を供給するための信号線の他、ＤＦＦ回路Ｆ１ｊの
動作とは関係のない測定終了信号ＰＢ２を供給するため
の信号線及びシールド線ＧＬも横軸方向に沿って横切る
ように配線されており、同様に、ＤＦＦ回路Ｆ２ｊの回
路領域には、ＤＦＦ回路Ｆ２ｊの動作を制御する測定終
了信号ＰＢ２を供給するための信号線の他、ＤＦＦ回路
Ｆ２ｊの動作とは関係のない測定終了信号ＰＢ１を供給
するための信号線及びシールド線ＧＬも横軸方向に沿っ
て直線的に最短距離で横切るように配線されている。

【００８２】なお、本実施例の時間測定装置２が形成さ
れる半導体チップは、多層構造をしており、信号線を立
体的に交差させることが可能であるため、上述のような
配線が可能となるのである。次に、周回数保持回路１
５，２５の回路領域では、チャネルＣＨ１の第１ラッチ
回路１５ａを構成するＤＦＦ回路Ｌ１０ａ〜Ｌ１８ａ
と、第２ラッチ回路１５ｂを構成するＤＦＦ回路Ｌ１０
ｂ〜Ｌ１８ｂと、チャネルＣＨ２の第１ラッチ回路２５
ａを構成するＤＦＦ回路Ｌ２０ａ〜Ｌ２８ａと、第２ラ
ッチ回路２５ｂを構成するＤＦＦ回路Ｌ２０ｂ〜Ｌ２８
ｂとが、１つずつ順番に且つ一列に配置され、即ち、カ
ウンタ回路６の同じ桁のカウント値をラッチするＤＦＦ
回路Ｌ１ｋａ，Ｌ１ｋｂ，Ｌ２ｋａ，Ｌ２ｋｂ（ｋ＝０
〜８）が、互いに隣接するように配置されている。

【００８３】また、カウンタ回路６のカウント値の一つ
の桁を生成するフリップフロップ回路の回路領域と、同
じ桁のカウント値をラッチする４つのＤＦＦ回路Ｌ１ｋ
ａ，Ｌ１ｋｂ，Ｌ２ｋａ，Ｌ２ｋｂの合計回路領域と
は、横軸方向に沿った幅が等しくなるように形成されて
おり、その結果、カウンタ回路６全体の回路領域と、周
回数保持回路１５，２５全体の回路領域とで、横軸方向
に沿った幅が等しくなるようにされている。

【００８４】そして、周回数保持回路１５，２５の回路
領域には、測定終了信号ＰＢ１，ＰＢ２を伝送する信号
線、測定終了信号ＰＢ１，ＰＢ２の遅延信号を伝送する
信号線、及びシールド線ＧＬが配線されるが、各ＤＦＦ
回路Ｌｉｋａ，Ｌｉｋｂの回路領域内には、そのＤＦＦ
回路Ｌｉｋａ，Ｌｉｋｂの動作を制御する信号を伝送す
る信号線の他、そのＤＦＦ回路Ｌｉｋａ，Ｌｉｋｂの動
作とは関係のない信号を伝送する信号線及びシールド線
ＧＬも横軸方向に沿って直線的に最短距離で横切るよう
に配線されている。

【００８５】次に、セレクタ１６，２６は、エンコーダ
１３の出力の最上位ビットＭＳＢに従って、ＤＦＦ回路
Ｌ１ｋａ，Ｌ１ｋｂの出力のいずれか一方を選択して出
力する９個のスイッチＳ１ｋと、エンコーダ２３の出力
の最上位ビットＭＳＢに従って、ＤＦＦ回路Ｌ２ｋａ，
Ｌ２ｋｂの出力のいずれか一方を選択して出力する９個
のスイッチＳ２ｋとにより構成されている。そして、一
対のＤＦＦ回路Ｌｉｋａ，Ｌｉｋｂの回路領域と、これ
に対応するスイッチＳｉｋの回路領域とは、互いに対向
するように配置され、また、横軸方向に沿った幅が等し
くなるように形成されており、その結果、セレクタ１
６，２６全体の回路領域と、周回数保持回路１５，２５
全体の回路領域とで、横軸方向に沿った幅が等しくなる
ように形成されている。

【００８６】ここで、チャネルＣＨ３，４側の回路領域
は、外部クロックＴＣＫを供給するための信号線が存在
しない点と、バッファ部９ｂに測定開始信号ＰＡの信号
線及びバッファ回路ＢＦ０が存在しない点とが異なるだ
けで、他の部分については、チャネルＣＨ１，２側の回
路領域と全く同様な配置がなされている。

【００８７】以上のように回路領域の配置がなされた本
実施例の時間測定装置２によれば、パルス周回回路４を
構成する単一の反転回路の回路領域と、該反転回路に対
応する各一対のＤＦＦ回路Ｆ１ｊ，Ｆ２ｊの回路領域と
で横軸方向に沿った幅が等しくなるように形成され、反
転回路と対応するＤＦＦ回路とが互いに対向するように
配置されているので、同じ遅延信号保持回路ｉ１を構成
するＤＦＦ回路Ｆｉ０〜Ｆｉｆ間で、各反転回路と該反
転回路に夫々対応するＤＦＦ回路Ｆｉ０〜Ｆｉｆとを結
ぶ信号線の配線長を全て均等にできる。

【００８８】また、パルス周回回路４の同じ反転回路か
らの出力をラッチするＤＦＦ回路Ｆ１ｊ，Ｆ２ｊが、互
いに隣接するように配置されているので、これらチャネ
ルの異なるＤＦＦ回路Ｆ１ｊ，Ｆ２ｊ（Ｆ３ｊ，Ｆ４
ｊ）間でも、これらに対応する反転回路との間を結ぶ信
号線の配線長を均等にできる。

【００８９】同様に、カウンタ回路６のカウント値ＣＯ
１〜ＣＯ９の各桁を生成するフリップフロップ回路と、
周回数保持回路ｉ５を構成するＤＦＦ回路Ｌｉｋａ，Ｌ
ｉｋｂ（総称してＬｉｋとする）とは、パルス周回回路
４の反転回路と遅延信号保持回路ｉ１のＤＦＦ回路Ｆｉ
ｊとの関係と同様な関係を有するように配置されている
ので、同じ周回数保持回路ｉ５を構成するＤＦＦ回路Ｌ
ｉ０〜Ｌｉ８間で、各フリップフロップ回路との間を結
ぶ信号線の配線長を均等にできると共に、チャネルの異
なるＤＦＦ回路Ｌ１ｋ，Ｌ２ｋ（Ｌ３ｋ，Ｌ４ｋ）間で
も、これらに対応するフリップフロップ回路との間を結
ぶ信号線の配線長を均等にできる。

【００９０】更に、下位ビットデータを生成するパルス
周回回路４、遅延信号保持回路１１，２１（３１，４
１）、論理回路１２，２２（３２，４２）、エンコーダ
１３，２３（３３，４３）、及び上位ビットデータを生
成するカウンタ回路６、周回数保持回路１５，２５（３
５，４５）、セレクタ１６，２６（３６，４６）は、い
ずれも一列に並ぶように配置されているので、一列に配
置された回路領域間を結ぶ各信号線の配線長を短く且つ
均等にできる。

【００９１】また更に、チャネルＣＨ１，２に対応する
回路領域とチャネルＣＨ３，４に対応する回路領域と
が、パルス周回回路４及びカウンタ回路６の回路領域を
軸として軸対称に配置されているので、チャネルＣＨ
１，２での各種信号線の配線長と、チャネルＣＨ３，４
での各種信号線の配線長とを均等にできる。

【００９２】このように、本実施例の時間測定装置２に
おいては、当該装置を構成する各回路領域は、各回路領
域を結ぶ各種信号線の配線長が短く且つ均等になるよう
な配置にされていると共に、測定終了信号ＰＢｉを伝送
する信号線は、遅延信号保持回路ｉ１及び周回数保持回
路ｉ５までの各配線長がほぼ等しくなるように配線さ
れ、しかもこれら回路ｉ１，ｉ５を構成するＤＦＦ回路
への配線長が最短距離となるように配線されている。

【００９３】従って、本実施例の時間測定装置２によれ
ば、各種信号線の配線に要する領域が必要最小限に抑え
られるため、回路規模、延いては半導体チップのチップ
面積を小型化できると共に、均等な配線長の信号線を介
して各チャネル間、各ビット間でばらつきのない、均等
なタイミングの遅延信号ＤＹ０〜ＤＹｆやカウント値Ｃ
Ｏ１〜ＣＯ９が、遅延信号保持回路ｉ１や周回数保持回
路ｉ５に入力され、これら信号をラッチする各ＤＦＦ回
路には、均等なタイミングの測定終了信号ＰＢｉが供給
されるため、高精度かつ安定した測定を実現することが
できる。

【図面の簡単な説明】

【図１】 実施例の時間測定装置２の全体構成を表す回
路構成図である。

【図２】 実施例の時間測定装置２の各部の半導体チッ
プ上での配置及び接続状態を表すブロック図である。

【図３】 実施例の時間測定装置２の半導体チップ上で
の実際の配置を表す説明図である。

【図４】 チャネルＣＨ１，ＣＨ２の要部における回路
の配置を表す説明図である。

【符号の説明】

２…時間測定装置 ４…パルス周回回路 ６…
カウンタ回路 ８ａ〜８ｄ…信号処理部 ９ａ〜９ｃ…バッファ部 １１，２１，３１，４１…遅延信号保持回路 １２，２２，３２，４２…論理回路 １３，２３，３３，４３…エンコーダ １４，２４，３４，４４…遅延線 １５，２５，３５，４５…周回数保持回路 １６，２６，３６，４６…セレクタ １７，２７，３７，４７…レジスタ １５ａ，２５ａ…第１ラッチ回路 １５ｂ，２５ｂ…
第２ラッチ回路

Claims (17)

【特許請求の範囲】
1. 【請求項１】 複数の遅延素子を直列に連結した信号遅
   延線を有し、開始信号の入力により起動され、パルス信
   号を上記信号遅延線上で順次遅延させながら伝送する信
   号遅延手段と、 所定の終了信号が夫々個別に入力される複数の入力ライ
   ンと、 該入力ライン毎に設けられ、上記各遅延素子に夫々対応
   する複数の第１ラッチ素子を有し、上記入力ラインに入
   力される終了信号に応じて、上記各遅延素子の出力信号
   を保持する遅延信号保持手段と、 上記入力ライン毎に設けられ、該入力ラインに入力され
   る終了信号に応じて上記遅延信号保持手段が保持した値
   に基づいたデジタルデータを測定値として出力する出力
   ラインと、 を備え、半導体集積回路として構成される時間測定装置
   において、 上記信号遅延手段の遅延素子を１列に配置すると共に、 上記各遅延信号保持手段の第１ラッチ素子を、同じ遅延
   素子に対応するものが互いに隣接し、且つ上記遅延素子
   の配列方向に沿って一列に並ぶように配置したことを特
   徴とする時間測定装置。
2. 【請求項２】 上記信号遅延手段を構成する単一の遅延
   素子の回路領域と、該遅延素子に対応して互いに隣接す
   るように配置された上記第１ラッチ素子の合計回路領域
   とで、該遅延素子の配列方向の幅を等しい大きさに形成
   したことを特徴とする請求項１に記載の時間測定装置。
3. 【請求項３】 上記遅延信号保持手段の各第１ラッチ素
   子の回路領域内に、該回路領域を横切るように、他の第
   １ラッチ素子に上記終了信号を供給するための信号線を
   配線したことを特徴とする請求項１または請求項２に記
   載の時間測定装置。
4. 【請求項４】 上記遅延信号保持手段を半数ずつ、上記
   信号遅延手段の回路領域を中心軸として軸対称に配置し
   たことを特徴とする請求項１ないし請求項３のいずれか
   に記載の時間測定装置。
5. 【請求項５】 上記入力ライン間及び該入力ラインと他
   の信号線との間に、電位を接地電位に固定した固定電位
   ラインを設けたことを特徴とする請求項１ないし請求項
   ４のいずれかに記載の時間測定装置。
6. 【請求項６】 上記遅延信号保持手段毎に、該遅延信号
   保持手段からの出力信号に基づき、上記信号遅延線内で
   の上記パルス信号の伝送位置を検出し、該伝送位置に応
   じたデジタルデータを発生して出力ラインに供給する位
   置データ発生手段を備え、 上記遅延信号保持手段を、上記信号遅延手段と上記位置
   データ発生手段との間に配置したことを特徴とする請求
   項１ないし請求項５のいずれかに記載の時間測定装置。
7. 【請求項７】 上記信号遅延手段は、上記信号遅延線が
   ループ状に連結され、開始信号の入力により起動される
   と、パルス信号を周回させるパルス周回回路からなり、
   更に、 該パルス周回回路での上記パルス信号の周回数をカウン
   トし、デジタルデータとして出力するカウンタ回路と、 上記入力ライン毎に設けられ、上記カウンタ回路の出力
   の各桁に夫々対応する複数の第２ラッチ素子を有し、上
   記入力ラインに入力される終了信号に応じて、上記カウ
   ンタ回路の出力を夫々保持する周回数保持手段と、 を備え、上記出力ラインは、同じ終了信号にて動作する
   上記遅延信号保持手段からの出力に基づいたデジタルデ
   ータを下位ビット、上記周回数保持手段からのデジタル
   データを上位ビットとする複数ビットのデジタルデータ
   を測定値として出力する請求項１ないし請求項６のいず
   れかに記載の時間測定装置において、 上記カウンタ回路の各桁の出力を生成する基本素子を１
   列に配置すると共に、 上記各周回数保持手段の第２ラッチ素子を、同じ基本素
   子に対応するものが互いに隣接し、且つ配列方向に沿っ
   て一列に並ぶように配置したことを特徴とする時間測定
   装置。
8. 【請求項８】 請求項７に記載の時間測定装置におい
   て、 上記カウンタ回路を構成する単一の基本素子の回路領域
   と、該基本素子に対応して互いに隣接するように配置さ
   れた上記第２ラッチ素子の合計回路領域とで、該基本素
   子の配列方向の幅を等しい大きさに形成したことを特徴
   とする時間測定装置。
9. 【請求項９】 請求項７または請求項８に記載の時間測
   定装置において、 上記周回数保持手段の第２ラッチ素子の回路領域内に、
   該回路領域を横切るように、他の第２ラッチ素子に上記
   終了信号を供給するための信号線を配線したことを特徴
   とする時間測定装置。
10. 【請求項１０】 請求項７ないし請求項９のいずれかに
    記載の時間測定装置において、 上記周回数保持手段を半数ずつ、上記カウント回路の回
    路領域を中心軸として軸対称に配置したことを特徴とす
    る時間測定装置。
11. 【請求項１１】 請求項７ないし請求項１０のいずれか
    に記載の時間測定装置において、 上記信号遅延手段を構成する遅延素子の配列方向の延長
    線上に、該遅延素子の配列方向と上記カウント回路を構
    成する基本素子の配列方向とを一致させて上記カウンタ
    回路を配置したことを特徴とする時間測定装置。
12. 【請求項１２】 請求項７ないし請求項１１のいずれか
    に記載の時間測定装置において、 上記信号遅延手段及び上記遅延信号保持手段を下位ビッ
    ト部、カウント手段及び周回数保持手段を上位ビット部
    とし、 上記入力ラインを、上記下位ビット部と上位ビット部と
    に挟まれた領域に配線したことを特徴とする時間測定装
    置。
13. 【請求項１３】 請求項１２に記載の時間測定装置にお
    いて、 上記入力ラインを、上記上位ビット部及び下位ビット部
    に挟まれた回路領域に、該上位ビット部及び下位ビット
    部の回路領域と対向しない両端部から、夫々半数ずつ入
    力するように配線したことを特徴とする時間測定装置。
14. 【請求項１４】 請求項７ないし請求項１３のいずれか
    に記載の時間測定装置において、 上記遅延信号保持手段と上記周回数保持手段とで夫々個
    別に、上記終了信号の駆動能力を向上させる第１バッフ
    ァ回路を設けたことを特徴とする時間測定装置。
15. 【請求項１５】 請求項７ないし請求項１４のいずれか
    に記載の時間測定装置において、 上記カウンタ回路の基本素子毎に、上記周回数保持手段
    への出力信号の駆動能力を向上させる第２バッファ回路
    を設けたことを特徴とする時間測定装置。
16. 【請求項１６】 上記周回数保持手段が、 上記終了信号にて上記カウンタ回路の出力を保持する第
    １保持回路と、 上記パルス信号が上記パルス周回回路を略半周する時間
    だけ上記終了信号を遅延させる遅延回路と、 該遅延回路にて遅延された終了信号にて上記カウンタ回
    路の出力を保持する第２保持回路と、 当該周回数保持手段と同じ終了信号にて動作する上記遅
    延信号保持手段の出力から特定される上記パルス信号の
    周回位置に基づき、上記第１保持回路或は第２保持回路
    のいずれか一方の出力を選択する選択回路と、 を備えた、請求項７ないし請求項１５のいずれかに記載
    の時間測定装置において、 上記第１保持回路に上記終了信号を入力するための信号
    線及び上記遅延回路に上記終了信号を入力するための信
    号線は、互いに直結されていることを特徴とする時間測
    定装置。
17. 【請求項１７】 請求項７ないし請求項１６のいずれか
    に記載の時間測定装置において、 上記信号遅延手段が出力する周回数カウント用の信号、
    及び外部から入力されるクロック信号のいずれかを、択
    一的に上記カウンタ回路に入力するクロック選択手段を
    備えたことを特徴とする時間測定装置。