JP2015170987A - 電子回路、電子回路の制御方法、および、電子装置 - Google Patents

Abstract

【課題】遅延素子の遅延時間を所定値に制御する。
【解決手段】電子回路は、複数の遅延素子と、遅延時間取得部と、電圧制御部とを具備する。複数の遅延素子は、電源電圧が高いほど短い遅延時間によりクロック信号を遅延させて遅延信号として供給する。また、遅延時間取得部は、遅延信号のそれぞれの値から遅延時間を取得する。電圧制御部は、取得された遅延時間が所定の目標値より長い場合には電源電圧を高く制御し、遅延時間が所定の目標値より短い場合には電源電圧を低く制御する電圧制御処理を実行する。
【選択図】図１

Description

本技術は、電子回路、電子回路の制御方法、および、電子装置に関する。詳しくは、時間デジタル変換器が設けられた電子回路、電子回路の制御方法、および、電子装置に関する。

従来より、電子回路においては、クロック信号の位相を検出するために、時間デジタル変換器が用いられることがある。この時間デジタル変換器は、一般に、複数段の遅延素子と、複数のフリップフロップとを備える。これらの遅延素子によりクロック信号を遅延させた複数の遅延信号が生成され、それらの遅延信号の値からなるデータが、ＴＤＣ（Time-to-Digital Converter）コードとしてフリップフロップに保持される。遅延素子のそれぞれの遅延時間が所定の設計値と同一であれば、このＴＤＣコードから、クロック信号の位相が正確に検出される。ところが、時間デジタル変換器内の遅延素子の遅延時間は、プロセス、電源電圧および温度などの条件により変動する。この遅延時間の変動により、遅延時間が設計値からずれて、ＴＤＣコードの示す位相に誤差が生じるおそれがある。

この誤差を補正するために、それぞれの電源端子との間に電流源としてトランジスタが挿入された複数段の遅延素子と、フリップフロップと、キャリブレーション制御回路とを備える時間デジタル変換器が提案されている（例えば、特許文献１参照。）。この時間デジタル変換器において、キャリブレーション制御回路は、ＴＤＣデータをフリップフロップから読み出し、そのＴＤＣデータの誤差を求める。そして、キャリブレーション制御回路は、誤差が低減する値に、電流源から遅延素子への電流量を補正する。この電流量の補正により、遅延素子の遅延時間は、所定の設計値に近い値となる。

特開２０１２−１１４７１６号公報

しかしながら、上述の従来技術では、電流源のインピーダンスに応じた電圧降下が遅延素子の電源側で発生するため、電流源を設けない場合と比較して遅延素子の遅延時間が長くなる。そして、遅延時間が長くなった分、時間デジタル変換器の時間分解能は低下してしまう。また、遅延時間が長くなると、遅延時間が設計値からずれて、ＴＤＣコードに誤差が残存するおそれがある。

本技術はこのような状況に鑑みて生み出されたものであり、遅延素子の遅延時間を所定値に制御することを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、電源電圧が高いほど短い遅延時間によりクロック信号を遅延させて遅延信号として供給する複数の遅延素子と、上記遅延信号のそれぞれの値から上記遅延時間を取得する遅延時間取得部と、上記取得された遅延時間が所定の目標値より長い場合には上記電源電圧を高く制御し、上記遅延時間が上記所定の目標値より短い場合には上記電源電圧を低く制御する電圧制御処理を実行する電圧制御部とを具備する電子回路、および、その制御方法である。これにより、遅延時間が所定の目標値より長い場合には電源電圧が高く制御され、遅延時間が所定の目標値より短い場合には電源電圧が低く制御されるという作用をもたらす。

また、この第１の側面において、上記電圧制御部は、上記複数の遅延素子に上記電源電圧が供給されると上記電圧制御処理を実行してもよい。これにより、複数の遅延素子に電源電圧が供給されると電圧制御処理が実行されるという作用をもたらす。

また、この第１の側面において、上記電子回路において温度を測定する温度測定部をさらに具備し、上記電圧制御部は、上記測定された温度が所定の範囲外の温度である場合には上記電圧制御処理を実行してもよい。これにより、測定された温度が所定の範囲外の温度である場合に電圧制御処理が実行されるという作用をもたらす。

また、この第１の側面において、上記電圧制御部は、一定時間が経過するたびに上記電圧制御処理を実行してもよい。これにより、一定時間が経過するたびに電圧制御処理が実行されるという作用をもたらす。

また、この第１の側面において、第１の電圧を前記電源電圧として供給する第１の電源回路と、前記第１の電圧と異なる第２の電圧を供給する第２の電源回路とをさらに具備し、前記電圧制御部は、前記電源電圧の制御量に基づいて前記第２の電圧をさらに制御してもよい。これにより、電源電圧の制御量に基づいて第２の電圧が制御されるという作用をもたらす。

また、この第１の側面において、第１の電圧を上記電源電圧として供給する第１の電源回路と、上記第１の電圧と異なる第２の電圧を供給する第２の電源回路と、上記電圧制御部による上記電源電圧の制御量に基づいて上記第２の電圧を制御する電源管理部とをさらに具備してもよい。これにより、電源電圧の制御量に基づいて第２の電圧が制御されるという作用をもたらす。

また、この第１の側面において、上記電圧制御部は、上記遅延時間と上記所定の目標値との間の差が最小となる探索対象電圧を異なる複数の電圧の中から探索して当該探索した探索対象電圧に制御してもよい。これにより、遅延時間と所定の目標値との間の差が最小となる探索対象電圧に制御されるという作用をもたらす。

また、この第１の側面において、上記電圧制御部は、線形探索アルゴリズムを使用して上記探索対象電圧を探索してもよい。これにより、線形探索アルゴリズムにより探索対象電圧が探索されるという作用をもたらす。

また、この第１の側面において、上記電圧制御部は、二分探索アルゴリズムを使用して上記探索対象電圧を探索してもよい。これにより、二分探索アルゴリズムにより探索対象電圧が探索されるという作用をもたらす。

また、本技術の第２の側面は、電源電圧が高いほど短い遅延時間によりクロック信号を遅延させて遅延信号として供給する複数の遅延素子と、上記遅延信号のそれぞれの値から上記遅延時間を取得する遅延時間取得部と、上記取得された遅延時間が所定の目標値より長い場合には上記電源電圧を高く制御し、上記遅延時間が上記所定の目標値より短い場合には上記電源電圧を低く制御する電圧制御処理を実行する電圧制御部と、上記クロック信号に同期して所定の処理を行う処理回路とを具備する電子装置である。これにより、遅延時間が所定の目標値より長い場合には電源電圧が高く制御され、遅延時間が所定の目標値より短い場合には電源電圧が低く制御されるという作用をもたらす。

本技術によれば、遅延素子の遅延時間を所定値に制御することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

第１の実施の形態における半導体集積回路の一構成例を示すブロック図である。 第１の実施の形態におけるデジタル位相同期回路の一構成例を示すブロック図である。 第１の実施の形態における時間デジタル変換器の一構成例を示す回路図である。 第１の実施の形態における時間デジタル変換器の動作の一例を示すタイミングチャートである。 第１の実施の形態における遅延素子の遅延時間と電源電圧との関係を示すグラフの一例である。 第１の実施の形態における電圧制御部の動作の一例を示すフローチャートである。 第１の実施の形態における周期データの補正結果の一例を示す図である。 第１の実施の形態の変形例における電圧制御部の動作の一例を示すフローチャートである。 第２の実施の形態における半導体集積回路の一構成例を示すブロック図である。 第３の実施の形態における半導体集積回路の一構成例を示すブロック図である。 第４の実施の形態における半導体集積回路の一構成例を示すブロック図である。 第５の実施の形態における電子回路の一構成例を示すブロック図である。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（電源電圧を制御する例）
２．第２の実施の形態（温度が変化すると電源電圧を制御する例）
３．第３の実施の形態（一定時間ごとに電源電圧を制御する例）
４．第４の実施の形態（複数の電源電圧を制御する例）
５．第５の実施の形態（電源管理部を設けて複数の電源電圧を制御する例）

＜１．第１の実施の形態＞
［半導体集積回路の構成例］
図１は、第１の実施の形態における半導体集積回路１００の一構成例を示すブロック図である。この半導体集積回路１００は、集積回路制御部１１０、電源回路１２０、電圧制御部１３０、デコーダ部１４０、デジタル位相同期回路２００およびコア回路１５０を備える。半導体集積回路１００は、音声処理、画像処理または通信処理などの処理を行う電子装置に設けられる。なお、半導体集積回路１００は、特許請求の範囲に記載の電子回路の一例である。

集積回路制御部１１０は、半導体集積回路１００全体を制御するものである。この集積回路制御部１１０は、半導体集積回路１００に電源が投入されると、信号線１１８を介して開始信号を供給することにより電源回路１２０に電源電圧の供給を開始させ、また、電圧制御部１３０に電源電圧の制御を開始させる。また、集積回路制御部１１０は、高速クロック信号の出力動作を制御する出力イネーブル信号をデジタル位相同期回路２００に信号線１１９を介して供給する。集積回路制御部１１０は、電源電圧の補正が開始されてから一定期間が経過するまでの間、出力イネーブル信号をオフにしてデジタル位相同期回路２００にクロック信号の出力を停止させる。そして、一定期間が経過すると、集積回路制御部１１０は、出力イネーブル信号をオンにしてデジタル位相同期回路２００にクロック信号の出力を開始させる。電源投入時から出力イネーブル信号をオンにするまでの期間として、後述する電源電圧ＶＤＤ_Ａの制御が完了するのに十分な時間が設定される。

電源回路１２０は、デジタル位相同期回路２００やコア回路１５０などに電源電圧ＶＤＤ_Ａを供給するものである。この電源回路１２０は、集積回路制御部１１０からの開始信号に従って、電源電圧ＶＤＤ_Ａの供給を開始する。また、電源回路１２０は、電圧制御部１３０の制御に従って、電源電圧ＶＤＤ_Ａの値を一定の制御範囲内で変更する。例えば、電源回路１２０は、可変抵抗を含む定電圧回路（レギュレータなど）を備え、その可変抵抗の抵抗値を変化させることにより電源電圧ＶＤＤ_Ａを変化させる。なお、電源回路１２０は、特許請求の範囲に記載の第１の電源回路の一例である。

デジタル位相同期回路２００は、低速クロック信号を逓倍して高速クロック信号として供給するものである。このデジタル位相同期回路２００は、ＴＤＣコードを生成する時間デジタル変換器を備え、そのＴＤＣコードを使用して低速クロック信号から高速クロック信号を生成する。また、デジタル位相同期回路２００は、ＴＤＣコードをデコーダ部１４０に信号線２０８を介して供給し、出力イネーブル信号に従って高速クロック信号をコア回路１５０に信号線２０９を介して供給する。

コア回路１５０は、高速クロック信号に同期して、音声処理、画像処理または通信処理などの所定の処理を行うものである。例えば、コア回路１５０において、音声処理、画像処理または通信処理などが行われる。なお、コア回路１５０は、特許請求の範囲に記載の処理回路の一例である。

デコーダ部１４０は、ＴＤＣコードから高速クロック信号の周期を求めて、その周期を示す周期データＣＹＣを生成するものである。デコーダ部１４０は、生成した周期データＣＹＣを電圧制御部１３０に信号線１４９を介して供給する。この周期データＣＹＣの示す周期は、時間デジタル変換器内の遅延素子の遅延時間が長いほど長い期間となる。なお、デコーダ部１４０は、特許請求の範囲に記載の遅延時間取得部の一例である。

電圧制御部１３０は、制御データＶＣＴＲＬ_Ａを電源回路１２０に信号線１２９を介して供給することにより、遅延素子の遅延時間が目標値Ｔｇになるように電源電圧ＶＤＤ_Ａを制御するものである。一般に、遅延素子の遅延時間は、電源電圧ＶＤＤ_Ａが高いほど短くなる。この遅延素子の特性に基づいて、電圧制御部１３０は、周期データＣＹＣの示す周期が所定の基準値Ｔｎより長い場合には、一定の制御範囲内で電源電圧を高くする。一方、周期データＣＹＣの示す周期が所定の基準値Ｔｎより短い場合には、電圧制御部１３０は、一定の制御範囲内で電源電圧ＶＤＤ_Ａを低くする。

ここで、電源回路１２０が複数段階の電圧に電源電圧ＶＤＤ_Ａを制御することができる場合には、電圧制御部１３０は、それらの電圧の中から、周期が基準値Ｔｎに最も近くなる電圧を探索して、その電圧に制御することが望ましい。例えば、電圧制御部１３０は、一定の制御範囲内で少しずつ電圧を増減して、周期が基準値Ｔｎに最も近くなる電圧を探索する。

前述したように周期データＣＹＣの示す周期は、時間デジタル変換器内の遅延素子の遅延時間が長いほど長い値である。このため、その周期が基準値Ｔｎになるように電源電圧ＶＤＤ_Ａを制御することにより、遅延素子の遅延時間は、基準値Ｔｎに対応する目標値Ｔｇに制御される。

［デジタル位相同期回路の構成例］
図２は、第１の実施の形態におけるデジタル位相同期回路２００の一構成例を示すブロック図である。このデジタル位相同期回路２００は、基準位相生成部２１０、位相比較器２２０、ループフィルタ２３０、利得調整部２４０、時間デジタル変換器２５０、可変位相生成部２６０、デジタル制御発振器２７０、フリップフロップ２８０およびスイッチ２９０を備える。

基準位相生成部２１０は、所定の分周比ＤＩＶに基づいて基準位相を示す基準位相コードをクロック信号ｒＣＬＫに同期して生成するものである。クロック信号ｒＣＬＫについては後述する。基準位相生成部２１０は、例えば、分周比ＤＩＶにより、高速クロック信号を分周したクロック信号の位相を基準位相として生成する。基準位相生成部２１０は、生成した基準位相を示すデータを位相比較器２２０に供給する。

時間デジタル変換器２５０は、低速クロック信号の位相に対する高速クロック信号の相対的な位相を検出するものである。時間デジタル変換器２５０は、検出した位相を示すＴＤＣデータをデコーダ部１４０および可変位相生成部２６０に供給する。

可変位相生成部２６０は、ＴＤＣコードの示す位相を、基準位相コードと同じデータ形式により示す可変位相コードを高速クロック信号に同期して生成するものである。可変位相生成部２６０は、可変位相コードを位相比較器２２０に供給する。

位相比較器２２０は、基準位相コードの示す基準位相と可変位相コードの示す可変位相とを比較して位相差を検出するものである。位相比較器２２０は、検出した位相差を示す位相差データをループフィルタ２３０に供給する。

ループフィルタ２３０は、位相差データに対し、所定の遮断周波数より高い高周波数帯域のノイズ成分を抑制する処理をクロック信号ｒＣＬＫに同期して行うものである。このループフィルタ２３０として、例えば、ＩＩＲ（Infinite Impulse Response）フィルタや、ＦＩＲ（Finite Impulse Response）フィルタが用いられる。ループフィルタ２３０は、高周波数成分を抑制した位相差データを利得調整部２４０に供給する。

利得調整部２４０は、位相差データに対して、デジタル制御発振器２７０のゲインを調整するための処理を行ってデジタル制御発振器２７０へ供給するものである。

デジタル制御発振器２７０は、位相差データに基づいて、クロック信号ｒＣＬＫに同期して高速クロック信号を生成するものである。例えば、数値制御発振器が、デジタル制御発振器２７０として用いられる。このデジタル制御発振器２７０は、高速クロック信号を、時間デジタル変換器２５０、可変位相生成部２６０、フリップフロップ２８０およびスイッチ２９０に供給する。

フリップフロップ２８０は、低速クロック信号を保持し、高速クロック信号に同期してクロック信号ｒＣＬＫとして出力するものである。これにより、低速クロック信号は、高速クロック信号によりリタイミングされる。このクロック信号ｒＣＬＫは、基準位相生成部２１０、ループフィルタ２３０およびデジタル制御発振器２７０に供給される。

スイッチ２９０は、出力イネーブル信号に従って、デジタル制御発振器２７０とコア回路１５０との間の経路を開閉するものである。例えば、出力イネーブル信号がオンに制御されると、スイッチ２９０は閉状態に移行し、オフに制御されると開状態に移行する。

なお、時間デジタル変換器２５０の外部に電圧制御部１３０およびデコーダ部１４０を設ける構成としているが、この構成に限定されない。例えば、電圧制御部１３０およびデコーダ部１４０の一方または両方を時間デジタル変換器２５０の内部に設けてもよい。

［時間デジタル変換器の構成例］
図３は、第１の実施の形態における時間デジタル変換器２５０の一構成例を示す回路図である。この時間デジタル変換器２５０は、Ｎ（Ｎは、２以上の整数）段の遅延素子２５１と、Ｎ個のフリップフロップ２５２とを備える。また、これらの遅延素子２５１は電源回路１２０に共通に接続され、遅延素子２５１のそれぞれには電源電圧ＶＤＤ_Ａが供給される。また、遅延素子２５１のそれぞれには、互いに異なる１つのフリップフロップ２５２が接続される。ここで、遅延素子２５１の段数Ｎは、遅延素子２５１の遅延時間の合計が、高速クロック信号の１周期分の時間をカバーすることができるような値であることが望ましい。

遅延素子２５１は、入力されたクロック信号を遅延させるものである。この遅延素子２５１として、例えば、インバータが用いられる。初段の遅延素子２５１は、高速クロック信号を遅延させて、遅延信号として２段目の遅延素子２５１と対応するフリップフロップ２５２とに供給する。２段目以降の遅延素子２５１のそれぞれは、前段からの遅延信号を遅延させて、後段の遅延素子２５１と対応するフリップフロップ２５２とに供給する。

フリップフロップ２５２は、遅延信号の値を保持するものである。これらの遅延素子２５１は、低速クロック信号に同期して、対応する遅延素子２５１からの遅延信号の値を保持し、デコーダ部１４０および可変位相生成部２６０に供給する。ただし、偶数段目の遅延素子２５１に対応するフリップフロップ２５２は、遅延信号の値を反転させて供給する。これらの値からなるＮビットのデータは、ＴＤＣコードとしてデコーダ部１４０等に供給される。

図３に例示したように、時間デジタル変換器２５０においては、遅延素子２５１と電源回路１２０との間には、特許文献１に記載された構成のように電流源が挿入されない。このため、電流源による電圧降下により時間デジタル変換器２５０の時間分解能が低下するおそれがない。

図４は、第１の実施の形態における時間デジタル変換器２５０の動作の一例を示すタイミングチャートである。初段の遅延素子２５１は、デジタル制御発振器２７０からの高速クロック信号を遅延させて、遅延信号Ｄ１として後段に出力する。また、２段目から８段目までの遅延素子２５１のそれぞれは、前段からのクロック信号を遅延させて、遅延信号Ｄ２乃至Ｄ８として後段に出力する。また、これらの遅延信号Ｄ１乃至Ｄ８の値は、対応するフリップフロップ２５２に保持される。なお、同図においては、説明の便宜上、奇数段については、遅延信号Ｄ１、Ｄ３、Ｄ５およびＤ７の代わりに、それらを反転した遅延クロック信号Ｄ１'、Ｄ３'、Ｄ５'およびＤ７'の波形を記載している。

保持された遅延クロック信号の値からなるコードは、低速クロック信号に同期してＴＤＣコードとして出力される。

例えば、低速クロック信号の立上りエッジのタイミングにおいて、遅延信号Ｄ１'、Ｄ２、Ｄ３'、および、Ｄ８がハイレベルであり、残りの遅延信号がローレベルであった場合、８ビットの「１００００１１１」のＴＤＣコードが生成される。

このＴＤＣコードは、低速クロック信号のエッジに対する、高速クロック信号のエッジの相対的な位相を示す。例えば、ＴＤＣコードにおいて「０」から「１」へ、または、「１」から「０」へ遷移したタイミングが、高速クロック信号の立上りまたは立下りのエッジのタイミングを示す。

このＴＤＣデータから、デコーダ部１４０により周期データが生成される。例えば、ある立上りエッジから次の立上りエッジまでのビット数（すなわち、遅延素子の段数）Ｂｎを示すデータが周期データとして生成される。高精度なデータを得るために、デコーダ部１４０は、ビット数Ｂｎを複数回求めて、それらの平均値を示すデータを周期データとして算出してもよい。遅延素子２５１の個々の遅延時間をＴｄとし、高速クロック信号の実際の周期をＴｃとすると、周期Ｔｃをビット数Ｂｎにより除した商が遅延時間Ｔｄを示す。このビット数Ｂｎが所定の基準値になるように、電圧制御部１３０が電源電圧ＶＤＤ_Ａを制御することにより、遅延時間Ｔｄは、周期Ｔｃを基準値Ｔｎにより除した商に等しい目標値Ｔｇに制御される。

図５は、第１の実施の形態における遅延素子の遅延時間と電源電圧との関係を示すグラフの一例である。同図の縦軸は、遅延素子２５１のそれぞれの遅延時間を示し、横軸は、遅延素子２５１の電源電圧を示す。また、点線、実線および一定鎖線の曲線は、温度やプロセスが互いに異なる条件下で測定された遅延素子の特性を示す。同図に示すように、遅延素子の遅延時間は、電源電圧が低くなるほど長くなる。また、電源電圧の他、プロセスや温度などの条件により、遅延時間が変動する。

［電圧制御部１３０の動作例］
図６は、第１の実施の形態における電圧制御部１３０の動作の一例を示すフローチャートである。この動作は、例えば、半導体集積回路１００に電源が投入されたときに実行される。

電圧制御部１３０は、周期データＣＹＣの示すビット数Ｂｎと基準値Ｔｎとの差を誤差として検出する。例えば、ビット数Ｂｎから基準値Ｔｎを引いた値が誤差として検出される（ステップＳ９０１）。電圧制御部１３０は、誤差の検出が初回の検出であるか否かを判断する（ステップＳ９０２）。

２回目以降の検出であれば（ステップＳ９０２：Ｎｏ）、電圧制御部１３０は、誤差の今回値の極性が誤差の前回値の極性と異なるか否かを判断する（ステップＳ９０３）。以下、誤差の今回値および前回値をそれぞれ、「誤差今回値」および「誤差前回値」と称する。

誤差今回値の極性が誤差前回値と異なる場合には（ステップＳ９０３：Ｙｅｓ）、電圧制御部１３０は、誤差前回値の絶対値が誤差今回値の絶対値よりも小さいか否かを判断する（ステップＳ９０４）。誤差前回値の絶対値が誤差今回値の絶対値よりも小さいのであれば（ステップＳ９０４：Ｙｅｓ）、電圧制御部１３０は、前回の制御データＶＣＴＲＬ_Ａを供給する。

初回の検出である場合（ステップＳ９０２：Ｙｅｓ）、電圧制御部１３０は、誤差今回値の極性に基づいて周期データの示す値（例えば、ビット数Ｂｎ）が基準値Ｔｎより大きいか否かを判断する（ステップＳ９０６）。また、誤差今回値の極性が誤差前回値と同一である場合（ステップＳ９０３：Ｎｏ）にも、電圧制御部１３０は、ステップＳ９０６を実行する。

周期データの示す値が基準値Ｔｎより大きいのであれば（ステップＳ９０６：Ｙｅｓ）、電圧制御部１３０は、現在の電源電圧ＶＤＤ_Ａが、上限値未満であるか否かを判断する（ステップＳ９０７）。上限値未満であるならば（ステップＳ９０７：Ｙｅｓ）、電圧制御部１３０は、前回より一定電圧ｄＶだけ高い電圧に電源電圧ＶＤＤ_Ａを制御する制御データを生成して供給する。これにより、電源電圧ＶＤＤ_Ａが一定電圧ｄＶの分、高くなる（ステップＳ９０８）。ステップＳ９０８の後、電圧制御部１３０は、ステップＳ９０１に戻る。

また、周期データの示す値が基準値Ｔｎ以下である場合（ステップＳ９０６：Ｎｏ）、電圧制御部１３０は、周期データの示す値が基準値Ｔｎより小さいか否かを判断する（ステップＳ９０９）。

周期データの示す値が基準値Ｔｎより小さいのであれば（ステップＳ９０９：Ｙｅｓ）、電圧制御部１３０は、現在の電源電圧ＶＤＤ_Ａが、下限値より高いか否かを判断する（ステップＳ９１０）。現在の電源電圧ＶＤＤ_Ａが下限値より高ければ（ステップＳ９１０：Ｙｅｓ）、電圧制御部１３０は、前回より一定電圧ｄＶだけ低い電圧に電源電圧ＶＤＤ_Ａを制御する制御データを生成して供給する。これにより、電源電圧ＶＤＤ_Ａが一定電圧ｄＶの分、低くなる（ステップＳ９１１）。ステップＳ９１１の後、電圧制御部１３０は、ステップＳ９０１に戻る。

現在の電源電圧が上限値以上（ステップＳ９０７：Ｎｏ）または下限値以下である場合（ステップＳ９１０：Ｎｏ）、あるいは、周期データが基準値Ｔｎである場合（ステップＳ９０９：Ｎｏ）、電圧制御部１３０は、電圧を制御する動作を終了する。また、誤差前回値の絶対値が誤差今回値以上である場合（ステップＳ９０４：Ｎｏ）、または、ステップＳ９０５の後も、電圧制御部１３０は、電圧を制御する動作を終了する。動作終了後は、最後に出力された制御データが保持され、そのデータの示す電圧に電源電圧ＶＤＤ_Ａが維持される。

なお、電圧制御部１３０は、誤差が最小になる電圧に電源電圧ＶＤＤ_Ａを制御しているが、誤差が低減する制御であれば、この構成に限定されない。例えば、電圧を増減させるステップＳ９０８またはＳ９１１を一定回数行った場合、または、誤差が最小となった場合に、制御を終了する構成であってもよい。

図７は、第１の実施の形態における周期データの補正結果の一例を示す図である。同図において縦軸が周期データＣＹＣの示す周期を示し、横軸が時間を示す。

時刻Ｔ０において電源が投入され、電源電圧ＶＤＤ_Ａの制御が開始されたものとする。時刻Ｔ０の時点では、周期データの示す値が基準値Ｔｎより小さいものとする。この場合、電圧制御部１３０は、電源電圧ＶＤＤ_Ａを一定電圧ｄＶだけ低くする。この結果、遅延素子２５１の遅延時間が長くなり、高速クロック信号の周期が長くなる。したがって、その後の時刻Ｔ１においては、Ｔ０の時点よりも誤差が小さくなる。

時刻Ｔ１においても、周期データの示す値が基準値Ｔｎより小さいため、電圧制御部１３０は、電源電圧ＶＤＤ_Ａをさらに上昇させる。そして、時刻Ｔ２、Ｔ３においても、電圧制御部１３０は、電源電圧を上昇させる。この結果、時刻Ｔ４において、周期データの示す値が基準値より大きくなる。この時刻Ｔ４における誤差が、時刻Ｔ３のときより大きい場合、電圧制御部１３０は、誤差が小さかった時刻Ｔ４の電圧に電源電圧を制御する。一方、時刻Ｔ４における誤差が時刻Ｔ３のときより低い場合や、同一である場合には、時刻Ｔ４の時点の電源電圧が維持される。

図７に例示したように、電圧制御部１３０は、制御範囲内で電源電圧を一定電圧ずつ増減しながら、誤差が最小になる電圧を探索している。このように、対象のデータ（例えば、誤差が最小になる電圧）を先頭から順番に探索する探索アルゴリズムは、線形探索アルゴリズムと呼ばれる。

このように、本技術の第１の実施の形態によれば、電圧制御部１３０は、遅延素子の遅延時間が目標値より長い場合には電源電圧を高くし、目標値より短い場合には電源電圧を低く制御するため、遅延時間を目標値に制御することができる。

［変形例］
第１の実施の形態において電圧制御部１３０は、誤差が最小になる電圧を線形探索アルゴリズムにより探索していたが、線形探索アルゴリズム以外のアルゴリズムにより、その電圧を探索してもよい。例えば、電圧制御部１３０は、二分探索アルゴリズムにより電源電圧を探索することもできる。第１の実施の形態の変形例の電圧制御部１３０は、二分探索アルゴリズムにより電源電圧を探索する点において第１の実施の形態と異なる。

図８は、第１の実施の形態の変形例における電圧制御部１３０の動作の一例を示すフローチャートである。変形例の電圧制御部１３０の動作は、ステップＳ９０７、Ｓ９０８、Ｓ９１０およびＳ９１１の代わりにステップＳ９１５乃至Ｓ９１８を実行する点において第１の実施の形態と異なる。

電圧制御部１３０は、変数Ｌに制御範囲内の電圧の上限値を設定し、変数Ｒに電圧の下限値を設定する（ステップＳ９１５）。そして、電圧制御部１３０は、（Ｌ＋Ｒ）／２の電圧に制御する制御データを生成して供給する（ステップＳ９１６）。電圧制御部１３０は、周期データＣＹＣの基準値に対する誤差を検出し（ステップＳ９０１）、誤差の検出が初回の検出であるか否かを判断する（ステップＳ９０２）。

２回目以降の検出であれば（ステップＳ９０２：Ｎｏ）、電圧制御部１３０は、ステップＳ９０４およびＳ９０５を実行する。

初回の検出である場合（ステップＳ９０２：Ｙｅｓ）、または、誤差今回値の極性が誤差前回値と同一である場合（ステップＳ９０３：Ｎｏ）、電圧制御部１３０は、周期データの示す値が基準値より大きいか否かを判断する（ステップＳ９０６）。

周期データの示す値が基準値より大きいのであれば（ステップＳ９０６：Ｙｅｓ）、電圧制御部１３０は、変数Ｌに（Ｌ＋Ｒ）／２を設定し（ステップＳ９１７）、ステップＳ９１６に戻る。

また、周期データの示す値が基準値以下である場合（ステップＳ９０６：Ｎｏ）、電圧制御部１３０は、周期データの示す値が基準値より小さいか否かを判断する（ステップＳ９０９）。

周期データの示す値が基準値より小さいのであれば（ステップＳ９０９：Ｙｅｓ）、電圧制御部１３０は、変数Ｒに（Ｌ＋Ｒ）／２を設定し（ステップＳ９１８）、ステップＳ９１６に戻る。周期データが基準値である場合（ステップＳ９０９：Ｎｏ）、電圧制御部１３０は、電圧を制御する動作を終了する。

このように第１の実施の形態における変形例によれば、電圧制御部１３０は、二分探索アルゴリズムを使用して探索を行うため、線形探索アルゴリズムを使用する場合よりも高速に電圧を探索することができる。

＜２．第２の実施の形態＞
第１の実施の形態において半導体集積回路１００は、電源が投入されたときに電源電圧の制御を行っていたが、電源が投入されたとき以外のタイミングにおいて電源電圧の制御を行ってもよい。遅延素子の遅延時間は、温度変化によっても変動するため、例えば、温度が所定の温度範囲外の値になったときにも電源電圧を制御することが望ましい。第２の実施の形態の半導体集積回路１００は、温度が所定の温度範囲外の値になったときにも電源電圧の制御を行う点において第１の実施の形態と異なる。

図９は、第２の実施の形態における半導体集積回路１００の一構成例を示すブロック図である。第２の実施の形態の半導体集積回路１００は、温度センサ１６０をさらに備える点において第１の実施の形態と異なる。

温度センサ１６０は、半導体集積回路１００の温度を測定するものである。この温度センサ１６０は、温度の測定値を集積回路制御部１１０に供給する。なお、温度センサ１６０は、特許請求の範囲に記載の温度測定部の一例である。

第２の実施の形態の集積回路制御部１１０は、電源が投入された場合、または、温度センサ１６０により測定された温度が所定の温度範囲外の値である場合に、電圧制御部１３０に電源電圧の制御を開始させる。なお、集積回路制御部１１０は、温度が所定の温度範囲外の値であるときにのみ電源電圧の制御を開始させてもよい。

このように、本技術の第２の実施の形態によれば、電圧制御部１３０は、温度が所定範囲外の値であるときに電源電圧を制御するため、温度が所定範囲外の値に変化した際にも、遅延素子の遅延時間を目標値にすることができる。

＜３．第３の実施の形態＞
第１の実施の形態において半導体集積回路１００は、電源が投入されたときに電源電圧の制御を行っていたが、一定時間ごとに電源電圧の制御を行ってもよい。第３の実施の形態の半導体集積回路１００は、一定時間ごとに電源電圧の制御を行う点において第１の実施の形態と異なる。

図１０は、第３の実施の形態における半導体集積回路１００の一構成例を示すブロック図である。第３の実施の形態の半導体集積回路１００は、インターバルタイマ１７０をさらに備える点において第１の実施の形態と異なる。

インターバルタイマ１７０は、時間を計時し、一定時間が経過するたびに、一定時間の経過を通知するイベント信号を生成して集積回路制御部１１０に供給するものである。

第３の集積回路制御部１１０は、電源が投入された場合、または、イベント信号が供給された場合に、電圧制御部１３０に電源電圧の制御を開始させる。なお、集積回路制御部１１０は、イベント信号が供給された場合にのみ、電源電圧の制御を開始させてもよい。

このように、本技術の第３の実施の形態によれば、電圧制御部１３０は、一定時間ごとに電源電圧の制御を行うため、時間の経過に伴って遅延時間が変化した場合であっても、その遅延時間を目標値に制御することができる。

＜４．第４の実施の形態＞
第１の実施の形態において半導体集積回路１００は、１つの電源電圧のみを制御していたが、複数の電源電圧を制御してもよい。第４の実施の形態の半導体集積回路１００は、複数の電源電圧を制御する点において第１の実施の形態と異なる。

図１１は、第４の実施の形態における半導体集積回路１００の一構成例を示すブロック図である。この第４の実施の形態の半導体集積回路１００には、電源ドメインＡおよび電源ドメインＢが設けられる。電源ドメインＡは、電源電圧ＶＤＤ_Ａが供給される領域であり、電源回路１２０、電圧制御部１３０、デコーダ部１４０、コア回路１５０およびデジタル位相同期回路２００が配置される。

一方、電源ドメインＢは、電源電圧ＶＤＤ_Ａと異なる電源電圧ＶＤＤ_Ｂが供給される領域であり、電源回路１８０およびコア回路１９０が配置される。

電源回路１８０は、電源電圧ＶＤＤ_Ｂをコア回路１９０等に供給するものである。コア回路１９０は、高速クロック信号に同期して、音声処理、画像処理または通信処理などの所定の処理を行うものである。なお、電源回路１８０は、特許請求の範囲に記載の第２の電源回路の一例である。

第４の実施の形態の電源制御部１３０は、電源電圧ＶＤＤ_Ａを制御する他、その制御量に基づいて電源電圧ＶＤＤ_Ｂも制御する。電源制御部１３０は、制御データＶＣＴＲＬ_Ｂにより、電源電圧ＶＤＤ_Ａの制御量と同一の制御量だけ、電源電圧ＶＤＤ_Ｂを制御する。ここで、制御量の単位は、ボルト（Ｖ）であってもよいし、百分率であってもよい。例えば、電源電圧ＶＤＤ_Ａが＋０．０１Ｖまたは＋１％制御された際には、電源制御部１３０により、電源電圧ＶＤＤ_Ｂも＋０．０１Ｖまたは＋１％制御される。

このように、本技術の第４の実施の形態によれば、電源制御部１３０が電源電圧ＶＤＤ_Ａの制御量に基づいて電源電圧ＶＤＤ_Ｂを制御するため、複数の電源ドメインにおいて電源電圧を制御することができる。

＜５．第５の実施の形態＞
第１の実施の形態において半導体集積回路１００は、１つの電源電圧のみを制御していたが、複数の電源電圧を制御してもよい。第５の実施の形態の半導体集積回路１００は、電源管理部をさらに設けて、複数の電源電圧を制御する点において第１の実施の形態と異なる。

図１２は、第５の実施の形態における電子回路の一構成例を示すブロック図である。この電子回路は、半導体集積回路１００に加えて、電源管理部３００をさらに備える点において第１の実施の形態と異なる。

また、第５の実施の形態の半導体集積回路１００には、電源ドメインＡおよび電源ドメインＢが設けられる。電源ドメインＡは、電源電圧ＶＤＤ_Ａが供給される領域であり、電源回路１２０、電圧制御部１３０、デコーダ部１４０、コア回路１５０およびデジタル位相同期回路２００が配置される。

一方、電源ドメインＢは、電源電圧ＶＤＤ_Ａと異なる電源電圧ＶＤＤ_Ｂが供給される領域であり、電源回路１８０およびコア回路１９０が配置される。

第５の実施の形態の電圧制御部１３０は、制御データＶＣＴＲＬ_Ａを電源回路１２０の他、電源管理部３００にも供給する。

電源回路１８０は、電源電圧ＶＤＤ_Ｂをコア回路１９０等に供給するものである。コア回路１９０は、高速クロック信号に同期して、音声処理、画像処理または通信処理などの所定の処理を行うものである。なお、電源回路１８０は、特許請求の範囲に記載の第２の電源回路の一例である。

電源管理部３００は、電源電圧ＶＤＤ_Ａの制御量に基づいて電源電圧ＶＤＤ_Ｂを制御するものである。この電源管理部３００は、制御データＶＣＴＲＬ_Ｂにより、電源電圧ＶＤＤ_Ａの制御量と同一の制御量だけ、電源電圧ＶＤＤ_Ｂを制御する。ここで、制御量の単位は、ボルト（Ｖ）であってもよいし、百分率であってもよい。例えば、電源電圧ＶＤＤ_Ａが＋０．０１Ｖまたは＋１％制御された際には、電源管理部３００により、電源電圧ＶＤＤ_Ｂも＋０．０１Ｖまたは＋１％制御される。

このように、本技術の第５の実施の形態によれば、電源管理部３００が電源電圧ＶＤＤ_Ａの制御量に基づいて電源電圧ＶＤＤ_Ｂを制御するため、複数の電源ドメインにおいて電源電圧を制御することができる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

なお、本技術は以下のような構成もとることができる。
（１）電源電圧が高いほど短い遅延時間によりクロック信号を遅延させて遅延信号として供給する複数の遅延素子と、
前記遅延信号のそれぞれの値から前記遅延時間を取得する遅延時間取得部と、
前記取得された遅延時間が所定の目標値より長い場合には前記電源電圧を高く制御し、前記遅延時間が前記所定の目標値より短い場合には前記電源電圧を低く制御する電圧制御処理を実行する電圧制御部と
を具備する電子回路。
（２）前記電圧制御部は、前記複数の遅延素子に前記電源電圧が供給されると前記電圧制御処理を実行する
前記（１）記載の電子回路。
（３）前記電子回路において温度を測定する温度測定部をさらに具備し、
前記電圧制御部は、前記測定された温度が所定の範囲外の温度である場合には前記電圧制御処理を実行する
前記（１）または（２）記載の電子回路。
（４）前記電圧制御部は、一定時間が経過するたびに前記電圧制御処理を実行する
前記（１）から（３）のいずれかに記載の電子回路。
（５）第１の電圧を前記電源電圧として供給する第１の電源回路と、
前記第１の電圧と異なる第２の電圧を供給する第２の電源回路とをさらに具備し、
前記電圧制御部は、前記電源電圧の制御量に基づいて前記第２の電圧をさらに制御する前記（１）から（４）のいずれかに記載の電子回路。
（６）第１の電圧を前記電源電圧として供給する第１の電源回路と、
前記第１の電圧と異なる第２の電圧を供給する第２の電源回路と、
前記電圧制御部による前記電源電圧の制御量に基づいて前記第２の電圧を制御する電源管理部とをさらに具備する前記（１）から（４）のいずれかに記載の電子回路。
（７）前記電圧制御部は、前記遅延時間と前記所定の目標値との間の差が最小となる探索対象電圧を異なる複数の電圧の中から探索して当該探索した探索対象電圧に制御する
前記（１）から（６）のいずれかに記載の電子回路。
（８）前記電圧制御部は、線形探索アルゴリズムを使用して前記探索対象電圧を探索する
前記（７）記載の電子回路。
（９）前記電圧制御部は、二分探索アルゴリズムを使用して前記探索対象電圧を探索する
前記（７）記載の電子回路。
（１０）電源電圧が高いほど短い遅延時間によりクロック信号を遅延させて遅延信号として供給する複数の遅延素子により供給された前記遅延信号のそれぞれの値から前記遅延時間を取得する遅延時間取得手順と、
前記取得された遅延時間が所定の目標値より長い場合には前記電源電圧を高く制御し、前記遅延時間が前記所定の目標値より短い場合には前記電源電圧を低く制御する電圧制御処理を実行する電圧制御手順と
を具備する電子回路の制御方法。
（１１）電源電圧が高いほど短い遅延時間によりクロック信号を遅延させて遅延信号として供給する複数の遅延素子と、
前記遅延信号のそれぞれの値から前記遅延時間を取得する遅延時間取得部と、
前記取得された遅延時間が所定の目標値より長い場合には前記電源電圧を高く制御し、前記遅延時間が前記所定の目標値より短い場合には前記電源電圧を低く制御する電圧制御処理を実行する電圧制御部と、
前記クロック信号に同期して所定の処理を行う処理回路と
を具備する電子装置。

１００ 半導体集積回路
１１０ 集積回路制御部
１２０、１８０ 電源回路
１３０ 電圧制御部
１４０ デコーダ部
１５０、１９０ コア回路
１６０ 温度センサ
１７０ インターバルタイマ
２００ デジタル位相同期回路
２１０ 基準位相生成部
２２０ 位相比較器
２３０ ループフィルタ
２４０ 利得調整部
２５０ 時間デジタル変換器
２５１ 遅延素子
２５２ フリップフロップ
２６０ 可変位相生成部
２７０ デジタル制御発振器
２８０ フリップフロップ
２９０ スイッチ
３００ 電源管理部

Claims (11)

1. 電源電圧が高いほど短い遅延時間によりクロック信号を遅延させて遅延信号として供給する複数の遅延素子と、
   前記遅延信号のそれぞれの値から前記遅延時間を取得する遅延時間取得部と、
   前記取得された遅延時間が所定の目標値より長い場合には前記電源電圧を高く制御し、前記遅延時間が前記所定の目標値より短い場合には前記電源電圧を低く制御する電圧制御処理を実行する電圧制御部と
   を具備する電子回路。
2. 前記電圧制御部は、前記複数の遅延素子に前記電源電圧が供給されると前記電圧制御処理を実行する
   請求項１記載の電子回路。
3. 前記電子回路において温度を測定する温度測定部をさらに具備し、
   前記電圧制御部は、前記測定された温度が所定の範囲外の温度である場合には前記電圧制御処理を実行する
   請求項１記載の電子回路。
4. 前記電圧制御部は、一定時間が経過するたびに前記電圧制御処理を実行する
   請求項１記載の電子回路。
5. 第１の電圧を前記電源電圧として供給する第１の電源回路と、
   前記第１の電圧と異なる第２の電圧を供給する第２の電源回路とをさらに具備し、
   前記電圧制御部は、前記電源電圧の制御量に基づいて前記第２の電圧をさらに制御する請求項１記載の電子回路。
6. 第１の電圧を前記電源電圧として供給する第１の電源回路と、
   前記第１の電圧と異なる第２の電圧を供給する第２の電源回路と、
   前記電圧制御部による前記電源電圧の制御量に基づいて前記第２の電圧を制御する電源管理部とをさらに具備する請求項１記載の電子回路。
7. 前記電圧制御部は、前記遅延時間と前記所定の目標値との間の差が最小となる探索対象電圧を異なる複数の電圧の中から探索して当該探索した探索対象電圧に制御する
   請求項１記載の電子回路。
8. 前記電圧制御部は、線形探索アルゴリズムを使用して前記探索対象電圧を探索する
   請求項６記載の電子回路。
9. 前記電圧制御部は、二分探索アルゴリズムを使用して前記探索対象電圧を探索する
   請求項６記載の電子回路。
10. 電源電圧が高いほど短い遅延時間によりクロック信号を遅延させて遅延信号として供給する複数の遅延素子により供給された前記遅延信号のそれぞれの値から前記遅延時間を取得する遅延時間取得手順と、
    前記取得された遅延時間が所定の目標値より長い場合には前記電源電圧を高く制御し、前記遅延時間が前記所定の目標値より短い場合には前記電源電圧を低く制御する電圧制御処理を実行する電圧制御手順と
    を具備する電子回路の制御方法。
11. 電源電圧が高いほど短い遅延時間によりクロック信号を遅延させて遅延信号として供給する複数の遅延素子と、
    前記遅延信号のそれぞれの値から前記遅延時間を取得する遅延時間取得部と、
    前記取得された遅延時間が所定の目標値より長い場合には前記電源電圧を高く制御し、前記遅延時間が前記所定の目標値より短い場合には前記電源電圧を低く制御する電圧制御処理を実行する電圧制御部と、
    前記クロック信号に同期して所定の処理を行う処理回路と
    を具備する電子装置。

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