CN104052491A - 数模转换器 - Google Patents

Abstract

本发明涉及一种适用于2GSPS以上速率高精度数模转换器。该数模转换器，其包括：时钟分配模块、输入锁存模块、数据译码模块、开关驱动模块、电流源阵列模块，带隙基准模块和偏置模块。该时钟分配模块包括：数字域时钟分配模块和模拟域时钟分配模块。该输入锁存模块包括多个输入锁存子模块，数据译码模块包括多个数据译码子模块，每个输入锁存子模块对应一个数据译码子模块，数据多路并行输入到输入锁存子模块锁存再分别由对应数据译码子模块译码处理。所述数模转换器还包括N合一模块和N分频模块。本发明降低数字域模块的功耗及设计难度。在高速时钟工作条件下，克服工艺、温度、电源电压偏差引起的数模转换器精度损失。

Description

数模转换器

技术领域

本发明涉及高速高精度数模转换技术领域，特别涉及一种保证数模转换器在2GSP以上高速时钟频率工作条件下，仍具有稳定高性能的数模转换器，属于集成电路设计及信号处理的技术领域。

背景技术

数模转换器技术是一种将数字信号转换为模拟信号的技术。数模转换器器件既可作为独立的数模转换器芯片用于信号处理、军用通讯、雷达、电子对抗等领域，也可作为IP或子模块用于DDS、射频模拟前端以及各种高精度SOC系统，实现将数字信号转换成模拟信号输出的功能。

随着整机系统应用要求的不断提高、CMOS工艺水平的长足进步以及数字系统设计的日趋成熟，数模转换技术向着高速和高精度方向不断发展。目前数模接口电路的发展滞后于数字处理的发展，使得其已成为系统性能提升的瓶颈，研究基于CMOS工艺的高速高精度数模转换器产品对于提升整个电路系统的性能具有关键作用，特别是在无线通讯等高端应用领域，对数模转换器的速度、精度、动态范围、功耗等方面均有较高的要求，其对于高性能数模转换器产品的需求更加突出。

在高速高精度应用领域，分段电流舵型结构数模转换器由于在速度、精度、功耗、芯片面积四方面能实现较好的折衷，被广泛采用。分段电流舵型数模转换器典型结构框图如图1所示，主要包括：输入锁存、数据译码、开关驱动级、电流源阵列、带隙基准、偏置等模块。目前，这种典型结构最高可支持14位1GSPS数模转换器设计。

当转换速度要求达到2GSPS以上时，时钟周期小于500ps，工艺、电源电压和温度变化引起的近100ps时钟偏移，对数模转换器芯片性能的影响将十分明显。在片外应用环境中，FR4PCB上的典型延迟大约为170ps/inch，并且在PCB板上快速积累，足以影响2GSPS以上速率数模转换器输入时钟的质量。因此，必须对分段电流舵型结构数模转换器典型结构进行设计改进。

发明内容

本发明所要解决的技术问题：提供一种适用于2GSPS以上速率高精度数模转换器。

为解决上述技术问题，本发明采用的技术方案是：一种数模转换器，其包括：用于数模转换器的时钟控制的时钟分配模块，用于数模转换器中对输入数据的锁存的输入锁存模块，用于数模转换器中对输入数据进行二进制或温度计译码的数据译码模块，用于数模转换器中将数据转换为模拟电流的开关驱动模块，用于数模转换器中输出稳定的电流的电流源阵列模块，用于数模转换器中为电流源阵列提供稳定偏置的带隙基准模块和偏置模块。该数模转换器的时钟分配模块包括：主要用于采样输入高速数据，译码后数据对齐的数字域时钟分配模块，主要用于开关级控制，实现数模转换功能的模拟域时钟分配模块。该数模转换器的输入锁存模块包括多个输入锁存子模块，数据译码模块包括多个数据译码子模块，每个输入锁存子模块对应一个数据译码子模块，数据多路并行输入到输入锁存子模块锁存再分别由对应数据译码子模块译码处理。所述数模转换器还包括用于将多路数据合并为一路的N合一模块，用于将数字域时钟分频的N分频模块。

作为本发明的的一种优选方案，所述数模转换器还包括两个延迟锁相环电路模块，一个用于锁定输入数据同步时钟沿，输出相位稳定的多路输入锁存时钟的第一延迟锁相环电路模块；一个用于锁定高质量模拟域时钟相位，输出数字域总时钟的第二延迟锁相环电路模块。

作为对本发明的优选方案的改进，所述第一延迟锁相环电路模块包括第一移相模块、第一鉴相器、第一环路滤波器、第一压控延迟线，第一移相模块将数模转换器数据采样的参考时钟移相后输出移相参考时钟，第一鉴相器比较移相参考时钟与第一延迟锁相环电路模块的输出采样时钟之间的相位差，经第一环路滤波器输出与相位差成正比的电压控制信号，第一压控延迟线根据电压控制信号补偿相位延迟后输出采样时钟。

作为对本发明优选方案的进一步改进，所述第二延迟锁相环电路模块包括第二移相模块、第二鉴相器、第二环路滤波器、第二压控延迟线，第二移相模块将数模转换器的数字域时钟移相后输出移相数字域时钟，第二鉴相器比较移相数字域时钟与数模转换器的模拟域时钟之间的相位差，经第二环路滤波器输出与相位差成正比的电压控制信号，第二压控延迟线根据电压控制信号补偿相位延迟后输出数字域时钟。

与现有技术相比，本发明的有益效果为：

一、本发明数模转换器的输入数字域部分采用多路并行结构。数字域时钟分频后，作用于输入锁存、数据译码等数字电路模块。由于数字电路动态功耗与工作频率成正比关系，随着工作频率的下降，该措施可以有效降低数模转换器的数字电路功耗。同时，输入锁存、数据译码等数字电路模块的并行结构将数字域模块速率要求降至数百兆赫兹范围内，有效降低了数字电路模块设计复杂度，使数字电路模块的设计难度也相应降低。

二、本发明采用第一延迟锁相环模块，保证了输入数据采样时钟相位的高度稳定，在高速时钟工作条件下，保证采样点稳定位于有效数据周期内，避免由于时钟抖动或数据不稳定造成的错采样、漏采样等现象，克服工艺、温度、电源电压偏差等非理想因素，引起的数模转换器精度损失。

三、本发明采用第二延迟锁相环模块，保证了数模转换时钟相位的高度稳定，在高速时钟工作条件下，保证数模转换器数据经数字域采样、译码后，在开关级被高质量的模拟域时钟正确采样并转换，采样点位于数据周期的正中间，克服工艺、温度、电源电压偏差等非理想因素，引起的数模转换器精度损失。

附图说明

图1是传统的分段电流舵型数模转换器的典型结构框图。

图2是本发明的数模转换器的结构框图。

图3是本发明的数模转换器的优选实施例的总体结构框图。

图4是图3中的第一延迟锁相环电路模块DLL1结构框图。

图5是图3中的第二延迟锁相环电路模块DLL2结构框图。

图6是图3中的数模转换器的工作时序图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步详细的说明。

图2是本发明的数模转换器的结构框图。该数模转换器DAC包括：用于数模转换器的时钟控制的时钟分配模块，用于数模转换器中对输入数据的锁存的输入锁存模块，用于数模转换器中对输入数据进行二进制或温度计译码的数据译码模块，用于数模转换器中将数据转换为模拟电流的开关驱动模块，用于数模转换器中输出稳定的电流的电流源阵列模块，用于数模转换器中为电流源阵列提供稳定偏置的带隙基准模块和偏置模块。该数模转换器的时钟分配模块包括：主要用于采样输入高速数据，译码后数据对齐的数字域时钟分配模块，主要用于开关级控制，实现数模转换功能的模拟域时钟分配模块。该数模转换器的输入锁存模块包括多个输入锁存子模块，数据译码模块包括多个数据译码子模块，每个输入锁存子模块对应一个数据译码子模块，数据多路并行输入到输入锁存子模块锁存再分别由对应数据译码子模块译码处理。所述数模转换器还包括用于将多路数据合并为一路的N合一模块，用于将数字域时钟分频的N分频模块。

图3是本发明的数模转换器的优选实施例的总体结构框图，该数模转换器DAC包括一个用于锁定输入数据同步时钟沿，输出相位稳定的多路输入锁存时钟的第一延迟锁相环电路模块DLL1；一个用于锁定高质量模拟域时钟相位，输出数字域总时钟的第二延迟锁相环电路模块DLL2。

图4是本发明数模转换器的优选实施方式的第一延迟锁相环电路模块DLL1结构框图。第一延迟锁相环电路模块DLL1包括第一移相模块PH1、第一鉴相器PD1、第一环路滤波器LPF1、第一压控延迟线VCDL1，第一移相模块PH1将数模转换器数据采样的参考时钟ref_clk移相后输出移相参考时钟ref_clk2，第一鉴相器PD1比较移相参考时钟ref_clk2与第一延迟锁相环电路模块DLL1的输出采样时钟sample_clk之间的相位差，经第一环路滤波器LPF1输出与相位差成正比的电压控制信号VC1，第一压控延迟线VCDL1根据电压控制信号VC1补偿相位延迟后输出采样时钟sample_clk。

图5是本发明数模转换器的优选实施方式的第二延迟锁相环电路模块DLL2结构框图。所述第二延迟锁相环电路模块DLL2包括第二移相模块PH2、第二鉴相器PD2、第二环路滤波器LPF2、第二压控延迟线VCDL2，第二移相模块PH2将数模转换器的数字域时钟digital_clk移相后输出移相数字域时钟digital_clk2，第二鉴相器PD2比较移相数字域时钟digital_clk2与数模转换器的模拟域时钟analog_clk之间的相位差，经第二环路滤波器LPF2输出与相位差成正比的电压控制信号V_C2，第二压控延迟线VCDL2根据电压控制信号V_C2补偿相位延迟后输出数字域时钟digital_clk。

如图3所示，本发明的优选实施例中数模转换器DAC精度为14位，采用分段译码结构，其中高4位采用温度计译码，对应15个大小相同的电流源，低10位采用二进制译码，对应10个成二进制关系的电流源。数模转换器DAC采用4路并行输入结构，即N为4。参考时钟ref_clk分为4路输入数据采样时钟，包括第零路输入数据采样时钟CP0、第一路输入数据采样时钟CP1、第二路输入数据采样时钟CP2、第三路输入数据采样时钟CP3，频率相同，相邻并行通路之间采样时钟的相位差为90°，第一延迟锁相环DLL1中移相值PH1设计为45°。第一延迟锁相环DLL1锁定后，第零路输入数据采样时钟CP0、第一路输入数据采样时钟CP1、第二路输入数据采样时钟CP2、第三路输入数据采样时钟CP3，相位间隔90°，在一个输入数据周期内，分别采样第零路输入数据A0<13:0>、第一路输入数据A1<13:0>、第二路输入数据A2<13:0>、第三路输入数据A3<13:0>，工作时序如图6所示。

优选实施例中数模转换器DAC时钟dac_clk频率为2.5GHz，即14位数模转换器DAC转换速率为2.5GSPS。模拟域时钟analog_clk、数字域时钟digital_clk，频率均为2.5GHz，两者相位差PH2设计为180°。四路并行输入的数据，经采样译码后，分别输出第零路译码数据B0<24:0>、第一路译码数据B1<24:0>、第二路译码数据B2<24:0>、第三路译码数据B3<24:0>，由四合一模块合并为一路数据DATA。第二延迟锁相环DLL2锁定后，模拟域时钟analog_clk上升沿采样数据DATA，采样点稳定位于数据DATA周期的正中间，确保在2.5GHz高频下，开关级时钟正确采样，实现高性能数模转换。工作时序如图6所示，在不同工作条件下，移相值PH2可在180°附近作调整，以抵抗非理想因素对数模转换采样点的影响。

数模转换器DAC输出满幅模拟电流值IOUTFS为20mA。电路应用时，互补输出端口IOUT、IOUTN片外分别经50Ω电阻接地。

本实施例数模转换器采用0.18μm CMOS工艺，1.8V数字电源电压，3.3V模拟电源电压设计流片，封装后测试，并与采用图1典型结构设计的DAC电路测试参数作比较，结果如下：

由上表可以看出，在相同的制造工艺和电源电压条件下，采用本发明的优选实施例中的数模转换器在2.5GSPS速率下，仍然具有较好的线性度，较大的动态范围性能，功耗也在合理范围内。本发明提出的数模转换器DAC的结构，适用于2GSPS以上射频高精度数模转换器DAC的设计，可基于现有成熟的CMOS工艺平台，实现更高性能。

以上所述的具体实施例，对本发明的目的和技术方案等方面进行了进一步的详述，以上具体实施例并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.数模转换器，其包括：时钟分配模块，用于数模转换器的时钟控制；输入锁存模块，用于数模转换器中对输入数据的锁存；

数据译码模块，用于数模转换器中对输入数据进行二进制或温度计译码；开关驱动模块，用于数模转换器中将数据转换为模拟电流；电流源阵列模块，用于数模转换器中输出稳定的电流；带隙基准模块、偏置模块，用于数模转换器中为电流源阵列提供稳定偏置，其特征在于：所述时钟分配模块包括：主要用于采样输入高速数据，译码后数据对齐的数字域时钟分配模块，主要用于开关级控制，实现数模转换功能的模拟域时钟分配模块；所述输入锁存模块包括多个输入锁存子模块，数据译码模块包括多个数据译码子模块，每个输入锁存子模块对应一个数据译码子模块，数据多路并行输入到输入锁存子模块锁存再分别由对应数据译码子模块译码处理；所述数模转换器还包括用于将多路数据合并为一路的N合一模块，用于将数字域时钟分频的N分频模块。

2. 按照权利要求1所述的数模转换器，其特征在于：所述数模转换器还包括两个延迟锁相环电路模块，一个用于锁定输入数据同步时钟沿，输出相位稳定的多路输入锁存时钟的第一延迟锁相环电路模块（DLL1）；一个用于锁定高质量模拟域时钟相位，输出数字域总时钟的第二延迟锁相环电路模块（DLL2）。

3. 按照权利要求2所述的数模转换器，其特征在于：所述第一延迟锁相环电路模块（DLL1）包括第一移相模块（PH1）、第一鉴相器（PD1）、第一环路滤波器（LPF1）、第一压控延迟线（VCDL1），第一移相模块（PH1）将数模转换器数据采样的参考时钟移相后输出移相参考时钟，第一鉴相器（PD1）比较移相参考时钟与第一延迟锁相环电路模块（DLL1）的输出采样时钟之间的相位差，经第一环路滤波器（LPF1）输出与相位差成正比的电压控制信号，第一压控延迟线（VCDL1）根据电压控制信号补偿相位延迟后输出采样时钟。

4. 按照权利要求2所述的数模转换器，其特征在于：所述第二延迟锁相环电路模块（DLL2）包括第二移相模块（PH2）、第二鉴相器（PD2）、第二环路滤波器（LPF2）、第二压控延迟线（VCDL2），第二移相模块（PH2）将数模转换器的数字域时钟移相后输出移相数字域时钟，第二鉴相器（PD1）比较移相数字域时钟与数模转换器的模拟域时钟之间的相位差，经第二环路滤波器（LPF2）输出与相位差成正比的电压控制信号，第二压控延迟线（VCDL2）根据电压控制信号补偿相位延迟后输出数字域时钟。