CN104639171A - 一种提高数模转换器中数字数据传输速率的电路 - Google Patents
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Abstract
一种提高数模转换器中数字数据传输速率的电路，通过数据解交织的编码方式用两路数据端口对数据进行输入，降低了每个端口的数据速率要求和后端同步电路的控制难度；在数据传输过程中对两路数据的各个时钟进行同步控制，减小两路数据的时序误差，利于后端数据合成；在数模转换器的开关部分前端对两路数据进行合成，生成高频数据，提高了数模转换器的输出信号刷新率。
Description
技术领域
本发明涉及一种提高数字数据传输速率的电路，特别是一种提高数模转换器中数字数据传输速率的电路，属于数模转换器技术领域。
背景技术
应用于无线通信设备和雷达等军用设备的发射型数模转换器的数字数据传输速率是衡量数模转换器性能的重要指标。数字数据传输速率制约最终的输出数据的频率，一般来说，根据奈奎斯特采样定理，输出数据的频率最高是数据速率的一半，即当输出频率提高时，对数字数据传输速率的要求也相应提高，且要求为输出频率的两倍。
在发射型数模转换器中，输出数据的频率上限决定了其应用范围。在基站等无线通信设备和雷达等军用设备上，对输出数据的频率一般要求为百兆赫兹到吉赫兹的范围。当频率要求到达吉赫兹后，不管是对数模转换器前端的数据处理器，还是对数模转换器本身的同步电路，都提高了设计难度和成本，不利于应用。
随着发射型数模转换器数字数据传输速率的提高，很多低频条件下不需要考虑的寄生效应开始起作用，由于寄生效应无法通过设计的方法完全消除，因此，当数字数据频率提高时，需要加入大量的同步电路进行数据同步，消除数据的时序误差，占用了大量的资源。
发明内容
本发明解决的技术问题为：克服现有技术的不足，提供了一种提高数模转换器中数字数据传输速率的电路，解决了高速数字数据传输过程中的数据同步问题和高速数字数据端口传输速度无法满足速度要求的问题，通过提高数字数据传输速率，大大提高了数模转换器的输出数据频率，拓展了数模转换器的应用范围。
本发明的技术解决方案为：一种提高数模转换器中数字数据传输速率的电路，包括：数据解交织电路、第一接收电路、第二接收电路、数据同步电路和数据合成电路；
数据解交织电路包括缓冲器、分频器、第一分路电路和第二分路电路；
分频器接收原始数据时钟并对原始数据时钟进行2分频，生成第一分路数据时钟和第二分路数据时钟，所述第一分路数据时钟和第二分路数据时钟的时钟周期相同，第一分路数据时钟在前1/2周期有效，第二分路数据时钟在后1/2周期有效，缓冲器接收原始数据并完成原始数据与原始数据时钟的同步后，同时发送到第一分路电路和第二分路电路；
第一分路电路接收第一分路数据时钟，并在第一分路数据时钟控制下在时钟周期的前1/2周期工作，生成第一分路数据，第二分路电路接收第二分路数据时钟，并在第二分路数据时钟控制下在时钟周期的后1/2周期工作，生成第二分路数据；
第一接收电路接收第一分路数据，第二接收电路接收第二分路数据，第一接收电路和第二接收电路分别对接收到的解交织数据进行采样后，发送到后级数据同步电路；
数据同步电路对接收到的两路采样数据进行同步，对两路采样数据的采样时钟进行对比，检测两路采样数据的时序误差并对时序误差进行校正，将两路采样数据的时序误差控制在一个时钟周期内，并将同步之后的数据传输给数据合成电路；
数据合成电路接收数据同步电路的两路输出数据，生成一个高频的合成数据后输出。
所述第一分路电路接收第一分路数据时钟，并在第一分路数据时钟控制下在时钟周期的前1/2周期工作，生成第一分路数据，第二分路电路接收第二分路数据时钟，并在第二分路数据时钟控制下在时钟周期的后1/2周期工作，生成第二分路数据；具体为：
若一组原始数据在时域上的顺序为DB0、DB1、DB2、DB3、DB4、DB5……、DB2N，则第一分路数据为：DB1、DB3、DB5……、DB2N-1，第二分路数据为：DB0、DB2、DB4……、DB2N，两路分路数据的数据率为原始数据的一半，所述N为大于零的自然数。
所述步骤(3)中数据同步电路包括第一数据同步电路和第二数据同步电路，第一数据同步电路的输入为第一分路数据时钟、第一分路数据和原始数据时钟，第二数据同步电路的输入为第二分路数据时钟、第二分路数据和原始数据时钟；
第一数据同步电路和第二数据同步电路采用相同的结构，均包括鉴相电路、控制电路、延时电路和边沿触发器，原始时钟数据与鉴相电路直接连接，分路数据时钟通过延迟电路进行延迟后与鉴相电路连接，鉴相电路判断原始数据时钟和经过延时的分路数据时钟的相位差，将其量化为一个4bit二进制码字，作为控制信号的输入信号，控制电路根据鉴相电路的相位差生成相应的控制信号控制延时电路产生相应的延时，使得原始数据时钟相位和经过延时的分路数据时钟的相位差为0，即使得第一分路数据时钟和第二分路数据时钟的相位差为0，同时边沿触发器接收分路数据并在延时后的分路数据时钟控制下输出数据，将输出数据和原始数据的时序误差控制在一定的范围内。
所述数据合成电路输出的高频合成数据的数据信息和数据速率均与原始数据相同。
本发明与现有技术相比的有益效果是：
(1)本发明对数模转换器中的数据传输电路进行了创新设计，采用解交织的方法将发送到数模转换器核的原始数据生成为两路数据，且两路数据的数据速率均为原始数据速率的一半，大大降低了各个数据通路的同步难度；
(2)本发明在数据同步电路后端设置数据合成电路对解交织以后的两路数据进行合成，数据合成后产生的合成数据数据量和原始数据相同，即在数模转换器核的输入端输入的数据就是原始数据。
(3)本发明原始数据的时钟频率是第一分路时钟频率和第二分路时钟频率的两倍，原始数据的时钟频率和合成数据的时钟频率相同，即通过数据通路后，原始数据的数字数据传输速率与合成数据传输速率相同。
(4)采用反馈的形式对原始数据时钟和经过延迟的分路数据时钟进行同步，实时监控经过延迟的分路数据时钟与作为参考的原始数据时钟之间不断变化的相位差，在同步电路工作的时间内总是保持同步。
(5)同步电路采用鉴相器生成数字量化的相位差，使控制电路精确控制原始数据时钟和分路数据时钟的相位差，采用多级延时电路控制不同边沿触发器的时钟输入，使分路数据在数据输入过程的每一级都能够与原始数据时钟同步。
附图说明
图1为本发明数据通路工作原理图；
图2为本发明解交织电路结构示意图；
图3为本发明数据同步电路结构示意图；
图4为本发明分路数据同步电路结构示意图；
图5为本发明信号时序示意图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步详细的描述：
本发明一种提高数模转换器中数字数据传输速率的电路，通过数模转换器中的数据通路模块实现，如图1所示为本发明数据通路工作原理图，由图可知数据通路模块包括数据解交织电路、第一接收电路、第二接收电路、数据同步电路和数据合成电路。
数据解交织电路的输入端接与原始数据连接，对原始数据进行解交织并降频，输出两路第一分路数据和第二分路数据；第一接收电路接收第一分路数据，第二接收电路接收第二分路数据，第一接收电路和第二接收电路分别对接收到的解交织数据进行采样后，发送到后级数据同步电路；
数据同步电路对接收到的两路采样数据进行同步，对两路采样数据的采样时钟进行对比，检测两路采样数据的时序误差并对时序误差进行校正，将两路采样数据的时序误差控制在一个时钟周期内，并将同步之后的数据传输给数据合成电路；
数据合成电路接收数据同步电路的两路输出数据，生成一个高频的合成数据后输出。
如图2所示为本发明解交织电路结构示意图，由图可知数据解交织电路包括缓冲器、分频器、第一分路电路和第二分路电路；缓冲器的数据输入端与原始数据相连，时钟输入端与原始数据时钟相连，分频器的输入端与原始数据时钟相连，第一分路电路的数据输入端和第二分路电路的数据输入端均与缓冲器输出端相连，第一分路电路的数据输入端和第二分路电路的时钟输入端均与缓冲器输出端相连；
分频器接收原始数据时钟并对原始数据时钟进行2分频，生成第一分路数据时钟和第二分路数据时钟，所述第一分路数据时钟和第二分路数据时钟的时钟周期相同，第一分路数据时钟在前1/2周期有效，第二分路数据时钟在后1/2周期有效，缓冲器接收原始数据并完成原始数据与原始数据时钟的同步后，同时发送到第一分路电路和第二分路电路；
第一分路电路接收第一分路数据时钟，并在第一分路数据时钟控制下在时钟周期的前1/2周期工作，生成第一分路数据，第二分路电路接收第二分路数据时钟，并在第二分路数据时钟控制下在时钟周期的后1/2周期工作，生成第二分路数据；具体为：
若一组原始数据在时域上的顺序为DB0、DB1、DB2、DB3、DB4、DB5……、DB2N，则第一分路数据为：DB1、DB3、DB5……、DB2N-1，第二分路数据为：DB0、DB2、DB4……、DB2N，两路分路数据的数据率为原始数据的一半，所述N为自然数。
如图3所示为本发明数据同步电路结构示意图，由图可知数据同步电路包括第一数据同步电路和第二数据同步电路，第一数据同步电路的输入为第一分路数据时钟、第一分路数据和原始数据时钟，第二数据同步电路的输入为第二分路数据时钟、第二分路数据和原始数据时钟；
如图4所示为本发明分路数据同步电路结构示意图，由图可知，第一数据同步电路和第二数据同步电路采用相同的结构，均包括鉴相电路、控制电路、延时电路和边沿触发器，鉴相电路的输入端接延时电路的输出端和原始数据，控制电路的输入端接鉴相电路的输出端，延时电路的数据输入端接分路数据时钟，延时电路的控制输入端接控制电路的输出端，边沿触发器的数据输入端为分路数据，时钟端接分路数据时钟及其经过延时电路后的时钟。
原始时钟数据与鉴相电路直接连接，分路数据数据时钟通过延迟电路进行延迟后与鉴相电路连接，鉴相电路判断原始数据时钟和经过延时的分路数据时钟的相位差，将其量化为一个4bit二进制码字，作为控制信号的输入信号，其中1000代表原始数据时钟和经过延时的分路数据时钟的相位差为0,1001～1111代表原始数据时钟相位超前经过延时的分路数据时钟的相位，数值越大，超前越多，0000～0111代表原始数据时钟相位滞后经过延时的分路数据时钟的相位，数值越大，滞后越小，控制电路根据鉴相电路的相位差生成相应的控制信号控制延时电路产生相应的延时，使得原始数据时钟相位和经过延时的分路数据时钟的相位差为0，即使得第一分路数据时钟和第二分路数据时钟的相位差为0，同时边沿触发器接收分路数据并在延时后的分路数据时钟控制下输出数据，将输出数据和原始数据的时序误差控制在一定的范围内。其中，鉴相电路判断原始数据时钟和经过延时的分路数据时钟的相位差并输出一个判定信号，输出到控制电路，控制电路根据鉴相电路的判定信号生成相应的控制信号控制延时电路，延时电路在控制电路的控制下产生相应的延时，为边沿触发器提供时钟并反馈回鉴相电路，形成反馈回路，将原始数据时钟与分路数据时钟及其延时后的时钟信号相位差控制在一定范围内。边沿触发器接收分路数据并在分路数据时钟及其延时后的时钟同步下输出数据，保持和原始数据的时序误差控制在一定的范围内。
如图5所示为本发明信号时序示意图，其中第一分路数据和第二分路数据由原始数据解交织而来，其数据量和频率为原始数据的一半；合成数据由第一分路数据和第二分路数据合成而来，其数据量和频率与原始数据相同。
实施例
在0.18um工艺条件下，本发明极限处理数据率为4Gbps。
以14bit 2.5GSPS DA转换器为例，其原始数据数据率为2.5Gbps，采用本电路实现数据同步需要进行两路解交织后的数据输入，每路数据数据率为1.25Gbps，而每路数据的数据时钟频率为1.25GHz，在0.18um CMOS工艺条件下，实现1.25GHz的时序同步消耗的功耗的芯片面积都要远小于2.5GHz的要求。合成后的数据数据率为2.5Gbps，与原始数据数据率相同。
表1为不同工艺不同速度下采用本电路的功耗对比表：
表1
| 工艺 | 0.18um | 0.18um | 65nm |
| 速度 | 4Gbps | 2.5Gbps | 8Gbps |
| 传统电路功耗 | 20.6mW | 14.8mW | 17.6mW |
| 使用本电路功耗 | 14mW | 10.5mW | 13mW |
由上表可知，在相同条件下，采用本方法可以大大降低功耗，同时，由于采用本电路的高速部分只存在在解交织部分和数据合成部分，而同步电路部分的频率降为原来的1/2，整个电路的同步设计难度也大大降低了。
Claims (4)
1.一种提高数模转换器中数字数据传输速率的电路，其特征在于包括：数据解交织电路、第一接收电路、第二接收电路、数据同步电路和数据合成电路；
数据解交织电路包括缓冲器、分频器、第一分路电路和第二分路电路；
分频器接收原始数据时钟并对原始数据时钟进行2分频，生成第一分路数据时钟和第二分路数据时钟，所述第一分路数据时钟和第二分路数据时钟的时钟周期相同，第一分路数据时钟在前1/2周期有效，第二分路数据时钟在后1/2周期有效，缓冲器接收原始数据并完成原始数据与原始数据时钟的同步后，同时发送到第一分路电路和第二分路电路；
第一分路电路接收第一分路数据时钟，并在第一分路数据时钟控制下在时钟周期的前1/2周期工作，生成第一分路数据，第二分路电路接收第二分路数据时钟，并在第二分路数据时钟控制下在时钟周期的后1/2周期工作，生成第二分路数据；
第一接收电路接收第一分路数据，第二接收电路接收第二分路数据，第一接收电路和第二接收电路分别对接收到的解交织数据进行采样后，发送到后级数据同步电路；
数据同步电路对接收到的两路采样数据进行同步，对两路采样数据的采样时钟进行对比，检测两路采样数据的时序误差并对时序误差进行校正，将两路采样数据的时序误差控制在一个时钟周期内，并将同步之后的数据传输给数据合成电路；
数据合成电路接收数据同步电路的两路输出数据，生成一个高频的合成数据后输出。
2.根据权利要求1所述的一种提高数模转换器中数字数据传输速率的电路，其特征在于：所述第一分路电路接收第一分路数据时钟，并在第一分路数据时钟控制下在时钟周期的前1/2周期工作，生成第一分路数据，第二分路电路接收第二分路数据时钟，并在第二分路数据时钟控制下在时钟周期的后1/2周期工作，生成第二分路数据；具体为：
若一组原始数据在时域上的顺序为DB0、DB1、DB2、DB3、DB4、DB5……、DB2N，则第一分路数据为：DB1、DB3、DB5……、DB2N-1，第二分路数据为：DB0、DB2、DB4……、DB2N，两路分路数据的数据率为原始数据的一半，所述N为大于零的自然数。
3.根据权利要求1所述的一种提高数模转换器中数字数据传输速率的电路，其特征在于：所述步骤(3)中数据同步电路包括第一数据同步电路和第二数据同步电路，第一数据同步电路的输入为第一分路数据时钟、第一分路数据和原始数据时钟，第二数据同步电路的输入为第二分路数据时钟、第二分路数据和原始数据时钟；
第一数据同步电路和第二数据同步电路采用相同的结构，均包括鉴相电路、控制电路、延时电路和边沿触发器，原始时钟数据与鉴相电路直接连接，分路数据时钟通过延迟电路进行延迟后与鉴相电路连接，鉴相电路判断原始数据时钟和经过延时的分路数据时钟的相位差，将其量化为一个4bit二进制码字，作为控制信号的输入信号，控制电路根据鉴相电路的相位差生成相应的控制信号控制延时电路产生相应的延时，使得原始数据时钟相位和经过延时的分路数据时钟的相位差为0，即使得第一分路数据时钟和第二分路数据时钟的相位差为0，同时边沿触发器接收分路数据并在延时后的分路数据时钟控制下输出数据，将输出数据和原始数据的时序误差控制在一定的范围内。
4.根据权利要求1所述的一种提高数模转换器中数字数据传输速率的电路，其特征在于：所述数据合成电路输出的高频合成数据的数据信息和数据速率均与原始数据相同。
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