CN1246000A - 数字式模拟信号/数字信号的转换电路 - Google Patents
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Abstract
一种数字式模拟信号/数字信号的转换电路,包括:一时序信号产生器、三个模拟/数字转换器、一数字减法器、一CPU及一相位调整器;时序信号合成器分别与三个模拟/数字转换器连接;其中二个模拟/数字转换器分别与数字减法器连接;CPU分别与时序信号合成器、数字减法器及相位调整器连接;第三模拟/数字转换器接受数字式模拟信号,并同时接受时序信号合成器输出的经过一级缓冲器延迟的时序信号,输出数字信号。
Description
本发明涉及一种数字式模拟信号/数字信号的转换电路，特别是一种将数字式模拟影像信号转换成适合于液晶显示器显示的数字影像信号的电路。
随着个人电脑的发展，进而使一些视频(video)、音频(audio)等模拟信号经电脑形成多媒体，经处理的数字信号必须经过数字/模拟转换器还原成为模拟信号，才可为一般的扬声器或传统CRT显示器接收。而被还原的模拟信号有别于原始的模拟信号，称之为“数字式模拟信号”，如图1所示。
若数字式模拟信号需要再次被某些数字装置(指只能接受数字信号的装置，例如：液晶显示(LCD)面板)取样，以转换成数字信号，则必须满足一定的条件，才能精确地取样成原来的数字信号。以下以影像信号及LCD面板应用的信号为例进行说明。
LCD面板为一种仅能接收数字信号的装置，而一般个人电脑上的显示卡输出的影像信号为前述的数字式模拟信号，因此当这种影像信号进入LCD面板时，必须使用模拟/数字转换器进行取样以获得数字信号。若在取样过程中，无法精确地取样或是取样在模糊地带，则会造成画面失真或不清晰。
参考图2，其中取样时序CLK(正缘动作)并非一适当的取样信号，因为其不仅使数字信号产生失真(可将图2下方的判读后的数字信号b0b1b2b3b4b5与图2上方的数字式模拟信号做比较)，更产生了一些不明确的信号地带。
图3显示三种不同的取样时序CLK1、CLK2、CLK3，其中仅有CLK3为理想的取样时序信号，说明如下：CLK1的动作点并不理想，因为取样的结果会周期性地产生模糊现象。由此可知，当取样时序信号的频率与该数字式模拟信号的原始数字信号的频率一致时，才能避免此周期性模糊现象的产生。CLK2虽然符合上述条件，但是由于大部份的数字电子零件的动作点皆有建立时间(setup time)与保持时间(hold time)的限制，且对不同的零件而言，建立时间与保持时间的要求不尽相同。图中CLK2的取样动作点正好位于信号变化的边缘，因此对模拟/数字转换器而言，取样后的数据可能为变化前或变化后的信号，故CLK2的取样动作点仍然不理想。
CLK3为一理想的取样时序，因为每个取样动作点皆位于稳定状态可取样得到明确的信号，且没有遗漏任何信号，故为良好的取样程序。
本发明的目的在于提供一种能够自动寻找一个合适的取样时序的模拟/数字转换电路，以避免信号在转换过程中，失真或产生模糊信号。
为达到上述目的，本发明采取如下方案：
本发明的一种数字式模拟信号/数字信号的转换电路，包括：时序信号合成器及模拟/数字转换电路；其特征在于，还包括；一数字减法器及一相位调整器；
时序信号合成器，接受一同步信号与一频率指示信号，输出一时序信号CLK1；
第一模拟/数字转换器，接受数字式模拟信号与时序信号合成器输出的时序信号CLK1，根据时序信号CLK1的取样点而将数字式模拟信号转换成一第一数字信号；
第二模拟/数字转换器，接受数字式模拟信号与时序信号合成器的输出并经过两级缓冲器延迟的时序信号CLK2，根据延迟时序信号的取样点，将数字式模拟信号转换成一第二数字信号；
数字减法器，接受第一与第二数字信号，将两者相减而输出；
CPU，接受数字减法器的输出信号ERR，输出频率指示信号送至时序信号合成器，并输出一相位指示信号；
相位调整器，接受一水平同步信号与来自CPU的相位指示信号，调整水平同步信号的相位，经过调整相位的水平同步信号送至时序信号合成器，作为其同步信号；
第三模拟/数字转换器，接受数字式模拟信号与时序信号合成器输出并经过一级缓冲器延迟的时序信号CLK，输出一数字信号。
所述的数字式模拟信号/数字信号的转换电路，其特征在于，还包括：前级放大器，用以将所述数字式模拟信号作前级放大，然后再进入所述第三模拟/数字转换器。
所述的电路，其特征在于，所述时序信号合成器包括一锁相回路与一个与其连接的分频器。
附图的简单说明：
图1：数字式模拟信号的示意图；
图2：当取样时序不适当时，所造成的不良数字信号示意图；
图3：适当的取样时序信号的示意图；
图4：本发明的数字式模拟信号/数字信号的转换电路的方框图；
图5与图6：藉由时序信号CLK1与CLK2判断取样时序CLK是否适当的示意图；
图7：本发明的流程图。
结合附图及实施例详细说明如下：
参考图4，本发明的可将数字式模拟信号精确地转换成数字信号的转换电路包括：时序信号合成器1、模拟/数字转换器2、模拟/数字转换器3、数字减法器4、CPU5、相位调整器6及模拟/数字转换器7。
时序信号合成器1接受一同步信号与一频率指示信号，根据该同步信号与频率指示信号，输出一时序信号CLK1。
模拟/数字转换器2接受数字式模拟信号与时序信号合成器1输出的时序信号CLK1，根据时序信号CLK1的取样点而将数字式模拟信号转换成一第一数字信号。
模拟/数字转换器3接受数字式模拟信号与时序信号合成器1输出并经过两级缓冲器延迟的时序信号CLK2，根据该延迟的时序信号CLK2的取样点，将该数字式模拟信号转换成一第二数字信号。
数字减法器4接受第一与第二数字信号，将两者相减而输出。
CPU 5，接受数字减法器4的输出信号ERR，根据信号ERR而输出频率指示信号并送至时序信号合成器1，并输出一相位指示信号。
相位调整器6接受水平同步信号H-Sync与来自CPU 5的相位指示信号，根据此相位指示信号而调整水平同步信号H-Sync的相位，将经过调整相位的水平同步信号送至时序信号合成器1，作为其同步信号。
模拟/数字转换器7接受数字式模拟信号与时序信号合成器1输出并经过一级缓冲器延迟的时序信号CLK，输出一数字信号，此数字信号为整个电路的输出信号。
参考图7，图4的电路动作方式如下：
(1)当数字减法器4的输出信号ERR为低值，模拟/数字转换器7所输出的数字信号为所求，否则进行步骤(2)；
(2)CPU 5发出相位指示信号，通知相位调整器6延迟输入的水平同步信号H-Sync的相位，进一步使时序信号合成器1所输出的时序信号CLK1的相位被延迟，接着进行步骤(3)；
(3)检查时序信号CLK1的相位延迟是否已超过一周期，若未超过则进行步骤(1)，否则进行步骤(4)；
(4)CPU 5发出频率指示信号，通知时序信号合成器1改变输出的时序信号CLK1的频率，回到步骤(1)。
此外，本发明的将数字式模拟信号精确地转换成数字信号的电路还可包括前级放大器，用以将该数字式模拟信号作前级放大，然后再进入模拟/数字转换器7。
如图4所示，水平同步信号H-Sync经过相位调整器6调整相位之后，进入时序信号合成器1作为其同步信号，时序信号合成器1将该同步信号倍频之后，产生的信号经过一级缓冲器，然后进入模拟/数字转换器7作为其取样时序，模拟/数字转换器7输出的数字信号即为所需的数字信号。
分频器(除N)由CPU5控制其N值的大小，藉此控制取样时序的频率(取样时序的频率＝N×(水平同步信号H-Sync的频率))。在此结构中，除了必须控制取样时序信号的频率，还必须控制数字式模拟信号与取样时序的相位(即数字式模拟信号与取样时序信号两者的相位关系)，如此才能精确地将数字式模拟信号取样以成为数字信号。
为了上述目的，本发明利用以下的简单电路来改变数字式模拟信号与取样时序的相位，以达到调整的目的。
数字式模拟信号伴随有一水平同步信号H-Sync，而水平同步信号相对于数字式模拟信号有一定的相位关系。此外，对时序信号合成器1而言，其输出的时序信号与输入的同步信号之间的相位亦保持一定，因此，若改变该水平同步信号与数字式模拟信号两者的相位关系，即可改变时序信号合成器1输出的时序信号与数字式模拟信号两者的相位关系。
如图4所示，本发明利用CPU 5来控制相位调整器6，以调整水平同步信号H-Sync的相位，进而改变时序信号合成器1输出的时序信号与数字式模拟信号两者的相位关系。
利用图4中时序信号合成器1输出的时序信号CLK1，分别输至模拟/数字转换器2、3、7；一路直接输入至模拟/数字转换器2；一路经过二级缓冲器成为CLK2，然后进入模拟/数字转换器3；再一路经过一级的缓冲器成为CLK，然后进入模拟/数字转换器7。假设一级缓冲器的延迟时间为3ns，则CLK1比CLK快了3ns，而CLK2比CLK慢了3ns。如图5所示，若取样时序CLK的取样工作点落在数字式模拟信号的平坦区的正中央，则CLK1与CLK2两者取样得到的值非常接近，数字减法器4的输出ERR“几乎为0”。相反地，如图6所示，若取样时序CLK的取样工作点落在数字式模拟信号的变化边缘，则CLK1与CLK两者取样得到的值具有相当大的差异，ERR的值亦很大。因此，可利用数字减法器4的输出ERR来判断模拟/数字转换器7的取样动作点是否适当。
本发明的时序信号合成器1包括一锁相回路及一分频器。
与现有技术相比本发明的数字式模拟信号/数字信号的转换电路具有以下效果：
1、不须考虑线路中所选用的信号/数字转换器的建立时间、保持时间是否有差异，因为此电路是以比较取样后的数值作为判定基准；
2.对于动态的数字式模拟信号仍可正常工作，亦不会因为该数字式模拟信号太复杂而使其功能下降或无法动作，可大大提高自动调整范围的限制。
Claims (3)
1、一种数字式模拟信号/数字信号的转换电路，包括：时序信号合成器及模拟/数字转换电路；其特征在于，还包括；一数字减法器及一相位调整器；
时序信号合成器，接受一同步信号与一频率指示信号，输出一时序信号CLK1；
第一模拟/数字转换器，接受数字式模拟信号与时序信号合成器输出的时序信号CLK1，根据时序信号CLK1的取样点而将数字式模拟信号转换成一第一数字信号；
第二模拟/数字转换器，接受数字式模拟信号与时序信号合成器的输出并经过两级缓冲器延迟的时序信号CLK2，根据延迟时序信号的取样点，将数字式模拟信号转换成一第二数字信号；
数字减法器，接受第一与第二数字信号，将两者相减而输出；
CPU，接受数字减法器的输出信号ERR，输出频率指示信号送至时序信号合成器，并输出一相位指示信号；
相位调整器，接受一水平同步信号与来自CPU的相位指示信号，调整水平同步信号的相位，经过调整相位的水平同步信号送至时序信号合成器，作为其同步信号；
第三模拟/数字转换器，接受数字式模拟信号与时序信号合成器输出并经过一级缓冲器延迟的时序信号CLK，输出一数字信号。
2、根据权利要求1所述的数字式模拟信号/数字信号的转换电路，其特征在于，还包括：前级放大器，用以将所述数字式模拟信号作前级放大，然后再进入所述第三模拟/数字转换器。
3、根据权利要求1所述的电路，其特征在于，所述时序信号合成器包括一锁相回路与一个与其连接的分频器。
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| CN 98118628 CN1106079C (zh) | 1998-08-20 | 1998-08-20 | 数字式模拟信号/数字信号的转换电路 |
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| CN 98118628 CN1106079C (zh) | 1998-08-20 | 1998-08-20 | 数字式模拟信号/数字信号的转换电路 |
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ID=5226069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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1998
- 1998-08-20 CN CN 98118628 patent/CN1106079C/zh not_active Expired - Lifetime
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