JP2957989B1 - 表示装置 - Google Patents
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- JP2957989B1 JP2957989B1 JP11964098A JP11964098A JP2957989B1 JP 2957989 B1 JP2957989 B1 JP 2957989B1 JP 11964098 A JP11964098 A JP 11964098A JP 11964098 A JP11964098 A JP 11964098A JP 2957989 B1 JP2957989 B1 JP 2957989B1
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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Abstract
【要約】
【課題】 この発明は、水平有効ドット数が既知であり
水平総ドット数が異なる複数種類の映像信号に対して適
切な映像を表示できるようになる表示装置を提供するこ
とを目的とする。 【解決手段】 入力映像信号の水平同期信号に基づいて
サンプリングクロックを発生させるための周波数可変の
クロック発生回路４０、入力映像信号をクロック発生回
路から発生したサンプリングクロックに基づいてサンプ
リングするＡ／Ｄ変換器２Ｒ、２Ｇ、２Ｂ、Ａ／Ｄ変換
器から出力される映像データの水平映像開始位置から水
平映像終了位置までに出力されたサンプリングクロック
数を算出するための算出手段５１、５２、５３、算出回
路によって算出されたサンプリングクロック数と、予め
設定された値とを比較する比較手段５４、および比較手
段の比較結果に基づいて、クロック発生回路から出力さ
れるサンプリングクロックの周波数を制御する制御手段
５５を備えている。
水平総ドット数が異なる複数種類の映像信号に対して適
切な映像を表示できるようになる表示装置を提供するこ
とを目的とする。 【解決手段】 入力映像信号の水平同期信号に基づいて
サンプリングクロックを発生させるための周波数可変の
クロック発生回路４０、入力映像信号をクロック発生回
路から発生したサンプリングクロックに基づいてサンプ
リングするＡ／Ｄ変換器２Ｒ、２Ｇ、２Ｂ、Ａ／Ｄ変換
器から出力される映像データの水平映像開始位置から水
平映像終了位置までに出力されたサンプリングクロック
数を算出するための算出手段５１、５２、５３、算出回
路によって算出されたサンプリングクロック数と、予め
設定された値とを比較する比較手段５４、および比較手
段の比較結果に基づいて、クロック発生回路から出力さ
れるサンプリングクロックの周波数を制御する制御手段
５５を備えている。
Description
【０００１】
【発明の属する技術分野】この発明は、表示装置に関
し、特に、入力映像信号の水平総ドット数に係わらず映
像を適切に表示することができる液晶表示装置に関す
る。
し、特に、入力映像信号の水平総ドット数に係わらず映
像を適切に表示することができる液晶表示装置に関す
る。
【０００２】
【従来の技術】液晶表示装置では、１水平走査期間にお
いて、入力映像信号が有するドットデータの１ドット
と、液晶パネルの１画素との同期が取られて画像が表示
される。また、入力映像信号が１垂直走査期間内に有す
る任意数のラインデータにおける１本の水平走査線のラ
インデータが、液晶パネルにおける垂直方向の１ライン
に対応して表示される。このラインデータは、ドットデ
ータの集合体である。
いて、入力映像信号が有するドットデータの１ドット
と、液晶パネルの１画素との同期が取られて画像が表示
される。また、入力映像信号が１垂直走査期間内に有す
る任意数のラインデータにおける１本の水平走査線のラ
インデータが、液晶パネルにおける垂直方向の１ライン
に対応して表示される。このラインデータは、ドットデ
ータの集合体である。
【０００３】近年においては、多種多様な仕様のコンピ
ュータが製造されている。各種コンピュータから出力さ
れるＸＧＡ映像信号であっても、たとえば、図３（ａ）
に示す映像信号と図３（ｂ）に示す映像信号とでは、水
平総ドット数（水平期間内の総ドット数）が異なる。た
だし、ＸＧＡ映像信号においては水平有効ドット数（水
平期間における映像有効期間内の総ドット数）は共通し
ている。つまり、ＸＧＡ映像信号の水平有効ドット数
は、１０２４ドットである。
ュータが製造されている。各種コンピュータから出力さ
れるＸＧＡ映像信号であっても、たとえば、図３（ａ）
に示す映像信号と図３（ｂ）に示す映像信号とでは、水
平総ドット数（水平期間内の総ドット数）が異なる。た
だし、ＸＧＡ映像信号においては水平有効ドット数（水
平期間における映像有効期間内の総ドット数）は共通し
ている。つまり、ＸＧＡ映像信号の水平有効ドット数
は、１０２４ドットである。
【０００４】入力されたＸＧＡ映像信号の水平期間にお
ける映像有効期間の１０２４ドットをサンプリングする
ためのサンプリングクロックは、入力されたＸＧＡ映像
信号の水平同期信号に基づいて生成される。したがっ
て、入力されたＸＧＡ映像信号の水平総ドット数に応じ
て、サンプリングクロックの生成方法を変える必要があ
る。このため、サンプリングクロックを生成するために
は、入力されたＸＧＡ映像信号の水平総ドット数を認識
する必要がある。
ける映像有効期間の１０２４ドットをサンプリングする
ためのサンプリングクロックは、入力されたＸＧＡ映像
信号の水平同期信号に基づいて生成される。したがっ
て、入力されたＸＧＡ映像信号の水平総ドット数に応じ
て、サンプリングクロックの生成方法を変える必要があ
る。このため、サンプリングクロックを生成するために
は、入力されたＸＧＡ映像信号の水平総ドット数を認識
する必要がある。
【０００５】従来は、ＸＧＡ映像信号の各種類毎に水平
総ドット数が記憶されたテーブルを用意しておき、コン
ピュータから入力されるＸＧＡ映像信号の特性から、Ｘ
ＧＡ映像信号の種類を判別し、判別された種類に対する
水平総ドット数をテーブルの中から選ぶことにより、入
力されたＸＧＡ映像信号の水平総ドット数を認識してい
る。しかしながら、この方法では、新しい仕様のコンピ
ュータによって生成されたＸＧＡ映像信号に対して、対
応することができない。
総ドット数が記憶されたテーブルを用意しておき、コン
ピュータから入力されるＸＧＡ映像信号の特性から、Ｘ
ＧＡ映像信号の種類を判別し、判別された種類に対する
水平総ドット数をテーブルの中から選ぶことにより、入
力されたＸＧＡ映像信号の水平総ドット数を認識してい
る。しかしながら、この方法では、新しい仕様のコンピ
ュータによって生成されたＸＧＡ映像信号に対して、対
応することができない。
【０００６】
【発明が解決しようとする課題】この発明は、水平有効
ドット数が既知であり水平総ドット数が異なる複数種類
の映像信号に対して適切なサンプリングクロックを生成
でき、この結果、水平有効ドット数が既知であり水平総
ドット数が異なる複数種類の映像信号に対して適切な映
像を表示できるようになる表示装置を提供することを目
的とする。
ドット数が既知であり水平総ドット数が異なる複数種類
の映像信号に対して適切なサンプリングクロックを生成
でき、この結果、水平有効ドット数が既知であり水平総
ドット数が異なる複数種類の映像信号に対して適切な映
像を表示できるようになる表示装置を提供することを目
的とする。
【０００７】
【課題を解決するための手段】この発明による表示装置
は、入力映像信号の水平同期信号に基づいてサンプリン
グクロックを発生させるための周波数可変のクロック発
生回路、入力映像信号をクロック発生回路から発生した
サンプリングクロックに基づいてサンプリングするＡ／
Ｄ変換器、Ａ／Ｄ変換器から出力される映像データの水
平映像開始位置から水平映像終了位置までに出力された
サンプリングクロック数を算出するための算出手段、算
出手段によって算出されたサンプリングクロック数と、
予め設定された値とを比較する比較手段、および比較手
段の比較結果に基づいて、クロック発生回路から出力さ
れるサンプリングクロックの周波数を制御する制御手段
を備えており、比較手段は、算出手段によって算出され
たサンプリングクロック数と、予め設定された入力映像
信号の水平有効ドット数および水平有効ドット数より１
だけ多い数とを比較し、算出手段によって算出されたサ
ンプリングクロック数が入力映像信号の水平有効ドット
数または水平有効ドット数より１だけ多い数のいずれか
と一致するか、いずれとも一致しないかに応じた一致・
不一致判別信号を出力するとともに、算出手段によって
算出されたサンプリングクロック数が入力映像信号の水
平有効ドット数より小さいかあるいは水平有効ドット数
より１ だけ多い数より大きいかに応じた大小判別信号を
出力するものであることを特徴とする。
は、入力映像信号の水平同期信号に基づいてサンプリン
グクロックを発生させるための周波数可変のクロック発
生回路、入力映像信号をクロック発生回路から発生した
サンプリングクロックに基づいてサンプリングするＡ／
Ｄ変換器、Ａ／Ｄ変換器から出力される映像データの水
平映像開始位置から水平映像終了位置までに出力された
サンプリングクロック数を算出するための算出手段、算
出手段によって算出されたサンプリングクロック数と、
予め設定された値とを比較する比較手段、および比較手
段の比較結果に基づいて、クロック発生回路から出力さ
れるサンプリングクロックの周波数を制御する制御手段
を備えており、比較手段は、算出手段によって算出され
たサンプリングクロック数と、予め設定された入力映像
信号の水平有効ドット数および水平有効ドット数より１
だけ多い数とを比較し、算出手段によって算出されたサ
ンプリングクロック数が入力映像信号の水平有効ドット
数または水平有効ドット数より１だけ多い数のいずれか
と一致するか、いずれとも一致しないかに応じた一致・
不一致判別信号を出力するとともに、算出手段によって
算出されたサンプリングクロック数が入力映像信号の水
平有効ドット数より小さいかあるいは水平有効ドット数
より１ だけ多い数より大きいかに応じた大小判別信号を
出力するものであることを特徴とする。
【０００８】クロック発生回路としては、たとえば、サ
ンプリングクロックを出力するＶＣＯ、ＶＣＯから出力
されたサンプリングクロックを分周する分周回路、分周
回路の出力と入力映像信号の水平同期信号とが入力し、
両入力信号の位相差に応じた検波信号を出力する位相検
波手段、および位相検波手段から出力される検波信号を
積分してＶＣＯに出力するフィルタ手段を備えたものが
用いられる。この場合には、分周回路の分周値が制御手
段によって制御される。
ンプリングクロックを出力するＶＣＯ、ＶＣＯから出力
されたサンプリングクロックを分周する分周回路、分周
回路の出力と入力映像信号の水平同期信号とが入力し、
両入力信号の位相差に応じた検波信号を出力する位相検
波手段、および位相検波手段から出力される検波信号を
積分してＶＣＯに出力するフィルタ手段を備えたものが
用いられる。この場合には、分周回路の分周値が制御手
段によって制御される。
【０００９】算出手段としては、たとえば、Ａ／Ｄ変換
器の出力データに基づいて、水平映像開始位置と水平映
像終了位置とをそれぞれ検出する水平映像開始終了検出
回路、入力映像信号の水平同期信号の出力タイミングか
ら水平映像開始終了検出回路によって検出された水平映
像開始位置までにクロック発生回路から出力された第１
のサンプリングクロック数と、入力映像信号の水平同期
信号の出力タイミングから水平映像開始終了検出回路に
よって検出された水平映像終了位置までにクロック発生
回路から出力された第２のサンプリングクロック数とを
算出するカウンタ、および第２のサンプリングクロック
数から第１のサンプリングクロック数を減算する減算器
を備えているものが用いられる。
器の出力データに基づいて、水平映像開始位置と水平映
像終了位置とをそれぞれ検出する水平映像開始終了検出
回路、入力映像信号の水平同期信号の出力タイミングか
ら水平映像開始終了検出回路によって検出された水平映
像開始位置までにクロック発生回路から出力された第１
のサンプリングクロック数と、入力映像信号の水平同期
信号の出力タイミングから水平映像開始終了検出回路に
よって検出された水平映像終了位置までにクロック発生
回路から出力された第２のサンプリングクロック数とを
算出するカウンタ、および第２のサンプリングクロック
数から第１のサンプリングクロック数を減算する減算器
を備えているものが用いられる。
【００１０】制御手段としては、たとえば、入力映像信
号の垂直同期信号がクロックとして、比較手段からの一
致・不一致判別信号がイネーブル信号として、比較手段
からの大小判別信号がアップダウン制御信号としてそれ
ぞれ入力されかつ予め所定のデフォルト値がプリセット
されるアップダウンカウンタが用いられる。このアップ
ダウンカウンタは、算出手段によって算出されたサンプ
リングクロック数が入力映像信号の水平有効ドット数ま
たは水平有効ドット数より１だけ多い数のいずれかと一
致していることを一致・不一致判別信号が表している場
合にはクロックのカウント動作を禁止し、算出手段によ
って算出されたサンプリングクロック数が入力映像信号
の水平有効ドット数より小さいことを大小判別信号が表
している 場合には、垂直同期信号が入力される毎にアッ
プカウント動作を行い、算出手段によって算出されたサ
ンプリングクロック数が入力映像信号の水平有効ドット
数より１だけ多い数より大きいことを大小判別信号が表
している場合には、垂直同期信号が入力される毎にダウ
ンカウント動作を行う。そして、アップダウンカウンタ
のカウント値に基づいてクロック発生回路から出力され
るサンプリングクロックの周波数が制御される。
号の垂直同期信号がクロックとして、比較手段からの一
致・不一致判別信号がイネーブル信号として、比較手段
からの大小判別信号がアップダウン制御信号としてそれ
ぞれ入力されかつ予め所定のデフォルト値がプリセット
されるアップダウンカウンタが用いられる。このアップ
ダウンカウンタは、算出手段によって算出されたサンプ
リングクロック数が入力映像信号の水平有効ドット数ま
たは水平有効ドット数より１だけ多い数のいずれかと一
致していることを一致・不一致判別信号が表している場
合にはクロックのカウント動作を禁止し、算出手段によ
って算出されたサンプリングクロック数が入力映像信号
の水平有効ドット数より小さいことを大小判別信号が表
している 場合には、垂直同期信号が入力される毎にアッ
プカウント動作を行い、算出手段によって算出されたサ
ンプリングクロック数が入力映像信号の水平有効ドット
数より１だけ多い数より大きいことを大小判別信号が表
している場合には、垂直同期信号が入力される毎にダウ
ンカウント動作を行う。そして、アップダウンカウンタ
のカウント値に基づいてクロック発生回路から出力され
るサンプリングクロックの周波数が制御される。
【００１１】比較手段から出力される一致・不一致判別
信号が一致を表すようになったときには、クロック発生
回路から出力されるサンプリングクロックの位相を所定
範囲内で変化させる手段を設けることが好ましい。
信号が一致を表すようになったときには、クロック発生
回路から出力されるサンプリングクロックの位相を所定
範囲内で変化させる手段を設けることが好ましい。
【００１２】
【発明の実施の形態】以下、図面を参照して、この発明
を、液晶表示装置に適用した場合の実施の形態について
説明する。
を、液晶表示装置に適用した場合の実施の形態について
説明する。
【００１３】図１は、液晶表示装置の全体的な構成を示
している。
している。
【００１４】コンピュータから送られてきたＸＧＡ映像
信号Ｒ、Ｇ、Ｂは、レベル調整部１Ｒ、１Ｇ、１Ｂによ
って、後段のＡ／Ｄ変換器２Ｒ、２Ｇ、２Ｂの入力条件
に合うようにレベル調整される。レベル調整が行われた
映像信号Ｒ、Ｇ、Ｂは、Ａ／Ｄ変換器２Ｒ、２Ｇ、２Ｂ
によってデジタルの映像データＲ、Ｇ、Ｂに変換された
後、走査変換回路３Ｒ、３Ｇ、３Ｂに送られる。
信号Ｒ、Ｇ、Ｂは、レベル調整部１Ｒ、１Ｇ、１Ｂによ
って、後段のＡ／Ｄ変換器２Ｒ、２Ｇ、２Ｂの入力条件
に合うようにレベル調整される。レベル調整が行われた
映像信号Ｒ、Ｇ、Ｂは、Ａ／Ｄ変換器２Ｒ、２Ｇ、２Ｂ
によってデジタルの映像データＲ、Ｇ、Ｂに変換された
後、走査変換回路３Ｒ、３Ｇ、３Ｂに送られる。
【００１５】走査変換回路３Ｒ、３Ｇ、３Ｂでは、液晶
パネル７Ｒ、７Ｇ、７Ｂに適合するように、映像データ
Ｒ、Ｇ、Ｂが走査変換される。走査変換回路３Ｒ、３
Ｇ、３Ｂの出力は、Ｄ／Ａ変換器４Ｒ、４Ｇ、４Ｂによ
ってアナログの映像信号Ｒ、Ｇ、Ｂに変換される。
パネル７Ｒ、７Ｇ、７Ｂに適合するように、映像データ
Ｒ、Ｇ、Ｂが走査変換される。走査変換回路３Ｒ、３
Ｇ、３Ｂの出力は、Ｄ／Ａ変換器４Ｒ、４Ｇ、４Ｂによ
ってアナログの映像信号Ｒ、Ｇ、Ｂに変換される。
【００１６】Ｄ／Ａ変換器４Ｒ、４Ｇ、４Ｂから出力さ
れる映像信号Ｒ、Ｇ、Ｂは、色信号ドライバ５およびサ
ンプルホールド回路６Ｒ、６Ｇ、６Ｂを介して液晶パネ
ル７Ｒ、７Ｇ、７Ｂに送られる。
れる映像信号Ｒ、Ｇ、Ｂは、色信号ドライバ５およびサ
ンプルホールド回路６Ｒ、６Ｇ、６Ｂを介して液晶パネ
ル７Ｒ、７Ｇ、７Ｂに送られる。
【００１７】走査変換回路３Ｒ、３Ｇ、３Ｂ、色信号ド
ライバ５、サンプルホールド回路６Ｒ、６Ｇ、６Ｂおよ
び液晶パネル７Ｒ、７Ｇ、７Ｂには、タイミングコント
ローラ２０からタイミング信号が送られる。Ａ／Ｄ変換
器２Ｒ、２Ｇ、２ＢおよびＤ／Ａ変換器４Ｒ、４Ｇ、４
Ｂに送られるサンプリングクロックは、サンプリングク
ロック制御回路３０によって生成される。タイミングコ
ントローラ２０およびサンプリングクロック制御回路３
０は、ＣＰＵ１０によって制御される。
ライバ５、サンプルホールド回路６Ｒ、６Ｇ、６Ｂおよ
び液晶パネル７Ｒ、７Ｇ、７Ｂには、タイミングコント
ローラ２０からタイミング信号が送られる。Ａ／Ｄ変換
器２Ｒ、２Ｇ、２ＢおよびＤ／Ａ変換器４Ｒ、４Ｇ、４
Ｂに送られるサンプリングクロックは、サンプリングク
ロック制御回路３０によって生成される。タイミングコ
ントローラ２０およびサンプリングクロック制御回路３
０は、ＣＰＵ１０によって制御される。
【００１８】まず、図３に示された２種類のＸＧＡ映像
信号を例にとって、サンプリングクロック制御回路３０
の動作原理について説明する。
信号を例にとって、サンプリングクロック制御回路３０
の動作原理について説明する。
【００１９】水平同期信号の出力位置から水平映像開始
位置ＨＳまでのサンプリングクロックのカウント値（水
平映像開始カウント値）と、水平同期信号の出力位置か
ら水平映像終了位置ＨＥまでのサンプリングクロックの
カウント値（水平映像終了カウント値）との差を測定す
る。
位置ＨＳまでのサンプリングクロックのカウント値（水
平映像開始カウント値）と、水平同期信号の出力位置か
ら水平映像終了位置ＨＥまでのサンプリングクロックの
カウント値（水平映像終了カウント値）との差を測定す
る。
【００２０】水平映像開始カウント値と水平映像終了カ
ウント値との差が１０２４より多い場合には、サンプリ
ングクロックの周波数が適切な周波数より高いと考えら
れるので、サンプリングクロックの周波数を低くする方
向に制御する。
ウント値との差が１０２４より多い場合には、サンプリ
ングクロックの周波数が適切な周波数より高いと考えら
れるので、サンプリングクロックの周波数を低くする方
向に制御する。
【００２１】反対に、水平映像開始カウント値と水平映
像終了カウント値との差が１０２４より少ない場合に
は、サンプリングクロックの周波数が適切な周波数より
低いと考えられるので、サンプリングクロックの周波数
を高くする方向に制御する。
像終了カウント値との差が１０２４より少ない場合に
は、サンプリングクロックの周波数が適切な周波数より
低いと考えられるので、サンプリングクロックの周波数
を高くする方向に制御する。
【００２２】ところで、映像信号をサンプリング（Ａ／
Ｄ変換）する前のアナログ信号は波形なまり等があるた
め、水平映像開始カウント値と水平映像終了カウント値
との差が、実際の１０２４ドットより若干多くなる傾向
がある。そうすると、図４に示すように、サンプリング
クロックの周波数が適切であっても、水平同期信号を基
準としたサンプリングクロックの位相によっては、水平
映像開始カウント値と水平映像終了カウント値との差
が、１０２４となる場合と１０２５となる場合があると
考えられる。
Ｄ変換）する前のアナログ信号は波形なまり等があるた
め、水平映像開始カウント値と水平映像終了カウント値
との差が、実際の１０２４ドットより若干多くなる傾向
がある。そうすると、図４に示すように、サンプリング
クロックの周波数が適切であっても、水平同期信号を基
準としたサンプリングクロックの位相によっては、水平
映像開始カウント値と水平映像終了カウント値との差
が、１０２４となる場合と１０２５となる場合があると
考えられる。
【００２３】そこで、この実施の形態では、水平映像開
始カウント値と水平映像終了カウント値との差が１０２
４または１０２５のときにサンプリングクロックの周波
数が適切であるとみなしている。しかしながら、水平映
像開始カウント値と水平映像終了カウント値との差が１
０２５である場合にサンプリングクロックの位相を変化
させると、水平映像開始カウント値と水平映像終了カウ
ント値との差が１０２６となる可能性がある。そこで、
サンプリングクロックの位相にかかわらず水平映像開始
カウント値と水平映像終了カウント値との差が１０２４
または１０２５となるように、微調整を行っている。こ
の微調整は、水平映像開始カウント値と水平映像終了カ
ウント値との差が１０２４または１０２５となった後
に、サンプリングクロックの位相を数ナノ単位で少なく
とも１サンプリングクロック分ディレイさせることによ
り行われる。
始カウント値と水平映像終了カウント値との差が１０２
４または１０２５のときにサンプリングクロックの周波
数が適切であるとみなしている。しかしながら、水平映
像開始カウント値と水平映像終了カウント値との差が１
０２５である場合にサンプリングクロックの位相を変化
させると、水平映像開始カウント値と水平映像終了カウ
ント値との差が１０２６となる可能性がある。そこで、
サンプリングクロックの位相にかかわらず水平映像開始
カウント値と水平映像終了カウント値との差が１０２４
または１０２５となるように、微調整を行っている。こ
の微調整は、水平映像開始カウント値と水平映像終了カ
ウント値との差が１０２４または１０２５となった後
に、サンプリングクロックの位相を数ナノ単位で少なく
とも１サンプリングクロック分ディレイさせることによ
り行われる。
【００２４】図２は、サンプリングクロック制御回路３
０の構成を示している。
０の構成を示している。
【００２５】このサンプリングクロック制御回路３０
は、パソコンから送られてくる全画面白のＸＧＡ映像信
号からなるテスト信号に基づいて、ＸＧＡ映像信号の水
平総ドット数を検出してサンプリングクロックの周波数
を制御する。
は、パソコンから送られてくる全画面白のＸＧＡ映像信
号からなるテスト信号に基づいて、ＸＧＡ映像信号の水
平総ドット数を検出してサンプリングクロックの周波数
を制御する。
【００２６】サンプリングクロック制御回路３０は、入
力映像信号の水平同期信号に基づいてサンプリングクロ
ックを出力するＰＬＬ回路４０、ＰＬＬ回路４０から出
力されるサンプリングクロックの周波数を制御する水平
総ドット数検出回路５０およびＰＬＬ回路４０から出力
されるサンプリングクロックの位相を制御するための位
相制御回路６０によって構成されている。
力映像信号の水平同期信号に基づいてサンプリングクロ
ックを出力するＰＬＬ回路４０、ＰＬＬ回路４０から出
力されるサンプリングクロックの周波数を制御する水平
総ドット数検出回路５０およびＰＬＬ回路４０から出力
されるサンプリングクロックの位相を制御するための位
相制御回路６０によって構成されている。
【００２７】位相制御回路６０は、入力映像信号の水平
同期信号が入力するディレイ回路６１およびディレイ回
路６１を制御するディレイデータ作成部６２を備えてい
る。
同期信号が入力するディレイ回路６１およびディレイ回
路６１を制御するディレイデータ作成部６２を備えてい
る。
【００２８】ＰＬＬ回路４０は、よく知られているよう
に、位相検波部４１、ＬＰＦ４２、ＶＣＯ４３および分
周回路４４を備えている。位相検波部４１には、ディレ
イ回路６１を介して送られてきた水平同期信号と、分周
回路４４の出力とが入力する。ＬＰＦ４２には、位相検
波部４１の出力が入力する。ＶＣＯ４３には、ＬＰＦ４
２の出力が入力する。分周回路４４には、ＶＣＯ４３か
ら出力されるサンプリングクロックと水平総ドット数検
出回路５０からの分周値データ（水平総ドット数検出デ
ータ）とが入力する。
に、位相検波部４１、ＬＰＦ４２、ＶＣＯ４３および分
周回路４４を備えている。位相検波部４１には、ディレ
イ回路６１を介して送られてきた水平同期信号と、分周
回路４４の出力とが入力する。ＬＰＦ４２には、位相検
波部４１の出力が入力する。ＶＣＯ４３には、ＬＰＦ４
２の出力が入力する。分周回路４４には、ＶＣＯ４３か
ら出力されるサンプリングクロックと水平総ドット数検
出回路５０からの分周値データ（水平総ドット数検出デ
ータ）とが入力する。
【００２９】水平総ドット数検出回路５０は、水平映像
開始終了検出回路５１、Ｈカウンタ５２、減算器５３、
コンパレータ５４およびアップダウンカウンタ５５を備
えている。
開始終了検出回路５１、Ｈカウンタ５２、減算器５３、
コンパレータ５４およびアップダウンカウンタ５５を備
えている。
【００３０】水平映像開始終了検出回路５１は、Ａ／Ｄ
変換器２Ｒ、２Ｇ、２Ｂの出力データに基づいて、水平
映像開始位置と水平映像終了位置とを検出する。つま
り、水平映像開始終了検出回路５１は、入力された映像
データＲ、Ｇ、Ｂが所定のしきい値より大きくなったと
きに、サンプリングクロック１個分のパルス信号からな
る水平映像開始信号を出力する。また、水平映像開始終
了検出回路５１は、入力された映像データＲ、Ｇ、Ｂが
所定のしきい値より小さくなったときにサンプリングク
ロック１個分のパルス信号からなる水平映像終了信号を
出力する。
変換器２Ｒ、２Ｇ、２Ｂの出力データに基づいて、水平
映像開始位置と水平映像終了位置とを検出する。つま
り、水平映像開始終了検出回路５１は、入力された映像
データＲ、Ｇ、Ｂが所定のしきい値より大きくなったと
きに、サンプリングクロック１個分のパルス信号からな
る水平映像開始信号を出力する。また、水平映像開始終
了検出回路５１は、入力された映像データＲ、Ｇ、Ｂが
所定のしきい値より小さくなったときにサンプリングク
ロック１個分のパルス信号からなる水平映像終了信号を
出力する。
【００３１】しきい値として大きな値を設定すると輝度
の低いデータが読み取れなくなり、しきい値として小さ
な値を設定するとノイズをデータとして読み取る可能性
があるので、しきい値としてはノイズを拾わない程度の
低い値が設定される。
の低いデータが読み取れなくなり、しきい値として小さ
な値を設定するとノイズをデータとして読み取る可能性
があるので、しきい値としてはノイズを拾わない程度の
低い値が設定される。
【００３２】水平映像開始終了検出回路５１からの水平
映像開始信号および水平映像終了信号は、Ｈカウンタ５
２に送られる。Ｈカウンタ５２は、ディレイ回路６１か
ら出力される水平同期信号の出力タイミングを基準時点
として、基準時点から水平映像開始信号が出力されるま
での間のサンプリングクロックの出力数をカウントし、
そのカウント値（以下、水平映像開始カウント値とい
う）を減算器５３に送る。また、Ｈカウンタ５２は、基
準時点から水平映像終了信号が出力されるまでの間のサ
ンプリングクロックの出力数をカウントし、そのカウン
ト値（以下、水平映像終了カウント値という）を減算器
５３に送る。
映像開始信号および水平映像終了信号は、Ｈカウンタ５
２に送られる。Ｈカウンタ５２は、ディレイ回路６１か
ら出力される水平同期信号の出力タイミングを基準時点
として、基準時点から水平映像開始信号が出力されるま
での間のサンプリングクロックの出力数をカウントし、
そのカウント値（以下、水平映像開始カウント値とい
う）を減算器５３に送る。また、Ｈカウンタ５２は、基
準時点から水平映像終了信号が出力されるまでの間のサ
ンプリングクロックの出力数をカウントし、そのカウン
ト値（以下、水平映像終了カウント値という）を減算器
５３に送る。
【００３３】減算器５３は、水平映像終了カウント値か
ら水平映像開始カウント値を減算する。この減算結果
は、コンパレータ５４に送られる。コンパレータ５４
は、減算器５３から送られてきた減算結果が、ＸＧＡ映
像信号の水平有効ドット数１０２４または１０２５と一
致するか、１０２４より小さいか、または１０２５より
大きいかを判別する。
ら水平映像開始カウント値を減算する。この減算結果
は、コンパレータ５４に送られる。コンパレータ５４
は、減算器５３から送られてきた減算結果が、ＸＧＡ映
像信号の水平有効ドット数１０２４または１０２５と一
致するか、１０２４より小さいか、または１０２５より
大きいかを判別する。
【００３４】減算結果が１０２４または１０２５と一致
している場合には、コンパレータ５４は第１判別信号
（一致・不一致判別信号）をＬレベルにし、減算結果が
１０２４または１０２５と一致していない場合には、コ
ンパレータ５４は第１判別信号をＨレベルにする。
している場合には、コンパレータ５４は第１判別信号
（一致・不一致判別信号）をＬレベルにし、減算結果が
１０２４または１０２５と一致していない場合には、コ
ンパレータ５４は第１判別信号をＨレベルにする。
【００３５】減算結果が１０２５より大きい場合には第
２判別信号（大小判別信号）をＬレベルにし、減算結果
が１０２４より小さい場合には第２判別信号をＨレベル
にする。
２判別信号（大小判別信号）をＬレベルにし、減算結果
が１０２４より小さい場合には第２判別信号をＨレベル
にする。
【００３６】第１判別信号はアップダウンカウンタ５５
のイネーブル信号入力端子に入力する。第２判別信号
は、アップダウンカウンタ５５のアップダウン入力端子
に入力する。また、入力映像信号の垂直同期信号は、ア
ップダウンカウンタ５５のクロック入力端子に入力す
る。アップダウンカウンタ５５は、第１判別信号がＬレ
ベルである場合（減算結果が１０２４または１０２５と
一致している場合）には、クロック入力端子に垂直同期
信号が入力されてもカウント動作を行わない。 アップダ
ウンカウンタ５５は、第１判別信号がＨレベルであり、
第２判別信号がＬレベルである場合（減算結果が１０２
５より大きい場合）には、クロック入力端子に垂直同期
信号が入力される毎にダウンカウント動作を行う。 アッ
プダウンカウンタ５５は、第１判別信号がＨレベルであ
り、第２判別信号がＨレベルである場合（減算結果が１
０２４より小さい場合）には、クロック入力端子に垂直
同期信号が入力される毎にアップカウント動作を行う。
のイネーブル信号入力端子に入力する。第２判別信号
は、アップダウンカウンタ５５のアップダウン入力端子
に入力する。また、入力映像信号の垂直同期信号は、ア
ップダウンカウンタ５５のクロック入力端子に入力す
る。アップダウンカウンタ５５は、第１判別信号がＬレ
ベルである場合（減算結果が１０２４または１０２５と
一致している場合）には、クロック入力端子に垂直同期
信号が入力されてもカウント動作を行わない。 アップダ
ウンカウンタ５５は、第１判別信号がＨレベルであり、
第２判別信号がＬレベルである場合（減算結果が１０２
５より大きい場合）には、クロック入力端子に垂直同期
信号が入力される毎にダウンカウント動作を行う。 アッ
プダウンカウンタ５５は、第１判別信号がＨレベルであ
り、第２判別信号がＨレベルである場合（減算結果が１
０２４より小さい場合）には、クロック入力端子に垂直
同期信号が入力される毎にアップカウント動作を行う。
【００３７】アップダウンカウンタ５５のカウント値
は、分周値データ（水平総ドット数検出データ）とし
て、分周回路４４に入力される。アップダウンカウンタ
５５のカウント値（分周値データ）のデフォルト値は、
初期設定時にアップダウンカウンタ５５に設定される。
このデフォルト値としては、ＸＧＡ映像信号の一般的な
水平総ドット数に近い値が設定される。
は、分周値データ（水平総ドット数検出データ）とし
て、分周回路４４に入力される。アップダウンカウンタ
５５のカウント値（分周値データ）のデフォルト値は、
初期設定時にアップダウンカウンタ５５に設定される。
このデフォルト値としては、ＸＧＡ映像信号の一般的な
水平総ドット数に近い値が設定される。
【００３８】第２判別信号がＬレベルである場合（減算
器５３の減算結果が１０２５より大きい場合）に垂直同
期信号がアップダウンカウンタ５５に入力すると、アッ
プダウンカウンタ５５のカウント値は１だけ小さくな
り、分周回路４４の分周値データも１だけ小さくなる。
この結果、ＶＣＯ４３から出力されるサンプリングクロ
ックの周波数は小さくなる。
器５３の減算結果が１０２５より大きい場合）に垂直同
期信号がアップダウンカウンタ５５に入力すると、アッ
プダウンカウンタ５５のカウント値は１だけ小さくな
り、分周回路４４の分周値データも１だけ小さくなる。
この結果、ＶＣＯ４３から出力されるサンプリングクロ
ックの周波数は小さくなる。
【００３９】反対に、第２判別信号がＨレベルである場
合（減算器５３の減算結果が１０２４より小さい場合）
に垂直同期信号がアップダウンカウンタ５５に入力する
と、アップダウンカウンタ５５のカウント値は１だけ大
きくなり、分周回路４４の分周値データも１だけ大きく
なる。この結果、ＶＣＯ４３から出力されるサンプリン
グクロックの周波数は大きくなる。
合（減算器５３の減算結果が１０２４より小さい場合）
に垂直同期信号がアップダウンカウンタ５５に入力する
と、アップダウンカウンタ５５のカウント値は１だけ大
きくなり、分周回路４４の分周値データも１だけ大きく
なる。この結果、ＶＣＯ４３から出力されるサンプリン
グクロックの周波数は大きくなる。
【００４０】減算器５３の減算結果が１０２４または１
０２５と一致したときには、第１判別信号がＬレベルに
されるので、アップダウンカウンタ５５のカウント値は
変化しない。第１判別信号はディレイデータ作成部６２
にも送られている。ディレイデータ作成部６２は、第１
判別信号がＬレベルになると、後述するようにな微調 整
を行うために、垂直同期信号が入力される毎に数ナノ単
位で水平同期信号をディレイさせるようにディレイ回路
６１を制御する。
０２５と一致したときには、第１判別信号がＬレベルに
されるので、アップダウンカウンタ５５のカウント値は
変化しない。第１判別信号はディレイデータ作成部６２
にも送られている。ディレイデータ作成部６２は、第１
判別信号がＬレベルになると、後述するようにな微調 整
を行うために、垂直同期信号が入力される毎に数ナノ単
位で水平同期信号をディレイさせるようにディレイ回路
６１を制御する。
【００４１】そして、ディレイ値のトータルが、１サン
プリングクロック分以上の所定値となったときに、ディ
レイデータ作成部６２は、ディレイ制御を停止させると
ともに、トータルドット検出終了命令をアップダウンカ
ウンタ５５に送る。アップダウンカウンタ５５は、トー
タルドット検出終了命令が入力されると、その時点でイ
ネーブル信号を強制的にＬレベルにしてカウンタ値が変
化しないようにする。
プリングクロック分以上の所定値となったときに、ディ
レイデータ作成部６２は、ディレイ制御を停止させると
ともに、トータルドット検出終了命令をアップダウンカ
ウンタ５５に送る。アップダウンカウンタ５５は、トー
タルドット検出終了命令が入力されると、その時点でイ
ネーブル信号を強制的にＬレベルにしてカウンタ値が変
化しないようにする。
【００４２】このように、減算器５３の減算結果が１０
２４または１０２５と一致した後に、ディレイ制御を行
っているのは、次のような理由による。上述したよう
に、映像信号をサンプリング（Ａ／Ｄ変換）する前のア
ナログ信号は波形なまり等があるため、水平映像開始カ
ウント値と水平映像終了カウント値との差が、実際の１
０２４ドットより若干多くなる傾向がある。
２４または１０２５と一致した後に、ディレイ制御を行
っているのは、次のような理由による。上述したよう
に、映像信号をサンプリング（Ａ／Ｄ変換）する前のア
ナログ信号は波形なまり等があるため、水平映像開始カ
ウント値と水平映像終了カウント値との差が、実際の１
０２４ドットより若干多くなる傾向がある。
【００４３】そうすると、図４に示すように、サンプリ
ングクロックの周波数が正しくても、水平同期信号を基
準としたサンプリングクロックの位相によっては、水平
映像開始カウント値と水平映像終了カウント値との差
が、１０２４となる場合と１０２５となる場合があると
考えられる。
ングクロックの周波数が正しくても、水平同期信号を基
準としたサンプリングクロックの位相によっては、水平
映像開始カウント値と水平映像終了カウント値との差
が、１０２４となる場合と１０２５となる場合があると
考えられる。
【００４４】そこで、水平映像開始カウント値と水平映
像終了カウント値との差が１０２４または１０２５のと
きにサンプリングクロックの周波数が適切であるとみな
している。しかしながら、水平映像開始カウント値と水
平映像終了カウント値との差が１０２５であると判別さ
れたときにおいて、サンプリングクロックの位相を変化
させると、水平映像開始カウント値と水平映像終了カウ
ント値との差が１０２６となる可能性がある。
像終了カウント値との差が１０２４または１０２５のと
きにサンプリングクロックの周波数が適切であるとみな
している。しかしながら、水平映像開始カウント値と水
平映像終了カウント値との差が１０２５であると判別さ
れたときにおいて、サンプリングクロックの位相を変化
させると、水平映像開始カウント値と水平映像終了カウ
ント値との差が１０２６となる可能性がある。
【００４５】そこで、水平映像開始カウント値と水平映
像終了カウント値との差が１０２４または１０２５であ
ると判別された後において、サンプリングクロックの位
相を一定範囲内で変化させ、水平映像開始カウント値と
水平映像終了カウント値との差が仮に１０２６となった
としても、サンプリングクロックの周波数が小さくなる
ように微調整を行っているのである。
像終了カウント値との差が１０２４または１０２５であ
ると判別された後において、サンプリングクロックの位
相を一定範囲内で変化させ、水平映像開始カウント値と
水平映像終了カウント値との差が仮に１０２６となった
としても、サンプリングクロックの周波数が小さくなる
ように微調整を行っているのである。
【００４６】
【発明の効果】この発明によれば、水平有効ドット数が
既知であり水平総ドット数が異なる複数種類の映像信号
に対して適切なサンプリングクロックを生成できる。こ
の結果、水平有効ドット数が既知であり水平総ドット数
が異なる複数種類の映像信号に対して適切な映像を表示
できるようになる。
既知であり水平総ドット数が異なる複数種類の映像信号
に対して適切なサンプリングクロックを生成できる。こ
の結果、水平有効ドット数が既知であり水平総ドット数
が異なる複数種類の映像信号に対して適切な映像を表示
できるようになる。
【図１】液晶表示装置の全体的な構成を示すブロック図
である。
である。
【図２】図１のサンプリングクロック制御回路の構成を
示すブロック図である。
示すブロック図である。
【図３】水平総ドット数が異なる２種類のＸＧＡ映像信
号を示すタイミングチャートである。
号を示すタイミングチャートである。
【図４】サンプリングクロックの周波数が適切であって
も、水平同期信号を基準としたサンプリングクロックの
位相によっては、水平映像開始カウント値と水平映像終
了カウント値との差が、１０２４となる場合と１０２５
となる場合があることを示すタイミングチャートであ
る。
も、水平同期信号を基準としたサンプリングクロックの
位相によっては、水平映像開始カウント値と水平映像終
了カウント値との差が、１０２４となる場合と１０２５
となる場合があることを示すタイミングチャートであ
る。
２Ｒ、２Ｇ、２Ｂ Ａ／Ｄ変換器 １０ ＣＰＵ ２０ タイミングコントローラ ３０ サンプリングクロック制御回路 ４０ ＰＬＬ回路 ４１ 位相検波部 ４２ ＬＰＦ ４３ ＶＣＯ ４４ 分周回路 ５０ 水平総ドット数検出回路 ５１ 水平映像開始終了検出回路 ５２ Ｈカウンタ ５３ 減算器 ５４ コンパレータ ５５ アップダウンカウンタ ６０ 位相制御回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G09G 3/20 G09G 3/36 H04N 5/66
Claims (5)
- 【請求項１】 入力映像信号の水平同期信号に基づいて
サンプリングクロックを発生させるための周波数可変の
クロック発生回路、 入力映像信号をクロック発生回路から発生したサンプリ
ングクロックに基づいてサンプリングするＡ／Ｄ変換
器、 Ａ／Ｄ変換器から出力される映像データの水平映像開始
位置から水平映像終了位置までに出力されたサンプリン
グクロック数を算出するための算出手段、 算出手段によって算出されたサンプリングクロック数
と、予め設定された値とを比較する比較手段、および比
較手段の比較結果に基づいて、クロック発生回路から出
力されるサンプリングクロックの周波数を制御する制御
手段を備えており、 比較手段は、算出手段によって算出されたサンプリング
クロック数と、予め設定された入力映像信号の水平有効
ドット数および水平有効ドット数より１だけ多い数とを
比較し、算出手段によって算出されたサンプリングクロ
ック数が入力映像信号の水平有効ドット数または水平有
効ドット数より１だけ多い数のいずれかと一致するか、
いずれとも一致しないかに応じた一致・不一致判別信号
を出力するとともに、算出手段によって算出されたサン
プリングクロック数が入力映像信号の水平有効ドット数
より小さいかあるいは水平有効ドット数より１だけ多い
数より大きいかに応じた大小判別信号を出力するもので
ある 表示装置。 - 【請求項２】 クロック発生回路は、 サンプリングクロックを出力するＶＣＯ、 ＶＣＯから出力されたサンプリングクロックを分周する
分周回路、 分周回路の出力と入力映像信号の水平同期信号とが入力
し、両入力信号の位相差に応じた検波信号を出力する位
相検波手段、および位相検波手段から出力される検波信
号を積分してＶＣＯに出力するフィルタ手段を備えてお
り、 分周回路の分周値が制御手段によって制御される請求項
１に記載の表示装置。 - 【請求項３】 算出手段は、 Ａ／Ｄ変換器の出力データに基づいて、水平映像開始位
置と水平映像終了位置とをそれぞれ検出する水平映像開
始終了検出回路、 入力映像信号の水平同期信号の出力タイミングから水平
映像開始終了検出回路によって検出された水平映像開始
位置までにクロック発生回路から出力された第１のサン
プリングクロック数と、入力映像信号の水平同期信号の
出力タイミングから水平映像開始終了検出回路によって
検出された水平映像終了位置までにクロック発生回路か
ら出力された第２のサンプリングクロック数とを算出す
るカウンタ、および第２のサンプリングクロック数から
第１のサンプリングクロック数を減算する減算器を備え
ている請求項１および２のいずれかに記載の表示装置。 - 【請求項４】 制御手段は、入力映像信号の垂直同期信
号がクロックとして、比較手段からの一致・不一致判別
信号がイネーブル信号として、比較手段からの大小判別
信号がアップダウン制御信号としてそれぞれ入力されか
つ予め所定のデフォルト値がプリセットされるアップダ
ウンカウンタからなり、 アップダウンカウンタは、算出手段によって算出された
サンプリングクロック数が入力映像信号の水平有効ドッ
ト数または水平有効ドット数より１だけ多い数のいずれ
かと一致していることを一致・不一致判別信号が表して
いる場合にはクロックのカウント動作を禁止し、算出手
段によって算出されたサンプリングクロック数が入力映
像信号の水平有効ドット数より小さいことを大小判別信
号が表している場合には、垂直同期信号が入力される毎
にアップカウント動作を行い、算出手段によって算出さ
れたサンプリングクロック数が入力映像信号の水平有効
ドット数より１だけ多い数より大きいことを大小判別信
号が表している場合には、垂直同期信号が入力される毎
にダウンカウント動作を行い、 アップダウンカウンタのカウント値に基づいてクロック
発生回路から出力されるサンプリングクロックの周波数
を制御する請求項１、２および３のいずれかに記載の表
示装置。 - 【請求項５】 比較手段から出力される一致・不一致判
別信号が一致を表すようになったときには、クロック発
生回路から出力されるサンプリングクロックの位相を所
定範囲内で変化させる手段を備えている請求項１、２、
３および４のいずれかに記載の表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11964098A JP2957989B1 (ja) | 1998-04-28 | 1998-04-28 | 表示装置 |
| US09/299,731 US6538648B1 (en) | 1998-04-28 | 1999-04-27 | Display device |
| EP99108346A EP0953963B1 (en) | 1998-04-28 | 1999-04-28 | Clock generation circuit for a display device capable of displaying an image independently of the number of dots in a horizontal period of the input signal |
| DE69935753T DE69935753T2 (de) | 1998-04-28 | 1999-04-28 | Takterzeugungsschaltung für eine Anzeigevorrichtung, die ein Bild unabhängig von der Punktzahl in einer Horizontalperiode eines Eingangssignals anzeigen kann |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11964098A JP2957989B1 (ja) | 1998-04-28 | 1998-04-28 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2957989B1 true JP2957989B1 (ja) | 1999-10-06 |
| JPH11311967A JPH11311967A (ja) | 1999-11-09 |
Family
ID=14766462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11964098A Expired - Fee Related JP2957989B1 (ja) | 1998-04-28 | 1998-04-28 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2957989B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7193600B2 (en) | 2000-02-03 | 2007-03-20 | Sanyo Electric Co., Ltd. | Display device and pixel corresponding display device |
| JP3751251B2 (ja) * | 2002-01-11 | 2006-03-01 | Ｎｅｃディスプレイソリューションズ株式会社 | 映像信号処理装置及び方法 |
| JP2008015006A (ja) * | 2006-07-03 | 2008-01-24 | Nec Electronics Corp | 表示コントローラ、表示装置、及び表示データ転送方法 |
-
1998
- 1998-04-28 JP JP11964098A patent/JP2957989B1/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11311967A (ja) | 1999-11-09 |
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