TWI439052B - 具動態加速追相功能之延遲鎖定迴路電路及方法 - Google Patents

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TWI439052B
TWI439052B TW099130082A TW99130082A TWI439052B TW I439052 B TWI439052 B TW I439052B TW 099130082 A TW099130082 A TW 099130082A TW 99130082 A TW99130082 A TW 99130082A TW I439052 B TWI439052 B TW I439052B
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張峰嘉
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

具動態加速追相功能之延遲鎖定迴路電路及方法
本發明係有關一種延遲鎖定迴路(Delay Locked Loop,DLL)電路，更明確地說，係有關一種具動態加速追相功能之延遲鎖定迴路電路。
於先前技術中，為了增加延遲鎖定迴路電路的穩定性，會在延遲鎖定迴路電路中加入除頻器，以避免當輸入週期訊號之頻率過高時產生不穩定的情況。然而，加入除頻器的延遲鎖定迴路電路的追相速度會因為週期訊號被除頻而降低。如此一來，延遲鎖定迴路電路要鎖到輸入週期訊號的相位的時間便會增長，而降低延遲鎖定迴路電路的效能。換句話說，若除頻器的除數過低，延遲鎖定迴路電路的穩定度也會較低；若除頻器的除數過高，延遲鎖定迴路電路的效率也會降低。因此，在先前技術中，固定除數的除頻器必定會讓延遲鎖定迴路電路的效率降低或穩定度降低，而造成使用者的不便。
本發明提供一種具動態加速追相功能之延遲鎖定迴路電路。該延遲鎖定迴路電路包含一電壓控制延遲線電路，用來接收一輸入週期訊號與一控制電壓，並根據該控制電壓延遲該輸入週期訊號以產生一輸出週期訊號；一預定延遲電路，用來以一預定時間長度延遲該 輸出週期訊號，以產生一回授週期訊號；一可調除數除頻電路，用來分別對該輸入週期訊號與該回授週期訊號除頻，以分別產生一除頻輸入週期訊號與一除頻回授週期訊號；一相位偵測器，用來比較該除頻輸入週期訊號與該除頻回授週期訊號之相位，以據以產生一上升訊號或一下降訊號；以及一電荷幫浦，用來根據該上升訊號與該下降訊號，調整該控制電壓；其中該可調除數除頻電路偵測該輸入週期訊號於該延遲鎖定迴路電路中之總迴路延遲，以據以產生一最佳除數，來分別對該輸入週期訊號與該回授週期訊號進行除頻。
本發明另提供一種動態調整一延遲鎖定迴路電路之追相速度以提升該延遲鎖定迴路電路之性能的方法。該方法包含偵測一輸入週期訊號於該延遲鎖定路電路中之一總迴路延遲；根據該總迴路延遲，設定一最佳除數；以及於該延遲鎖定迴路電路的鎖相階段中，以該最佳除數對該輸入週期訊號與相對應於該輸入週期訊號之一回授週期訊號進行除頻。
有鑑於此，本發明提出一種具有動態加速追相功能的延遲鎖定迴路電路，以可調整除數的除頻器來除頻，以同時提高延遲鎖定迴路電路的穩定性與效率。
請參考第1圖。第1圖係為本發明之具有動態加速追相功能之延遲鎖定迴路電路100之示意圖。如第1圖所示，延遲鎖定迴路電路 100包含一可調除數除頻電路110、一相位偵測器(Phase Detector)120、一電荷幫浦130、一電壓控制延遲線(Voltage Control Delay Line,VCDL)電路140，以及一預定延遲電路150。
可調除數除頻電路110接收輸入週期訊號CLKIN與回授週期訊號CLKFB，並分別將輸入週期訊號CLKIN與回授週期訊號CLKFB除頻，以分別輸出除頻輸入週期訊號CLKIN_DV與除頻回授週期訊號CLKFB_DV。
相位偵測器120接收除頻輸入週期訊號CLKIN_DV與除頻回授週期訊號CLKFB_DV，並比較除頻輸入週期訊號CLKIN_DV與除頻回授週期訊號CLKFB_DV，以據以輸出上升訊號SUP或下降訊號SDN。當除頻輸入週期訊號CLKIN_DV之相位領先於除頻回授週期訊號CLKFB_DV時，相位偵測器120輸出上升訊號SUP；當除頻輸入週期訊號CLKIN_DV之相位落後於除頻回授週期訊號CLKFB_DV時，相位偵測器120輸出下降訊號SDN。
電荷幫浦130輸出一控制電壓VX。當電荷幫浦130接收到上升訊號SUP時，電荷幫浦130提升控制電壓VX；當電荷幫浦130接收到下降訊號SDN時，電荷幫浦130降低控制電壓VX。
電壓控制延遲線電路140接收輸入週期訊號CLKIN，並根據控制電壓VX，延遲輸入週期訊號CLKIN，以產生輸出週期訊號CLKOUT。 當控制電壓VX上升時，電壓控制延遲線電路140對輸入週期訊號CLKIN的延遲下降；當控制電壓VX下降時，電壓控制延遲線電路140對輸入週期訊號CLKIN的延遲上升。
預定延遲電路150接收輸出週期訊號CLKOUT，並以一預定延遲時間來延遲輸出週期訊號CLKOUT，以據以產生回授週期訊號CLKFB。
請參考第2圖。第2圖係為說明本發明之具有動態加速追相功能之延遲鎖定迴路電路100於運作時之示意圖。如第2圖所示，當本發明之延遲鎖定迴路電路100被啟動之後，會先進入偵測階段，然後進入追相階段，最後進入鎖相階段。延遲鎖定電路100被啟動後若進入休眠模式，則會在休眠模式結束後再度進入追相階段，然後再進入鎖相階段。值得注意的是，偵測階段與追相階段的時間長度皆分別固定為時間長度TA與TB，而上述階段的時間長度可以一計時器來完成。在偵測階段中，可調除數除頻電路110並不會進行除頻(意即除數為「1」)；可調除數除頻電路110會偵測延遲鎖定迴路電路100的總迴路延遲，以判斷在鎖相階段時能夠將除數設定至一最佳除數，進而讓延遲鎖定迴路電路100在鎖相階段時的穩定度能夠最高且效率亦不會降低。更明確地說，在偵測階段時，延遲鎖定回路電路100會釋放輸入週期訊號CLKIN的一個脈衝訊號至延遲鎖定回路電路100中，再根據回授週期訊號CLKFB對應於該脈衝訊號所產生的脈衝訊號，判斷在延遲鎖定回路電路100中的總迴路延 遲，如此便能得知可調除數除頻電路110的除數的最佳值(最佳除數)。在追相階段時，可調除數除頻電路110同樣亦不會進行除頻，如此便可讓延遲鎖定迴路電路100的追相速度為最快而能夠縮短需要鎖相的時間。因此，在鎖相階段時，可調除數除頻電路110便能根據最佳除數，對輸入週期訊號CLKIN與回授週期訊號CLKFB進行除頻。此外，在鎖相階段時，可調除數除頻電路110除頻的方式可以是直接將除數設定為最佳除數來對輸入週期訊號CLKIN與回授週期訊號CLKFB進行除頻，或者，將除數設定從「1」開始逐漸增加至最佳除數，如此便不會造成除數瞬間有巨大變化而讓延遲鎖定迴路電路100產生不穩定的情況。
請參考第3圖。第3圖係為說明本發明之可調除數除頻電路110之示意圖。如第3圖所示，可調除數除頻電路110包含一計時器111、一最佳除數偵測電路112，以及一除頻器113。
計時器111用來計時以指出延遲鎖定迴路電路100處於偵測階段、追相階段，或鎖相階段，同時並告知最佳除數偵測電路112。
最佳除數偵測電路112則於偵測階段偵測所釋放的輸入週期訊號CLKIN的脈衝訊號在延遲鎖定回路電路100中的總迴路延遲，以得出一最佳除數，並輸出一指定除數。最佳除數偵測電路112在追相階段時所輸出的指定除數較低(如指定除數等於「1」)，而在鎖相階段時則會將所輸出的指定除數的數值逐漸提升至最佳除數。
除頻器113則接收最佳除數偵測電路112所輸出的指定除數，並據以將輸入週期訊號CLKIN與回授週期訊號CLKFB除頻以產生除頻輸入週期訊號CLKIN_DV與除頻迴授週期訊號CLKFB_DV。
請參考第4圖。第4圖係為說明本發明之可調除數除頻電路400之電路實施例之示意圖。可調除數除頻電路400係以最大除數為「4」來進行設計。如第4圖所示，可調除數除頻電路400包含計時器410、最佳除數偵測電路420以及除頻器430。
計時器410在延遲鎖定迴路電路100被啟動後開始計時以據以輸出開始訊號SST、切換訊號SSW以及除數重置訊號SRST1。更明確地說，開始訊號SST在延遲鎖定迴路電路100之偵測階段內表示「開始」(如邏輯1)；開始訊號SST在其餘階段皆表示「關閉」(如邏輯0)。切換訊號SSW在延遲鎖定迴路電路100要進入鎖相階段時開始進行切換，意即切換訊號SSW在鎖相階段內會產生轉態(如上升緣)，以逐漸切換除頻器430所使用的除數。
最佳除數偵測電路420包含一最佳除數偵測器421、一最佳除數暫存器422，以及一邏輯運算電路423。最佳除數偵測器421包含反相器INV1、栓鎖器LT、邏輯閘G3與G4、多工器MUX，以及正反器F1~F5。栓鎖器LT包含邏輯閘G1與G2。最佳除數暫存器422包含延遲電路4221以及正反器F6~F8。延遲電路4221包含 INV2~INV4。邏輯運算電路423包含邏輯閘G5~G10以及反相器INV5~INV10。邏輯閘G1與G2為反或閘(NOR gate)、邏輯閘G3~G10為反及閘(NAND gate)。正反器F1~F8係為D型正反器且為上升緣觸發，且正反器F1~F8皆包含一資料輸入端D、一資料輸出端Q，以及一時脈輸入端CK。延遲電路4221之設置係為使正反器F6~F8之時脈輸入端CK所接收的時脈訊號與正反器F1~F5之時脈輸入端CK所接收的時脈訊號同步，因此其中之反相器的數量可根據實際需求而變更。
反相器INV1接收開始訊號SST並據以反相，而產生反相開始訊號SSTB。栓鎖器LT之兩輸入端分別接收回授週期訊號CLKFB以及反相開始訊號SSTB，其輸出端耦接於邏輯閘G4之一輸入端。多工器MUX之控制端C接收開始訊號SST。當開始訊號SST表示開始(邏輯1)時，多工器MUX將其輸入端I1耦接於其輸出端O；反之，多工器MUX將其輸入端I2耦接於其輸出端O。此外，多工器MUX之輸入端I1耦接於邏輯閘G4；多工器MUX之輸入端I2接收切換訊號SSW；多工器MUX之輸出端O耦接於正反器F1~F5之時脈輸入端CK。除頻器430包含四除數輸入端ID1~ID4、兩輸入端I1與I2，以及兩輸出端O1與O2。除頻器430之四除數輸入端ID1~ID4分別耦接於邏輯運算電路423之反相器INV7~INV10之輸出端；除頻器430之輸入端I1接收輸入週期訊號CLKIN、除頻器430之輸入端I2接收回授週期訊號CLKFB；除頻器430之輸出端O1輸出除頻輸入週期訊號CLKIN_DV、除頻器430之輸出端O2輸出除頻回授週期訊號 CLKFB_DV。除頻器430根據除數輸入端ID1~ID4上之訊號的邏輯來決定除數。更明確地說，當除數輸入端ID1上之訊號的邏輯為1時，除頻器430之除數為1；當除數輸入端ID2上之訊號的邏輯為1時，除頻器430之除數為2；當除數輸入端ID3上之訊號的邏輯為1時，除頻器430之除數為3；當除數輸入端ID4上之訊號的邏輯為1時，除頻器430之除數為4。舉例來說，當除數輸入端ID3上之訊號的邏輯為1時，則除頻器430分別將輸入週期訊號CLKIN與回授週期訊號CLKFB之頻率除3以得出除頻輸入週期訊號CLKIN_DV(其頻率等於輸入週期訊號CLKIN的頻率的三分之一)與除頻回授週期訊號CLKFB_DV(其頻率等於回授週期訊號CLKFB的頻率的三分之一)。此外，值得注意的是，正反器F1之資料輸入端D接收邏輯1；邏輯閘G8之一輸入端接收邏輯1。
當開始訊號SST表示「開始」(邏輯1)時，意即反相開始訊號SSTB為邏輯0，表示延遲鎖定迴路電路100處於偵測階段，此時多工器MUX之輸入端I1耦接於其輸出端O，且輸入週期訊號CLKIN可以透過邏輯閘G3與G4傳送至多工器MUX之輸入端I1，因此最佳除數偵測器421中的正反器F1~F5可以被輸入週期訊號CLKIN之上升緣給觸發以將正反器F1之資料輸入端D所接收之資料(邏輯1)依序傳送並提供給最佳除數暫存器422中的正反器F6~F8。當延遲鎖定迴路電路100所釋放的輸入週期訊號CLKIN的一個脈衝訊號所對應的回授週期訊號CLKFB對應地產生上升緣時，則栓鎖器LT輸出邏輯1至邏輯閘G4而使得輸入週期訊號CLKIN無法再透過邏輯閘G4 傳送至正反器F1~F5。也就是說，當延遲鎖定迴路電路100所釋放的輸入週期訊號CLKIN的一個脈衝訊號經過延遲鎖定迴路電路100的整個迴路回到可調除數除頻電路400時，正反器F1~F5傳遞資料(邏輯1)的動作即停止。因此邏輯運算電路430便可根據最佳除數暫存器422中的正反器F6~F8的狀態來進行邏輯運算以於反相器INV7~INV10分別輸出除數DV1~DV4至除頻器430之除數輸入端ID1~ID4。除頻器430再根據除數DV1~DV4的邏輯狀態來選擇所要使用的除數，而此時所選用的除數即為最佳除數。
當開始訊號SST表示「關閉」(邏輯0)時，表示偵測階段結束，要進入追相階段。此時，多工器MUX之輸入端I2耦接於其輸出端O，意即正反器F1~F5之時脈輸入端CK會接收到切換訊號SSW，且此時計時器410會發出邏輯1的除數重置訊號SRST1至最佳除數偵測器421之正反器F1~F5以清除所有資料來將除頻器430之除數設定為1(意即於此狀態下只有除數DV1為邏輯1)。而在追相階段中，切換訊號SSW不動作以保持除頻器430的除數維持為1。當追相階段結束要進入鎖相階段時，切換訊號SSW開始進行轉態以產生上升緣來觸發最佳除數偵測器421中的正反器F1~F5傳送資料，以依序將除數遞增。更明確地說，當延遲鎖定迴路電路100剛進入鎖相階段時，除頻器430所使用的除數仍為1(意即除數DV1之邏輯為1)，此時切換訊號SSW進行第一次轉態以產生第一個上升緣以讓除頻器430所使用的除數變成2(意即除數DV2之邏輯為1)...以此類推，直至除頻器430所使用的除數為最佳除數為止。
此外，若要重新偵測最佳除數，則偵測重置訊號SRST2表示「重置」(如邏輯1)，以清除最佳除數暫存器422中正反器F6~F8之資料，如此便可重新偵測最佳除數。
請參考第5圖。第5圖係為說明本發明之延遲鎖定迴路電路使用可調除數除頻電路400時內部訊號之時序圖。如第5圖所示，在偵測階段中，對應於輸入週期訊號CLKIN所釋放的脈衝訊號，回授週期訊號CLKFB於輸入週期訊號CLKIN所釋放的脈衝訊號之後的第四個上升緣之前產生對應的脈衝訊號，因此可據以判斷最佳除數為3(DV3為邏輯1)。在偵測階段結束後，當延遲鎖定迴路電路100一進入追相階段，除數重置訊號SRST1表「重置」(邏輯1)以將除頻器所使用的除數設為1(不除頻)，如此可加速延遲鎖定迴路電路100追相的速度。在追相階段結束後，當延遲鎖定迴路電路100一進入鎖相階段，切換訊號SSW開始進行轉態以產生上升緣。如此以將除頻器所使用的除數逐漸增加，以提高延遲鎖定迴路電路的穩定度。
綜上所述，本發明所提供之延遲鎖定迴路電路，具有動態加速追相的功能，在偵測階段可偵測延遲鎖定迴路電路的總迴路延遲以決定最佳除數、在追相階段可以以最低除數來對週期訊號除頻以達到最快的追相速度，且在鎖相階段可以逐漸調整除頻器的除數來提高延遲鎖定迴路電路的穩定性，如此方可提供給使用者更大的便利性。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍 所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100‧‧‧延遲鎖定迴路電路
110‧‧‧可調除數除頻電路
120‧‧‧相位偵測器
130‧‧‧電荷幫浦
140‧‧‧電壓控制延遲線電路
150‧‧‧預定延遲電路
SUP‧‧‧上升訊號
SDN‧‧‧下降訊號
CLKIN、CLKFB、CLKOUT、CLKIN_DV、CLKFB_DV‧‧‧週期訊號
VX‧‧‧控制電壓
TA、TB‧‧‧時間長度
111、410‧‧‧計時器
112、420‧‧‧最佳除數偵測電路
113、430‧‧‧除頻器
421‧‧‧最佳除數偵測器
422‧‧‧最佳除數暫存器
423‧‧‧邏輯運算電路
4221‧‧‧延遲電路
INV1~INV10‧‧‧反相器
F1~F8‧‧‧正反器
G1~G10‧‧‧邏輯閘
LT‧‧‧栓鎖器
ID1~ID4‧‧‧除數輸入端
DV1~DV4‧‧‧除數
SRST1‧‧‧除數重置訊號
SRST2‧‧‧偵測重置訊號
SST‧‧‧開始訊號
SSTB‧‧‧反相開始訊號
MUX‧‧‧多工器
第1圖係為本發明之具有動態加速追相功能之延遲鎖定迴路電路之示意圖。
第2圖係為說明本發明之具有動態加速追相功能之延遲鎖定迴路電路於運作時之示意圖。
第3圖係為說明本發明之可調除數除頻電路之示意圖。
第4圖係為說明本發明之可調除數除頻電路之電路實施例之示意圖。
第5圖係為說明本發明之延遲鎖定迴路電路使用可調除數除頻電路時內部訊號之時序圖。
CLKIN、CLKFB、CLKIN_DV、CLKFB_DV‧‧‧週期訊號
VX‧‧‧控制電壓
TA、TB‧‧‧時間長度
410‧‧‧計時器
420‧‧‧最佳除數偵測電路
430‧‧‧除頻器
421‧‧‧最佳除數偵測器
422‧‧‧最佳除數暫存器
423‧‧‧邏輯運算電路
4221‧‧‧延遲電路
INV1~INV10‧‧‧反相器
F1~F8‧‧‧正反器
G1~G10‧‧‧邏輯閘
LT‧‧‧栓鎖器
ID1~ID4‧‧‧除數輸入端
DV1~DV4‧‧‧除數
SRST1‧‧‧除數重置訊號
SRST2‧‧‧偵測重置訊號
SST‧‧‧開始訊號
SSTB‧‧‧反相開始訊號
MUX‧‧‧多工器

Claims (10)

  1. 一種具動態加速追相功能之延遲鎖定迴路(Delay Locked Loop,DLL)電路，包含：一電壓控制延遲線(Voltage Control Delay Line,VCDL)電路，用來接收一輸入週期訊號與一控制電壓，並根據該控制電壓延遲該輸入週期訊號以產生一輸出週期訊號；一預定延遲電路，用來以一預定時間長度延遲該輸出週期訊號，以產生一回授週期訊號；一可調除數除頻電路，用來分別對該輸入週期訊號與該回授週期訊號除頻，以分別產生一除頻輸入週期訊號與一除頻回授週期訊號，該可調除數除頻電路包含一計時器，用來計時以指出一偵測階段、一追相階段及一鎖相階段，其中該延遲鎖定迴路電路於該偵測階段釋放該輸入週期訊號之一脈衝訊號；一相位偵測器，用來比較該除頻輸入週期訊號與該除頻回授週期訊號之相位，以據以產生一上升訊號或一下降訊號；以及一電荷幫浦，用來根據該上升訊號與該下降訊號，調整該控制電壓；其中該可調除數除頻電路偵測該輸入週期訊號於該延遲鎖定迴路電路中之總迴路延遲，以據以產生一最佳除數，來分別對該輸入週期訊號與該回授週期訊號進行除頻。
  2. 如請求項1所述之延遲鎖定迴路電路，其中該可調除數除頻電路更包含：一最佳除數偵測電路，用來於該偵測階段偵測該回授週期訊號對應該脈衝訊號產生之時間以產生該最佳除數並輸出一指定除數；以及一除頻器，用來根據該指定除數，分別對該輸入週期訊號與該回授週期訊號除頻以產生該除頻輸入週期訊號與該除頻回授週期訊號。
  3. 如請求項2所述之延遲鎖定迴路電路，其中於該追相階段時，該最佳除數偵測電路輸出之該指定除數為一以使該除頻器不對該輸入週期訊號與該回授週期訊號除頻以加速該延遲鎖定迴路電路追相的速度。
  4. 如請求項3所述之延遲鎖定迴路電路，其中於該鎖相階段時，該最佳除數偵測電路輸出之該指定除數為從一逐漸調整至該最佳除數以使該延遲鎖定迴路電路於該鎖相階段中穩定。
  5. 如請求項1所述之延遲鎖定迴路電路，其中當該除頻輸入週期訊號之相位領先於該除頻回授週期訊號時，該相位偵測器產生該上升訊號；當該除頻輸入週期訊號之相位落後於該除頻回授週期訊號時，該相位偵測器產生該下降訊號。
  6. 如請求項5所述之延遲鎖定迴路電路，其中當該相位偵測器產生該上升訊號時，該電荷幫浦提升該控制電壓；當該相位偵測器產生該下降訊號時，該電荷幫浦降低該控制電壓。
  7. 如請求項6所述之延遲鎖定迴路電路，其中當該控制電壓上升時，該電壓控制延遲線電路對該輸入週期訊號的延遲下降；當該控制電壓下降時，該電壓控制延遲線電路對該輸入週期訊號的延遲上升。
  8. 一種動態調整一延遲鎖定迴路電路之追相速度以提升該延遲鎖定迴路電路之性能的方法，包含：偵測一輸入週期訊號於該延遲鎖定迴路電路中之一總迴路延遲；根據該總迴路延遲，設定一最佳除數；藉由一計時器進行計時，以指出一偵測階段、一追相階段及一鎖相階段，其中該延遲鎖定迴路電路於該偵測階段釋放該輸入週期訊號之一脈衝訊號；以及於該延遲鎖定迴路電路的該鎖相階段中，以該最佳除數對該輸入週期訊號與相對應於該輸入週期訊號之一回授週期訊號進行除頻。
  9. 如請求項8所述之方法，另包含： 於該延遲鎖定迴路電路的該追相階段中，不對該輸入週期訊號與該回授週期訊號除頻以增加追相速度。
  10. 如請求項9所述之方法，其中於該延遲鎖定迴路電路的該鎖相階段中，以該最佳除數對該輸入週期訊號與相對應於該輸入週期訊號之該回授週期訊號進行除頻包含：以除數為一逐漸調整至該最佳除數的方式來對該輸入週期訊號與該回授週期訊號進行除頻。
TW099130082A 2010-09-06 2010-09-06 具動態加速追相功能之延遲鎖定迴路電路及方法 TWI439052B (zh)

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