TWI483554B - 倍頻延遲鎖定迴路 - Google Patents
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Description
本發明是有關於一種鎖定迴路，且特別是有關於一種倍頻延遲鎖定迴路。
近年來，研究學者針對於影響抖動的雜訊等問題提出進一步的解決方法，例如倍頻延遲鎖相迴路(Multiplying Delay Lock Loop,MDLL)中利用在每一個參考週期時注入乾淨的參考時脈訊號以重新調整對齊時脈訊號。一般倍頻延遲鎖相迴路為利用除頻器或計數器來計算倍頻延遲鎖相迴路的時脈個數，以準確地將時脈訊號的正緣取代為參考時脈訊號的正緣，以達到調整對齊時脈訊號的目的。此方式雖可有效重新調整對齊時脈訊號，然由於除頻器或計數器須不斷地以高頻率運作，因此使得倍頻延遲鎖相迴路的功率消耗相當地大。
本發明提供一種倍頻延遲鎖定迴路，可有效地大幅降低功率消耗。
本發明的倍頻延遲鎖定迴路，包括第一延遲線單元、第一多工器、第二延遲線單元、除頻單元、鎖定偵測單元、切換單元、相位偵測單元、電荷幫浦以及迴路濾波器。其中第一延遲線單元延遲第一參考時脈訊號以產生起始時脈訊號、輸入參考時脈訊號以及結束時脈訊號，其中輸入參考時脈訊號的延遲時間大於起始時脈訊號且小於結束時脈訊號。第一多工器之第一輸入端耦接第一延遲線單元。第二延遲線單元之輸入端與輸出端分別耦接第一多工器的第二輸入端與輸出端，延遲第一多工器所輸出之訊號，以產生第二參考時脈訊號以及輸出時脈訊號，其中第二參考時脈訊號的延遲時間小於輸出時脈訊號。除頻單元耦接第二延遲線單元，除頻第二參考時脈訊號以產生除頻訊號。鎖定偵測單元耦接除頻單元與第一延遲線單元，於輸出時脈訊號穩定時輸出鎖定訊號。切換單元耦接第一延遲線單元、鎖定偵測單元、第一多工器的控制端，於接受鎖定訊號後被致能，依據起始時脈訊號以及結束時脈訊號輸出選擇控制訊號，以控制第一多工器選擇輸出輸入參考時脈訊號或輸出時脈訊號。相位偵測單元耦接除頻單元與鎖定偵測單元，於接受該鎖定訊號後偵測輸出時脈訊號與輸入參考時脈訊號的相位差而輸出偵測訊號。電荷幫浦耦接相位偵測單元，依據偵測訊號輸出控制訊號。迴路濾波器耦接電荷幫浦與第二延遲線單元，依據控制訊號輸出延遲控制訊號至第二延遲線單元，以控制第二延遲線單元的延遲時間。
在本發明的一實施例中，上述的相位偵測單元更於接收
鎖定訊號後，於第一多工器選擇輸出輸出時脈訊號的期間被關閉，並於第一多工器選擇輸出輸入參考時脈訊號的期間被啟動。
在本發明的一實施例中，上述的相位偵測單元更於接受該鎖定訊號前，偵測除頻訊號與輸入參考時脈訊號的相位差而輸出偵測訊號。
在本發明的一實施例中，上述的鎖定偵測單元更判斷除頻訊號與輸入參考時脈訊號的相位差是否小於預設值，當除頻訊號與輸入參考時脈訊號的相位差小於預設值時，判斷輸出時脈訊號為穩定。
在本發明的一實施例中，上述的切換單元於接收到起始時脈訊號後且未接收到結束時脈訊號前，控制第一多工器選擇輸出輸入參考時脈訊號。
在本發明的一實施例中，上述的相位偵測單元包括第二多工器、相位偵測器以及第一開關。其中第二多工器之第一輸入端、選擇控制端與輸出端分別耦接第二延遲線單元、除頻單元、鎖定偵測單元與相位偵測器，依據鎖定訊號，選擇輸出除頻訊號或輸出時脈訊號。相位偵測器耦接第二多工器的輸出端、第一延遲線單元以及電荷幫浦，偵測第二多工器輸出的訊號與輸入參考時脈訊號的相位差以輸出偵測訊號。第一開關耦接於第二多工器之第二輸入端與第二延遲線單元之間，第一開關的導通狀態受控於選擇控制訊號，其中第一開關於該切換單元接收到起始時脈訊號後且未接收到結束時脈訊號前的期間處於導通狀態，而在切換
單元接收到結束時脈訊號後且未接收到起始時脈訊號前的期間處於斷開狀態。
在本發明的一實施例中，上述的相位偵測單元更包括第二開關、第三多工器、第三開關以及第四開關。其中第二開關耦接於第二多工器的第一輸入端與除頻單元之間。第三多工器之輸出端與選擇控制端分別耦接相位偵測器與鎖定偵測單元。第三開關耦接於第三多工器的第一輸入端與第一延遲線單元之間，用以接收輸入參考時脈訊號。第四開關耦接於第三多工器的第二輸入端與第一延遲線單元之間，用以接收輸入參考時脈訊號，其中第二開關、第三開關以及第四開關為常導通的狀態。
在本發明的一實施例中，上述的第一延遲線單元包括第一延遲元件、第二延遲元件以及第三延遲元件。其中第一延遲元件延遲第一參考時脈訊號以產生起始時脈訊號。第二延遲元件延遲起始時脈訊號以產生輸入參考時脈訊號。其中第一延遲元件、第二延遲元件以及第三延遲元件串接於第一延遲線單元的輸入端與切換單元之間，第三延遲元件延遲輸入參考時脈訊號以產生結束時脈訊號。
在本發明的一實施例中，上述的第二延遲線單元包括多個第四延遲元件，其串接於第一多工器的第二輸入端與輸出端之間，於第四延遲元件中的最後一個第四延遲元件輸出輸出時脈訊號，並於最後一個第四延遲元件外的第四延遲元件之其一輸出第二參考時脈訊號。
基於上述，本發明藉由第一延遲線單元延遲第一參考時脈訊號所產生的起始時脈訊號與結束時脈訊號來決定注入輸入參考時脈訊號時間點，如此便不須如習知技術般藉由除頻器或計數器來計算注入輸入參考時脈訊號的時間點，即可週期性地注入輸入參考時脈訊號，進而大幅降低倍頻延遲鎖定迴路的功率消耗。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、300‧‧‧倍頻延遲鎖定迴路
102‧‧‧延遲線單元
104、302、304‧‧‧多工器
106‧‧‧延遲線單元
108‧‧‧除頻單元
110‧‧‧鎖定偵測單元
112‧‧‧切換單元
114‧‧‧相位偵測單元
116‧‧‧電荷幫浦
118‧‧‧迴路濾波器
306‧‧‧相位偵測器
CLK1‧‧‧參考時脈訊號
CLKS‧‧‧起始時脈訊號
CLKR‧‧‧輸入參考時脈訊號
CLKE‧‧‧結束時脈訊號
CLK2‧‧‧參考時脈訊號
CLKO‧‧‧輸出時脈訊號
Dclk‧‧‧除頻訊號
SD1‧‧‧偵測訊號
SC1‧‧‧控制訊號
SEL‧‧‧選擇控制訊號
Vcon‧‧‧延遲控制訊號
LK1‧‧‧鎖定訊號
(1)~(4)‧‧‧時脈訊號的正緣
(5)‧‧‧輸入參考時脈訊號的正緣
(1')~(4')‧‧‧相位差
D1~D9‧‧‧延遲元件
SW1~SW4‧‧‧開關
圖1繪示為本發明一實施例之倍頻延遲鎖定迴路的示意圖。
圖2繪示為本發明一實施例之倍頻延遲鎖定迴路的時脈訊號的相位調整示意圖。
圖3繪示為本發明另一實施例之倍頻延遲鎖定迴路的示意圖。
圖1繪示為本發明一實施例之倍頻延遲鎖定迴路的示意圖。請參照圖1，倍頻延遲鎖定迴路100包括延遲線單元102、多工器104、延遲線單元106、除頻單元108、鎖定偵測單元110、切換單元112、相位偵測單元114、電荷幫浦116以及迴路濾波器118。其中延遲線單元102耦接多工器104的第一輸入端，延遲線
單元106耦接於多工器104的第二輸入端與輸出端之間，切換單元112耦接延遲線單元102、多工器104的選擇控制端以及鎖定偵測單元110。除頻單元108耦接延遲線單元106、鎖定偵測單元110以及相位偵測單元114，其中鎖定偵測單元110更耦接延遲線單元102與相位偵測單元114，相位偵測單元114更耦接延遲線單元102與延遲線單元106。電荷幫浦116耦接相位偵測單元114與迴路濾波器118，迴路濾波器118則耦接延遲線單元106。
延遲線單元102用以延遲參考時脈訊號CLK1，以產生起始時脈訊號CLKS、輸入參考時脈訊號CLKR以及結束時脈訊號CLKE，其中輸入參考時脈訊號CLKR的延遲時間大於起始時脈訊號CLKS且小於結束時脈訊號CLKE。輸入參考時脈訊號CLKR被輸入至多工器104的第一輸入端以及相位偵測單元114。延遲線單元106延遲多工器104所輸出之訊號而產生參考時脈訊號CLK2與輸出時脈訊號CLKO，其中參考時脈訊號CLK2的延遲時間小於輸出時脈訊號CLKO。除頻單元108對參考時脈訊號CLK2進行除頻，以產生除頻訊號Dclk。相位偵測單元114比較除頻訊號Dclk與輸入參考時脈訊號CLKR的相位差而輸出偵測訊號SD1，電荷幫浦116依據偵測訊號SD1產生控制訊號SC1至迴路濾波器118，以使迴路濾波器118依據控制訊號SC1輸出延遲控制訊號Vcon至延遲線單元106，進而控制延遲線單元106的延遲時間，以調整輸出時脈訊號CLKO的頻率，鎖定輸出時脈訊號_CLKO的相位。
在倍頻延遲鎖定迴路100的時脈訊號尚未穩定時，延遲
線單元102、多工器104、延遲線單元106、除頻單元108、相位偵測單元114、電荷幫浦116以及迴路濾波器118構成的鎖相迴路對倍頻延遲鎖定迴路100的時脈訊號進行鎖相。待鎖定偵測單元110偵測到除頻單元108所輸出的除頻訊號Dclk與輸入參考時脈訊號CLKR的相位差小於一預設值，亦即倍頻延遲鎖定迴路100的時脈訊號穩定後，鎖定偵測單元110輸出鎖定訊號LK1至切換單元112與相位偵測單元114。
其中，當相位偵測單元114接收到鎖定訊號LK1後，相位偵測單元114便轉為藉由偵測輸出時脈訊號CLKO與輸入參考時脈訊號CLKR的相位差來輸出偵測訊號SD1。而切換單元112被鎖定訊號LK1致能後，則開始依據起始時脈訊號CLKS以及結束時脈訊號CLKE來輸出選擇控制訊號SEL至多工器104，以控制多工器104將輸入參考時脈訊號CLKR或輸出時脈訊號CLKO輸出至延遲線單元106。詳細來說，切換單元112於接收到起始時脈訊號CLKS後到接收到結束時脈訊號CLKE前的期間內控制多工器104輸出其第一輸入端所接收的訊號，而於接收到結束時脈訊號CLKE後到接收到起始時脈訊號CLKS前的期間內控制多工器104輸出其第二輸入端所接收的訊號。此外，相位偵測單元114在接收到鎖定訊號LK1後，於多工器104輸出其第一輸入端所接收的訊號的期間被啟動，並於多工器104輸出其第二輸入端所接收的訊號的期間處於被關閉。由於輸入參考時脈訊號CLKR的延遲時間大於起始時脈訊號CLKS且小於結束時脈訊號CLKE，因此
輸入參考時脈訊號CLKR可在切換單元112接收到起始時脈訊號CLKS後且未接收到結束時脈訊號CLKE前，透過多工器104被輸入至延遲線單元106，以重新調整倍頻延遲鎖定迴路100的時脈訊號的相位，使其與輸入參考時脈訊號CLKR對齊，進而消除輸出時脈訊號CLKO的抖動，使輸出時脈訊號CLKO更加穩定。
如圖2之倍頻延遲鎖定迴路的時脈訊號的相位調整示意圖所示，其中編號(1)~(4)的訊號波形為相位領先或落後的倍頻延遲鎖定迴路100的時脈訊號的正緣，編號(5)則為輸入參考時脈訊號CLKR的正緣，虛線所圍的區間則為多工器104輸出其第一輸入端所接收之訊號(亦即輸入參考時脈訊號CLKR)的期間，在本實施例中，其可視為選擇控制訊號SEL被致能而處於高電壓準位的期間。
如圖2所示，當倍頻延遲鎖定迴路100的時脈訊號的相位領先或落後的程度不大時，如編號(3)、(4)的正緣仍落在虛線所圍的區間，亦即倍頻延遲鎖定迴路100的時脈訊號與輸入參考時脈訊號CLKR的相位差(編號(3')、(4'))仍不大時，藉由注入輸入參考時脈訊號CLKR，將倍頻延遲鎖定迴路100的時脈訊號的正緣取代為輸入參考時脈訊號CLKR的正緣，以將輸入參考時脈訊號CLKR與倍頻延遲鎖定迴路100的時脈訊號的相位差傳送到電荷幫浦116。此外，若倍頻延遲鎖定迴路100的時脈訊號與輸入參考時脈訊號CLKR的相位差較大時，由於倍頻延遲鎖定迴路100的時脈訊號的正緣已落在虛線所圍的區間外，因此藉由注入輸入參
考時脈訊號CLKR所傳送給電荷幫浦116的相位差有限(如編號(1')、(2'))，但仍可藉由下一次輸入參考時脈訊號CLKR的注入來完成相位差的調整。
值得注意的是，本實施例的8在輸出時脈訊號CLKO穩定後，亦即鎖定偵測單元110輸出鎖定訊號LK1後，除頻單元10即可被禁能，而不須再執行除頻的操作，因此可大幅遞減低功率的消耗。此外，由於藉由切換單元112即可延遲線單元102所產生的起始時脈訊號CLKS以及結束時脈訊號CLKE來控制注入參考時脈訊號CLKR的時間點，因此不須除頻器或計數器來計數時脈訊號的時脈個數，即可週期性地持續注入參考時脈訊號CLKR來消除輸出時脈訊號CLKO的抖動，使輸出時脈訊號CLKO更加穩定，大幅地降低倍頻延遲鎖定迴路100的功率消耗。
圖3繪示為本發明另一實施例之倍頻延遲鎖定迴路的示意圖。請參照圖3，進一步來說，圖1之延遲線單元102、延遲線單元106以及相位偵測單元114的實施方式可如圖3所示。在本實施例之倍頻延遲鎖定迴路300中，延遲線單元102包括延遲元件D1~D3，延遲線單元106則包括延遲元件D4~D9，值得注意的是，上述延遲元件的編號方式僅是為了說明方便，並非用以限定各個延遲元件間是否具有相同或不同的特性。此外，相位偵測單元114則包括開關SW1~SW4、多工器302、多工器304以及相位偵測器306。其中延遲元件D1~D3串接於延遲線單元102的輸入端與切換單元112之間，延遲元件D1用以延遲參考時脈訊號CLK1
以產生起始時脈訊號CLKS，延遲元件D2用以延遲起始時脈訊號CLKS以產生輸入參考時脈訊號CLKR，延遲元件D3則用以延遲輸入參考時脈訊號CLKR以產生結束時脈訊號CLKE。
延遲元件D4~D9串接於多工器104的第二輸入端與輸出端之間，在本實施例中，參考時脈訊號CLK2為由延遲元件D6所輸出，然實際應用上並不以此為限，在其他實施例中亦可選擇其他的延遲元件來輸出，此外輸出時脈訊號CLKO則由延遲元件D9所輸出。此外，在實際應用上，上述延遲線單元102與延遲線單元106所包含的延遲元件個數並不以本實施例為限，電路設計者可依實際應用需求增減延遲元件的個數來調整延遲時間，或直接藉由調整延遲控制訊號Vcon的電壓值來控制延遲時間。
此外，在相位偵測單元114中，開關SW1耦接於延遲元件D9的輸出端與多工器302的第二輸入端之間，開關SW2耦接於除頻單元108與多工器302的第一輸入端之間，開關SW3耦接於延遲元件D2的輸出端與多工器304的第一輸入端之間，開關SW4耦接於延遲元件D2的輸出端與多工器304的第二輸入端之間。多工器302與多工器304的選擇控制端接耦接至鎖定偵測單元110，多工器302與多工器304的輸出端則耦接相位偵測器306，而相位偵測器306則更耦接至電荷幫浦116。
其中，多工器302受控於鎖定偵測單元110輸出鎖定訊號LK1，而在倍頻延遲鎖定迴路100的時脈訊號尚未穩定時，亦即在接收到鎖定訊號LK1前，輸出第一輸入端所接收的訊號，亦
即輸出除頻訊號Dclk，而在接收到鎖定訊號LK1後，輸出第二輸入端所接收的訊號，亦即輸出輸出時脈訊號CLKO，以使相位偵測器306可在不同的狀態下，偵測多工器104所輸出的訊號(除頻訊號Dclk或輸出時脈訊號CLKO)與參考時脈訊號CLKR的的相位差而輸出偵測訊號SD1。
其中，在鎖定偵測單元110輸出鎖定訊號LK1致能切換112後，開關SW1的導通狀態受控於選擇控制訊號SEL，亦即開關SW1在切換單元112接收到起始時脈訊號CLKS後且未接收到結束時脈訊號CLKE前的期間為處於導通狀態，而切換單元112接收到結束時脈訊號CLKE後且未接收到起始時脈訊號CLKS前的期間為處於斷開狀態。如此一來，相位偵測器306便可在多工器104輸出參考時脈訊號CLKR的期間被致能而偵測輸出時脈訊號CLKO與輸入參考時脈訊號CLKR的相位差以輸出偵測訊號SD1，並在多工器104輸出回授的輸出時脈訊號CLKO的期間被禁能。
此外，在本實施例中，開關SW2~SW4為常導通的狀態，另外由於多工器304的兩個輸入端皆接收輸入參考時脈訊號CLKR，因此多工器304是否接收到鎖定訊號LK1並不影響多工器304的輸出，開關SW2~SW4以及多工器304的設置僅是為了使傳輸輸出時脈訊號CLKO與除頻訊號Dclk的通道與傳輸輸入參考時脈訊號CLKR的通道特性能夠匹配，在部分實施例中相位偵測單元114亦可不包括開關SW2~SW4以及多工器304。
綜上所述，本發明藉由第一延遲線單元延遲第一參考時脈訊號所產生的起始時脈訊號與結束時脈訊號來決定注入輸入參考時脈訊號時間點，如此便不須如習知技術般藉由除頻器或計數器來計算注入輸入參考時脈訊號的時間點，即可週期性地注入輸入參考時脈訊號，進而大幅降低倍頻延遲鎖定迴路的功率消耗。
100‧‧‧倍頻延遲鎖定迴路
102‧‧‧延遲線單元
104‧‧‧多工器
106‧‧‧延遲線單元
108‧‧‧除頻單元
110‧‧‧鎖定偵測單元
112‧‧‧切換單元
114‧‧‧相位偵測單元
116‧‧‧電荷幫浦
118‧‧‧迴路濾波器
CLK1‧‧‧參考時脈訊號
CLKS‧‧‧起始時脈訊號
CLKR‧‧‧輸入參考時脈訊號
CLKE‧‧‧結束時脈訊號
CLK2‧‧‧參考時脈訊號
CLKO‧‧‧輸出時脈訊號
Dclk‧‧‧除頻訊號
SD1‧‧‧偵測訊號
SC1‧‧‧控制訊號
Vcon‧‧‧延遲控制訊號
LK1‧‧‧鎖定訊號
SEL‧‧‧選擇控制訊號
Claims (9)
- 一種倍頻延遲鎖定迴路，包括：一第一延遲線單元，延遲一第一參考時脈訊號以產生一起始時脈訊號、一輸入參考時脈訊號以及一結束時脈訊號，其中該輸入參考時脈訊號的延遲時間大於該起始時脈訊號且小於該結束時脈訊號；一第一多工器，其第一輸入端耦接該第一延遲線單元；一第二延遲線單元，其輸入端與輸出端分別耦接該第一多工器的第二輸入端與輸出端，延遲該第一多工器所輸出之訊號，以產生一第二參考時脈訊號以及一輸出時脈訊號，其中該第二參考時脈訊號的延遲時間小於該輸出時脈訊號；一除頻單元，耦接該第二延遲線單元，除頻該第二參考時脈訊號以產生一除頻訊號；一鎖定偵測單元，耦接該除頻單元與該第一延遲線單元，於該輸出時脈訊號穩定時輸出一鎖定訊號；一切換單元，耦接該第一延遲線單元、該鎖定偵測單元、該第一多工器的控制端，於接受該鎖定訊號後被致能，依據該起始時脈訊號以及該結束時脈訊號輸出一選擇控制訊號，以控制該第一多工器選擇輸出該輸入參考時脈訊號或該輸出時脈訊號；一相位偵測單元，耦接該除頻單元與該鎖定偵測單元，於接受該鎖定訊號後偵測該輸出時脈訊號與該輸入參考時脈訊號的相位差而輸出一偵測訊號； 一電荷幫浦，耦接該相位偵測單元，依據該偵測訊號輸出一控制訊號；以及一迴路濾波器，耦接該電荷幫浦與該第二延遲線單元，依據該控制訊號輸出一延遲控制訊號至該第二延遲線單元，以控制該第二延遲線單元的延遲時間。
- 如申請專利範圍第1項所述的倍頻延遲鎖定迴路，其中該相位偵測單元更於接收該鎖定訊號後，於該第一多工器選擇輸出該輸出時脈訊號的期間被關閉，並於該第一多工器選擇輸出該輸入參考時脈訊號的期間被啟動。
- 如申請專利範圍第1項所述的倍頻延遲鎖定迴路，其中該相位偵測單元更於接受該鎖定訊號前，偵測該除頻訊號與該輸入參考時脈訊號的相位差而輸出該偵測訊號。
- 如申請專利範圍第1項所述的倍頻延遲鎖定迴路，其中該鎖定偵測單元更判斷該除頻訊號與該輸入參考時脈訊號的相位差是否小於一預設值，當該除頻訊號與該輸入參考時脈訊號的相位差小於一預設值時，判斷該輸出時脈訊號為穩定。
- 如申請專利範圍第1項所述的倍頻延遲鎖定迴路，其中該切換單元於接收到該起始時脈訊號後且未接收到該結束時脈訊號前，控制該第一多工器選擇輸出該輸入參考時脈訊號。
- 如申請專利範圍第1項所述的倍頻延遲鎖定迴路，其中該相位偵測單元包括：一第二多工器，其第一輸入端、選擇控制端與輸出端分別耦 接該第二延遲線單元、該除頻單元、該鎖定偵測單元與該相位偵測器，依據該鎖定訊號，選擇輸出該除頻訊號或該輸出時脈訊號；一相位偵測器，耦接該第二多工器的輸出端、該第一延遲線單元以及該電荷幫浦，偵測該第二多工器輸出的訊號與該輸入參考時脈訊號的相位差以輸出該偵測訊號；以及一第一開關，耦接於該第二多工器之第二輸入端與該第二延遲線單元之間，該第一開關的導通狀態受控於該選擇控制訊號，其中該第一開關於該切換單元接收到該起始時脈訊號後且未接收到該結束時脈訊號前的期間處於導通狀態，而在該切換單元接收到該結束時脈訊號後且未接收到該起始時脈訊號前的期間處於斷開狀態。
- 如申請專利範圍第6項所述的倍頻延遲鎖定迴路，其中該相位偵測單元更包括：一第二開關，耦接於該第二多工器的第一輸入端與該除頻單元之間；一第三多工器，其輸出端與該選擇控制端分別耦接該相位偵測器與該鎖定偵測單元；一第三開關，耦接於該第三多工器的第一輸入端與該第一延遲線單元之間，用以接收該輸入參考時脈訊號；以及一第四開關，耦接於該第三多工器的第二輸入端與該第一延遲線單元之間，用以接收該輸入參考時脈訊號，其中該第二開關、該第三開關以及該第四開關為常導通的狀態。
- 如申請專利範圍第1項所述的倍頻延遲鎖定迴路，其中該第一延遲線單元包括：一第一延遲元件，延遲該第一參考時脈訊號以產生該起始時脈訊號；一第二延遲元件，延遲該起始時脈訊號以產生該輸入參考時脈訊號；以及一第三延遲元件，該第一延遲元件、該第二延遲元件以及該第三延遲元件串接於該第一延遲線單元的輸入端與該切換單元之間，該第三延遲元件延遲該輸入參考時脈訊號以產生該結束時脈訊號。
- 如申請專利範圍第1項所述的倍頻延遲鎖定迴路，其中該第二延遲線單元包括：多個第四延遲元件，串接於該第一多工器的第二輸入端與輸出端之間，於該些第四延遲元件中的最後一個第四延遲元件輸出該輸出時脈訊號，並於該最後一個第四延遲元件外的該些第四延遲元件之其一輸出該第二參考時脈訊號。
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| TW102121759A TWI483554B (zh) | 2013-06-19 | 2013-06-19 | 倍頻延遲鎖定迴路 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI483554B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10998892B1 (en) * | 2020-08-13 | 2021-05-04 | Realtek Semiconductor Corp. | Frequency doubler with duty cycle control and method thereof |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5724007A (en) * | 1996-03-25 | 1998-03-03 | Cypress Semiconductor Corporation | Adjustable lock detector for a phase-locked loop circuit |
| US6731667B1 (en) * | 1999-11-18 | 2004-05-04 | Anapass Inc. | Zero-delay buffer circuit for a spread spectrum clock system and method therefor |
| TW200729734A (en) * | 2006-01-19 | 2007-08-01 | Honeywell Int Inc | Delay locked loop with selectable delay |
| US7532050B2 (en) * | 2005-02-03 | 2009-05-12 | Mosaid Technologies, Inc. | Delay locked loop circuit and method |
-
2013
- 2013-06-19 TW TW102121759A patent/TWI483554B/zh active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5724007A (en) * | 1996-03-25 | 1998-03-03 | Cypress Semiconductor Corporation | Adjustable lock detector for a phase-locked loop circuit |
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| TW200729734A (en) * | 2006-01-19 | 2007-08-01 | Honeywell Int Inc | Delay locked loop with selectable delay |
Non-Patent Citations (1)
| Title |
|---|
| 年12月23日公開文件Yi-Chieh Huang , Shen-Iuan Liu "A 2.4GHz Sub-Harmonically Injection-Locked PLL With Self-Calibrated Injection Timing" Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2012 IEEE International * |
Also Published As
| Publication number | Publication date |
|---|---|
| TW201501472A (zh) | 2015-01-01 |
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