CN1531205A - 在死区补偿时间间隔支持时钟信号更新的锁相环集成电路 - Google Patents
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Abstract
一种PLL集成电路，包括一具有第一和第二输入端子的充电泵，它们被配置以分别接收UP和DOWN控制信号。还提供一鉴相器。所述鉴相器被配置以利用响应于至少一个由所述充电泵所产生的信号的控制电路，在死区补偿时间间隔期间产生处于有效电平的所述UP和DOWN控制信号。所述控制电路进一步被配置以在所述死区补偿时间间隔期间支持到所述鉴相器的参考时钟信号和/或反馈时钟信号更新。
Description
技术领域
本发明涉及集成电路装置，更具体地说，涉及在产生周期信号时利用鉴相器的集成电路装置。
背景技术
锁相环(PLL)集成电路经常应用于产生在集成电路基片上的高精度内部时钟信号。如图1所示，一种传统的PLL集成电路10可以包括：鉴相器12、充电泵(charge pump)14、环路滤波器16、压控振荡器(VCO)18、时钟解码器和缓冲器20、以及分频器22。鉴相器12可以设定为响应于一参考时钟信号(CKREF)和一反馈时钟信号(CKVCO)产生UP和DOWN控制信号。特别地，鉴相器12可以设定为比较时钟信号的相位，并当反馈时钟信号CKVCO滞后或超前于参考时钟信号CKREF时产生一有效的UP信号或一有效的DOWN信号。如可以由本领域技术人员所理解，参考时钟信号(CKREF)可以为由集成电路芯片接收的外部时钟信号(没有示出)的缓冲形式。充电泵14可以有效地将数字解码的UP和DOWN控制信号转换为模拟输出(POUT)，该输出为流入环路滤波器16的源电流和流出环路滤波器16的反向电流。环路滤波器16被描述为产生控制电压(Vcontrol)，该电压作为至VCO 18的输入。VCO 18可以产生多个输出，这些输出被提供给时钟解码器和缓冲器20。时钟解码器和缓冲器20的一个输出(表示为时钟信号1)可以作为至分频器22的输入，该分频器产生反馈时钟信号CKVCO。一有效UP信号操作以增加Vcontrol的值，该值加速VCO 18并使得反馈时钟信号CKVCO赶上参考时钟信号CKREF。另一方面，一有效的DOWN信号减慢VCO 18并消除反馈时钟信号CKVCO的相位超前。图1所示PLL 10的这些和其他方面在Jan M.Rabaey的课本第9.5.2部分中充分地进行了阐述，该书名为Digital Intergrated Circuits：A Design Perspective，Prentice-Hall，ISBN0-13-178609-1，第540-542页。
图2示出了具有上拉(pull-up)和下拉(pull-down)两部分的传统的充电泵14。上拉部分包括一与电阻R1串联的NMOS下拉晶体管N1。PMOS晶体管P1和P2提供上拉电流镜像。NMOS下拉晶体管N1响应于UP控制信号。当UP控制信号是有效逻辑1电平时，NMOS下拉晶体管N1导通并下拉PMOS晶体管P1的栅极和漏极。反馈信号线NMOS_ON也从高-低转换。这样导致PMOS晶体管P1和P2均导通并提供源电流(ISOURCE)到充电泵14的输出端子(POUT)。下拉部分包括与电阻R2串联的PMOS上拉晶体管P3。NMOS晶体管N2和N3提供下拉电流镜像。PMOS上拉晶体管P3的栅极连接到倒相器I1的一输出上，该倒相器接收DOWN控制信号。当DOWN控制信号为有效的逻辑1电平时，PMOS上拉晶体管P3导通并上拉NMOS晶体管N2的漏极和栅极。反馈信号线PMOS_ON也从低电平转换为高电平。这样导致NMOS晶体管N2和N3导通并从输出端子POUT上撤销反向电流(Isink)。当控制信号UP和DOWN均为有效的逻辑1电平时，上拉和下拉部分同时有效。充电泵的上拉和下拉部分达到平衡以使Isource等于Isink且没有净电流提供到或撤销自输出端子POUT。一种类似的充电泵在名为“具有增强相位误差补偿电路的数字锁相环设备”(Digital Phase-Locked Loop ApparatusWith Enhanced Phase Error Compensating Circuit)的Rhu的U.S.专利No.6,430,244的图4中示出，其内容结合于此作为参考。
图3A示出一种利用延时装置D1的传统的鉴相器12，以提供死区补偿时间间隔，在此间隔期间UP和DOWN控制信号均临时有效。在重叠时间间隔期间保持UP和DOWN控制信号为有效电平防止了死区的出现，当参考时钟信号CKREF的相位和反馈时钟信号CKVCO的相位被精确对准以致于任何有效的UP控制信号的产生将立即被任何有效的DOWN控制信号的产生所取消，反之亦然。如在Prescar的美国专利No.4322,643和Herrmann et al的美国专利No.6,192,094，以及X.Zhang所作的题为“analysis and verification onside effect of anti-backlash desay in phase-frequency detector”的文章，微波理论和技术协会(MTT-S)摘要，IEEE国际微波论坛六月8-13(2003)pp.17-20中所描述的，也可以把延时装置D1称为“反后冲(anti-backlash)”延时单元。鉴相器12被描述为包括一对D型触发器(DFF1和DFF2)、一与非门DN1、一倒相器12以及一延时装置D1。D型触发器与参考和反馈时钟信号CKREF和CKVCO同步。参考时钟信号CKREF的上升沿将使DEF1的实输出Q1转换为高电平，反馈时钟信号CKVCO的上升沿将使DFF2的实输出转换为高电平。为了避免死区工作，每当参考时钟信号CKREF的上升沿被记录(由DFF1)同时DOWN控制信号有效时，或每当反馈时钟信号CKVCO的上升沿被记录(由DFF2)同时UP控制信号有效时，UP和DOWN控制信号有效。设置UP和DOWN控制信号为逻辑1电平将使与非门ND1的输出从高-低转换并使倒相器12的输出从低-高转换。倒相器12的输出的从低-高的转换被延迟装置D1延迟一个等于T1的固定时间量。在某些情况下，延迟T1可以是大约5纳秒。在倒相器I2的输出响应于有效UP和DOWN控制信号从低-高转换之后的某一时间，在延迟装置D1的输出的复位信号RST将从低-高转换。当有效时，复位信号RST工作以复位触发器DFF1和DFF2(Q1＝Q2＝0)。一旦复位，UP和DOWN控制信号将转换到无效电平，并且图2的充电泵14的输出POUT将处于高阻抗状态。现在将参照图3B-3C更为详细地描述图3A的鉴相器12的操作。
在图3B中，参考时钟信号CKREF的第一上升沿使得在DFF1的实输出(true output)的UP控制信号从低-高转换。随之，反馈时钟信号CKVCO的第一上升沿使得在DFF2的实输出的DOWN控制信号从低-高转换。有效UP和DOWN控制信号的这种初始重叠使得延迟装置D1的输入转换至高电平。然后，在等于大约T1(或者如果忽略与所述逻辑元件ND1和I2相关的延迟则等于T1)的时间期间之后，复位信号RST从低-高转换。这个时间期间T1表示死区补偿时间间隔的持续时间，在此持续时间期间，控制信号UP和DOWN都保持在有效电平，以防止当CKREF和CKVCO的相位被精密地对准时的死区操作。响应于复位信号RST的从低-高的过渡，实输出Q1和Q2被从高-低转换，然后倒相器I2的输出从高-低转换。在等于T1的时间间隔之后，在倒相器I2的输出的从高-低的过渡被反映在复位信号RST的从高-低的过渡。不幸地，有效UP和DOWN控制信号(即实输出Q1和Q2)重叠大约T1的持续时间使得图3A的鉴相器12在重叠时间间隔错过了输入参考时钟信号CKREF的上升沿。这种错过的边缘在图3B中被突出。如本领域技术人员将理解的，这种识别输入参考时钟信号CKREF的上升沿的故障可以引起增益反转和鉴相器12的锁定时间的减少。当鉴相器12输出错误的控制信号并使得参考时钟信号CKREF和反馈时钟信号CKVCO之间的相位差增加而不是减少时，发生增益反转。这在图3B中由在反馈时钟信号CKVCO的第一和第二上升沿之间延伸的时间间隔期间无法保持有效UP控制信号而反映。因此，当获得反馈时钟信号CKVCO的第二上升沿时，DOWN控制信号变得有效(由此使得增益反转)，同时UP控制信号保持无效(当它响应于错过的时钟信号更新应该已经为有效时)。
这种增益反转问题也可能出现在死区补偿时间间隔之外。特别地，图3C说明了在当复位信号RST为高并且实输出Q1和Q2保持低时的间隔期间，可能怎样错过时钟信号更新。因此，如图3C所示，具有大约2T1持续时间的时间间隔表示在图3A的鉴相器内不可能更新时钟信号的间隔。
发明内容
根据本发明第一实施例的锁相环(PLL)集成电路包括一鉴相器，其被配置以在死区补偿时间间隔期间产生处于有效电平的重叠UP和DOWN控制信号。为了防止增益反转事件的出现，提供一种在死区补偿时间间隔期间支持到所述鉴相器的参考时钟信号和反馈时钟信号更新的控制电路。所述PLL集成电路还包括一充电泵，所述充电泵被配置以接收由所述鉴相器所产生的UP和DOWN控制信号。在某些实施例中，所述控制电路包括一传感器，所述传感器被电性耦合到所述充电泵。这种传感器被配置以响应于由所述充电泵检测重叠UP和DOWN控制信号的接收，产生死区终止信号(END)。在可替换的实施例中，所述传感器还可以被配置以响应于在所述鉴相器的输出所检测到的重叠UP和DOWN控制信号的产生，产生死区终止信号。
根据本发明另一实施例的PLL集成电路包括：一充电泵，其响应于UP和DOWN控制信号；以及一鉴相器，其被配置以在死区补偿时间间隔期间产生处于有效电平的UP和DOWN控制信号。所述鉴相器包括一控制电路，所述控制电路在死区补偿时间间隔期间支持到所述鉴相器的参考时钟信号和/或反馈时钟信号更新。所述控制电路包括一装置，该装置响应于所述参考时钟信号和所述反馈时钟信号，用于产生一具有前沿(leading edge)的复位信号，所述前沿触发死区补偿时间间隔的开始，并产生具有前沿的复位信号的延迟的版本，所述前沿触发死区补偿时间间隔的终止。
根据本发明的另一实施例提供一种PLL集成电路，该PLL集成电路包括一充电泵，具有被配置以分别接收UP和DOWN控制信号的第一和第二输入端子，以及具有被配置以产生第一和第二反馈信号(例如NMOS_ON和PMOS_ON)的第一和第二控制端子。这些反馈信号指示什么时候所述UP和DOWN控制信号是有效的。提供一鉴相器。所述鉴相器被配置以利用一控制电路在死区补偿时间间隔期间产生处于有效电平的UP和DOWN控制信号，所述控制信号响应于由所述充电泵所产生的第一和第二反馈信号。所述控制电路被配置以在死区补偿时间间隔期间支持到所述鉴相器的参考时钟信号和/或反馈时钟信号的更新。
附图说明
图1是传统的锁相环的方框图。
图2是可以用在图1的锁相环中的传统充电泵的电子示意图。
图3A是可以用在图1的锁相环中的传统鉴相器的电子示意图。
图3B是说明在第一定时状态下图3A的鉴相器的操作的时序图。
图3C是说明在第二定时状态下图3A的鉴相器的操作的时序图。
图4A是根据本发明第一实施例的鉴相器的电子示意图。
图4B是说明图4A的鉴相器的操作和在死区补偿时间间隔期间时钟信号更新的接收的时序图。
图5是根据本发明第二实施例的鉴相器的电子示意图。
图6是根据本发明第三实施例的鉴相器的电子示意图。
具体实施方式
通过借助附图在下文中将更为详细地描述本发明，其中给出了本发明的优选实施例。然而，本发明能够通过多种不同的实施例实现，并不局限于这里讨论的实施例；相反，提供这些实施例以便本公开将彻底和全面，并且将完全向本领域技术人员传达本发明的范围。贯穿实施例使用相同的参考数字表示同样的元件，并且信号线及其上的信号可以由相同的字符表示。信号可以被同步和/或进行微小的布尔运算(例如，反转)，而不考虑不同信号。信号名的后缀B(或前缀符号“/”)也可以表示例如互补数据(complementary data)或信息信号或有效低控制信号。
现在参考图4A，根据本发明第一实施例的鉴相器40包括识别一对时钟信号的前沿的接收的输入级。这些时钟信号被说明为参考时钟信号CKREF和反馈时钟信号CKVCO。也可以提供其它时钟信号。这个输入级被说明为包括第一D型触发器，由DFF1和DFF2表示。响应于参考时钟信号CKREF的从低-高边沿，第一触发器DFF1的实输出Q1被锁存为高。响应于反馈时钟信号CKVCO的从低-高边沿，第二触发器DFF2的实输出Q2被锁存为高。触发器的实输出Q1和Q2被耦合到控制电路42，所述控制电路42提供死区补偿和消除增益反转行为的增强死区操作。现在将描述这个控制电路42的一实施例。倒相器13产生一互补信号(complementary signal)Q1B，该互补信号Q1B被提供作为与非门ND2和或非门NR1的输入。倒相器14产生一互补信号Q2B，该互补信号Q2B被提供作为与非门ND3和或非门NR1的输入。当实输出Q1和Q2都被设置为高电平时，或非门NR1的“复位”输出RST从低-高转换，并工作以便自动复位触发器DFF1和DFF2。因此，当Q2已经为高时Q1从低-高的转换或者当Q1已经为高时Q2从低-高的转换将导致触发器DFF1和DFF2的几乎立刻的复位，这意味着或非门NR1的输出产生相对短持续时间的逻辑1脉冲。一旦复位，第一触发器DFF1将能够识别参考时钟信号CKREF的任何随后的前沿。同样，一旦复位，第二触发器DFF2将能够识别反馈时钟信号CKVCO的任何随后的前沿。这种“立即”复位特性(其将参照图4B的时序图更为详细地进行描述)使得控制电路42能够在死区补偿时间间隔支持到鉴相器40的参考时钟信号CKREF和反馈时钟信号CKVCO更新。通过在死区补偿时间间隔期间支持时钟信号更新，可以消除关于图3A-3B如上所述类型的增益反转行为。
将互补信号Q1B设置为低使得与非门ND2的输出能够转换成高并能够产生有效UP控制信号。同样，将互补信号Q2B设置为低使得与非门ND3的输出能够转换成高并产生有效DOWN控制信号。尽管该“立即”复位特性，这些控制信号在死区补偿时间间隔期间保持有效。特别地，由倒相器15和16所提供的一锁存器工作，以便在响应于Q1＝Q2＝1的条件复位信号线RST被转换成高(然后为低)之后，保持死区补偿时间间隔。当复位信号线RST从低-高过渡时，由倒相器15和16所定义的锁存器的输出节点X被NMOS晶体管N4下拉至低(并保持为低)。因此，尽管响应于复位信号线RST的从低-高的过渡，触发器的实输出Q1和Q2被复位至逻辑0电平，但复位脉冲RST的前沿使得与非门ND2和ND3继续产生处于有效电平的重叠UP和DOWN的控制信号。复位信号线RST的从低-高的过渡被延迟装置D2(延迟＝T2)延迟。在复位信号RST从低-高转换然后从高-低转换之后，延迟装置D2的输出产生逻辑1脉冲(示为信号END)一预定时间。从复位信号RST的上升沿到END信号的上升沿的时间间隔持续时间表示死区补偿时间间隔的有效持续时间。当END信号从低-高转换，NMOS晶体管N5接通并且输出节点X从低-高转换(XB从高-低转换)，并且死区补偿时间间隔被终止。一旦死区补偿时间间隔被终止，控制信号UP将反映第一触发器的实输出Q1的值，并且控制信号DOWN将反映第二触发器的实输出Q2的值。
图4A的鉴相器40通过只要死区补偿时间间隔已经开始则提供触发器DFF1和DFF2的立即复位来消除增益反转事件。这通过图4B的时序图来进一步说明，图4B示出了信号：CKREF、CKVCO、Q1、Q2、RST、X、END、UP和DOWN。在图4B中，输出信号X(来自由图4A中的倒相器15和16定义的锁存器的输出节点X)的从高-低和从低-高的过渡识别出了死区补偿时间间隔的开始和终止。在这个时间间隔期间，参考时钟信号CKREF(或反馈时钟信号CKVCO)的任何上升沿将由第一触发器DFF1(或第二触发器DFF2)识别，这意味着时钟信号更新将由鉴相器40接收。如上关于图4A所述，当满足如下条件时：Q1＝Q2＝1，复位脉冲RST被触发，并且END脉冲相对于复位脉冲RST被延迟等于T2的量，即死区补偿时间间隔的有效持续时间。响应于复位脉冲RST的上升沿，输出节点X被下拉至低并保持低直到产生各结束脉冲END的上升沿。在死区补偿时间间隔(当X＝0)期间，UP和DOWN控制信号都有效，并且不受Q1和Q2的值的变化(即DFF1和DFF2的复位)所影响。
图5图解了根据本发明第二实施例的鉴相器50。这个鉴相器50与图4A的鉴相器类似，然而，结束脉冲END是一由延迟装置D3所产生的更为宽的脉冲。如所示的，控制电路52包括：倒相器17和与非门ND4，它们共同执行逻辑“与”运算。延迟装置D3、倒相器17和与非门ND4共同形成传感器54，响应于在鉴相器50的输出所检测到的重叠UP和DOWN控制信号的出现，产生END脉冲。这里，END脉冲代表指定死区补偿时间间隔的终止的信号。基于传感器54的这种结构，当满足如下条件时：UP＝DOWN＝1，倒相器17的输出从低-高转换(并保持高)。END脉冲的前沿使得NMOS晶体管N5接通并且节点XB转换至低。节点X的输出也转换至高，以便信号线Q1B和Q2B的电平可以在鉴相器50的输出UP和DOWN被反映(以反相的形式)。另外，鉴相器50的操作等于由图4A-4B示出的鉴相器40的操作。在图6中，根据本发明第三实施例的鉴相器60具有一不需要延迟装置的控制电路62。取而代之，提供一传感器64，以监控由充电泵14(例如参见图2)所产生的反馈信号(NMOS_ON和PMOS_ON)。这个传感器64包括：一倒相器18、一与非门ND4、和一倒相器17。当响应于有效UP和DOWN控制信号，反馈信号NMOS_ON被转换至低并且反馈信号PMOS_ON被转换至高时，END信号将从低-高转换，并且锁存器的输出节点X将被转换并保持高。因此，每个死区补偿时间间隔的终止可以由充电泵14内的内部操作所控制。这种内部操作提供一延迟固有量，该延迟固有量支持足够长的时间间隔以防止死区操作。
在附图和说明书中，公开了本发明的典型优选实施例，尽管使用了特定术语，它们仅仅被用在一般的和描述性的意义，而不是为了限定的目的，本发明的范围由所附权利要求书所给出。
Claims (17)
1.一种锁相环集成电路，包括：
一鉴相器，其被构造以便利用在死区补偿时间间隔期间支持至所述鉴相器的参考时钟信号和/或反馈时钟信号更新的控制电路，在死区补偿时间间隔期间产生处于有效电平的重叠UP和DOWN控制信号。
2.如权利要求1所述的锁相环集成电路，还包括：
一充电泵，被配置以接收由所述鉴相器所产生的UP和DOWN控制信号。
3.如权利要求2所述的锁相环集成电路，其中所述控制电路包括一传感器，其被电性耦合到所述充电泵，并被配置以便响应于检测到由所述充电泵接收重叠的UP和DOWN控制信号而产生死区终止信号。
4.如权利要求1所述的锁相环集成电路，其中所述控制电路包括一传感器，其被配置以便响应于在所述鉴相器的输出检测到重叠UP和DOWN控制信号的产生，而产生死区终止信号。
5.如权利要求4所述的锁相环集成电路，其中所述传感器包括一延迟元件，其被配置以隔开相对于表示死区补偿时间间隔的开始的复位信号前沿的死区终止信号前沿。
6.一种锁相环集成电路，包括：
一鉴相器，响应于第一和第二时钟信号，所述鉴相器被配置以便利用在死区补偿时间间隔期间支持第一时钟信号和/或第二反馈时钟信号更新的控制电路，在死区补偿时间间隔期间产生处于有效电平的第一和第二输出信号。
7.如权利要求6所述的锁相环集成电路，还包括：
一充电泵，被配置以便接收由鉴相器所产生的第一和第二输出信号。
8.如权利要求7所述的锁相环集成电路，其中所述控制电路包括一传感器，其被电性耦合到所述充电泵，并被配置以便响应于检测到由所述充电泵接收重叠第一和第二输出信号而产生死区终止信号。
9.一种锁相环集成电路，包括：
一充电泵，响应于UP和DOWN控制信号；以及
一鉴相器，被配置以便利用在死区补偿时间间隔期间支持至所述鉴相器的参考时钟信号和/或反馈时钟信号更新的控制电路，在死区补偿时间间隔期间产生处于有效电平的UP和DOWN控制信号，所述控制电路包括一装置，所述装置响应于参考时钟信号和反馈时钟信号，用于产生具有触发死区补偿时间间隔的开始的前沿的复位信号，以及产生具有触发死区补偿时间间隔的前沿的复位信号的延迟的版本。
10.一种锁相环集成电路，包括：
一充电泵，具有第一和第二输入端子，它们被配置以分别接收UP和DOWN控制信号；以及
一鉴相器，其被配置以利用一控制电路而在死区补偿时间间隔期间产生处于有效电平的UP和DOWN控制信号，所述控制电路响应于至少一个由所述充电泵所产生的信号，并被配置以在死区补偿时间间隔期间支持至所述鉴相器的参考时钟信号和/或反馈时钟信号更新。
11.如权利要求10所述的锁相环集成电路，其中所述鉴相器包括一传感器，其被配置以接收由所述充电泵所产生的至少一个信号。
12.如权利要求11所述的锁相环集成电路，其上所述鉴相器包括：
至少一个逻辑装置，其被配置以产生一触发死区补偿时间间隔的开始的复位信号的前沿；和
一锁存电路，响应于所述复位信号。
13.如权利要求12所述的锁相环集成电路，其中所述锁存电路耦合到所述传感器的输出。
14.一种锁相环集成电路，包括：
一鉴相器，其被配置以在死区补偿时间间隔期间产生处于有效电平的UP和DOWN控制信号，并进一步被配置以在所述死区补偿时间间隔期间支持至所述鉴相器的第一时钟信号和第二时钟信号更新，所述鉴相器包括：
具有时钟输入的第一触发器，其被配置以接收所述第一时钟信号；
具有时钟输入的第二触发器，其被配置以接收所述第二时钟信号；以及
一控制电路，其电性耦合到所述第一触发器和所述第二触发器的输出，所述控制电路具有至少一个逻辑门，被配置以在死区补偿时间间隔的开始产生一到所述第一和第二触发器的复位信号的前沿。
15.如权利要求14所述的锁相环集成电路，其中所述控制电路包括一锁存电路，其响应于所述复位信号，所述锁存电路具有一输出，该输出在所述死区补偿时间间隔期间保持在第一逻辑状态，以及当不出现死区补偿时保持在第二逻辑状态。
16.如权利要求15所述的锁相环集成电路，还包括一充电泵，响应于所述UP和DOWN控制信号；并且其中所述控制电路包括一传感器，其响应于至少一个由所述充电泵所产生的信号。
17.一种锁相环集成电路，包括：
一充电泵，具有第一和第二输入端子，它们被配置以分别接收UP和DOWN控制信号，并且具有第一和第二控制端子，它们被配置以分别产生第一和第二反馈信号，所述第一和第二反馈信号指示什么时候所述UP和DOWN控制信号是有效的；以及
一鉴相器，其被配置，以利用响应于由所述充电泵所产生的第一和第二反馈信号的控制电路，在死区补偿时间间隔期间产生处于有效电平的所述UP和DOWN控制信号，并被配置以支持在所述死区补偿时间间隔期间到所述鉴相器的参考时钟信号和/或反馈时钟信号更新。
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