CN101841328A - 一种预充电型鉴频鉴相器 - Google Patents

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Abstract

本发明公开了一种预充电型鉴频鉴相器，包括预充电型鉴频鉴相电路，所述鉴频鉴相电路还连接有一高阻消除电路，所述高阻消除电路由第一至三反相器、第一、二P型MOS管以及第一至三N型MOS管连接构成。本发明在常用预充电型鉴频鉴相器的基础上通过加入高阻消除电路，一是消除了高阻节点，使电路输出节点时钟连接到电源或地上，输出节点电平在任何时刻都是确定的电平，电路抗干扰能力大大提高；二是消除了在输入信号由高到低变化过程中由电流竞争引起的输出电平偏离，使得输出电平回复到标准电平。

Description

一种预充电型鉴频鉴相器
技术领域
本发明属于集成电路技术领域，尤其是一种高抗干扰能力的预充电型鉴频鉴相器。
背景技术
鉴频鉴相器被广泛应用于锁相环电路设计中，完成输入参考信号和分频器输出信号之间频率和相位的比较，检测出二者的频率或相位差，为后级电路提供输入信号。在要求快速锁定的锁相环电路中，锁相环参考信号频率通常比较高，预充电型鉴频鉴相器因为具有较快的速度而得到了广泛的应用。
图1是常用的预充电型鉴频鉴相器晶体管级电路图。该电路的两个输出端会在两个输入信号的低电平阶段处于高阻状态，因而在此期间失去了抗干扰能力。在存在高干扰的环境下，如航空航天、卫星导航以及存在强电磁干扰的军事场合等，干扰会使预充电型鉴频鉴相器输出信号发生错误反转，从而让整个锁相环电路工作不正常。此外，在两个输入信号从高到低的跳变过程中，输出端支路会在一段时间中完全导通，存在输出节点充电电流和放电电流的竞争，同时，在下降沿的后期，存在输入信号的时钟馈通，这两点导致了输出端电平偏离标准电平，偏离程度取决于输出端支路的器件尺寸。
图1的电路产生上述缺陷的解释如下：参见图1，当up1和down1端不全为“0”时，reset1为“0”，先假设a3节点电平为“0”，信号vin_ref1为高电平“1”，此时晶体管Mp1处于打开状态，Mn1处于关闭状态，节点a3电平为“0”，晶体管Mp3处于关闭状态，晶体管Mp2处于打开状态，节点a2静态连接在电源上，即信号up1是强“1”，晶体管Mn2和Mn3都处于关闭状态；当vin_ref1信号下降沿到来时，在vin_ref1由高转变为低电平的过程中，晶体管Mp1处于打开状态，Mn1处于关闭状态，而Mp3从关闭状态转变为打开状态，节点a3电平从“0”向“1”转变，此时，晶体管Mp2从打开状态向关闭状态转变，Mn2从关闭状态向打开状态转变，Mn3从打开状态向关闭状态转变，因此在这个状态转变过程中，晶体管Mp2、Mn2和Mn3都处于导通状态，输出节点a2的上拉电流和下拉电流之间存在着竞争，故此节点电压在一般情况下将偏离标准电平；最终，在vin_ref1低电平期间，a2将变为高电平“1”，而vin_ref1将变为低电平“0”，此时，晶体管Mp2和Mn3都处于关闭状态，输出节点a2处于高阻状态，即输出信号为弱“1”，按以上分析方法同样可以得到弱“0”；在vin_ref1低于晶体管Mn3的阈值电压时在输出节点会出现时钟馈通现象；当vin_ref1上升沿来临时，输出节点将被静态接地，高阻现象消除。输入信号vin_div1对输出信号down1影响的分析过程与前文一致。
综上所属，在输入信号由高电平到低电平的转变过程中，相应输出支路会出现电流竞争现象和时钟馈通，使得输出信号偏离标准电平；在输入信号的低电平期间，相应的输出节点处于高阻状态，信号电平为弱电平，该节点没有抗干扰能力。
发明内容
本发明的目的在于克服上述现有技术的缺点，提供一种预充电型鉴频鉴相器，其对现有预充电型鉴频鉴相器电路进行改进，加入高阻消除电路，使得电路抗干扰能力增强，输出信号回复为标准电平。
本发明的目的是通过以下技术方案来解决的：这种预充电型鉴频鉴相器，包括预充电型鉴频鉴相电路，所述鉴频鉴相电路还连接有一高阻消除电路，所述高阻消除电路包括第一至三反相器、第一、二P型MOS管以及第一至三N型MOS管；第一反相器的输入端连接有第一P型MOS管的漏端和第一N型MOS管的漏极，第一反相器的输出端与第一P型MOS管的栅端和第一N型MOS管的栅极连接；第一N型MOS管的源极与第二N型MOS管的漏极连接，第二N型MOS管的栅极同时连接到第二反相器的输出端和第四N型MOS管的栅极；第三反相器的输入端连接有第二P型MOS管的漏端和第三N型MOS管的漏极，第三反相器的输出端连接与第二P型MOS管的栅端和第三N型MOS管的栅极连接；第三N型MOS管的源极与第四N型MOS管的漏极连接。
上述鉴频鉴相电路中或非门的up端、或非门输出端和或非门的down端分别与第一、二、三反相器的输入端连接；所述第一P型MOS管的源端与鉴频鉴相电路的电源端连接；所述第二N型MOS管的源极与鉴频鉴相电路的接地端连接；所述第二P型MOS管(Mpc2)的源端与鉴频鉴相电路的电源端连接；所述第四N型MOS管(Mnc4)的源极与鉴频鉴相电路的接地端连接。
本发明具有以下有益效果：本发明在常用预充电型鉴频鉴相器的基础上通过加入高阻消除电路，一是消除了高阻节点，使电路输出节点时钟连接到电源或地上，输出节点电平在任何时刻都是确定的电平，电路抗干扰能力大大提高；二是消除了在输入信号由高到低变化过程中由电流竞争引起的输出电平偏离，使得输出电平回复到标准电平。
附图说明
图1是现有技术的预充电型鉴频鉴相器晶体管级电路图；图2是本发明的预充电型鉴频鉴相器晶体管级电路图；图3是或非门晶体管级电路图；图4是反相器晶体管级电路图；图5是缓冲器电路图；图6是改进前预充电型鉴频鉴相器up1和down1信号波形；图7是改进后预充电型鉴频鉴相器up2和down2信号波形。
具体实施方式
本发明所公开的一种改进的预充电型鉴频鉴相器，结合附图，通过实例对其进行进一步描述，但是不构成对本发明的限制。本实例的电路级仿真采用的是TSMC0.18um RFCMOS工艺，并使用Cadence公司的SpectreRF在ADS(Advanced Design Simulation)环境下仿真得到的，电路工作的电源电压为1.8V。
下面结合附图对本发明做进一步详细描述：参见图2，本发明的鉴频鉴相器是在图1的预充电型鉴频鉴相电路基础上改进的，本发明包括两部分电路：一部分电路是现有的鉴频鉴相电路3，另一部分电路是与鉴频鉴相电路3连接的高阻消除电路4。图2中的鉴频鉴相电路3实质上其电路结构与图1中的电路结构是相同的。
本发明的高阻消除电路4包括第一至三反相器inv1-inv3、第一、二P型MOS管Mpc1、Mpc2以及第一至三N型MOS管Mnc1-Mnc3。其中第一反相器inv1的输入端连接有第一P型MOS管Mpc1的漏端和第一N型MOS管Mnc1的漏极，第一反相器inv1的输出端与第一P型MOS管Mpc1的栅端和第一N型MOS管Mnc1的栅极连接。第一N型MOS管Mnc1的源极与第二N型MOS管Mnc2的漏极连接，第二N型MOS管Mnc2的栅极同时连接到第二反相器inv2的输出端和第四N型MOS管Mnc4的栅极。第三反相器inv3的输入端连接有第二P型MOS管Mpc2的漏端和第三N型MOS管Mnc3的漏极，第三反相器inv3的输出端连接与第二P型MOS管Mpc2的栅端和第三N型MOS管Mnc3的栅极连接；第三N型MOS管Mnc3的源极与第四N型MOS管Mnc4的漏极连接。鉴频鉴相电路3中或非门的up端、或非门输出端和或非门的down端分别与第一、二、三反相器inv1、inv2、inv3的输入端连接；第一P型MOS管Mpc1的源端与鉴频鉴相电路3的电源端连接；所述第二N型MOS管Mnc2的源极与鉴频鉴相电路3的接地端连接；第二P型MOS管Mpc2的源端与鉴频鉴相电路3的电源端连接；第四N型MOS管Mnc4的源极与鉴频鉴相电路3的接地端连接。
鉴频鉴相电路3的内部电路连接关系为：其第一、三输出端(即up2端和down2端)接入或非门nor2的输入端，或非门nor2输出为鉴频鉴相电路3的第二输出端，作为缓冲器D2的输入。鉴相电路1的第一、第二两个输入端分别接第一输入信号vin_ref2和缓冲器D2的输出信号；鉴相电路2的第一、第二两个输入端分别接缓冲器D2的输出信号和第二输入信号win_div2。鉴相电路1和2的输出端分别为检频检相电路3的第一、第三输出端。
图2所示本发明的电路原理如下：鉴频鉴相电路3实现正常的鉴相和复位功能，而高阻消除电路4对图1电路(也即图2的鉴频鉴相电路3)中的不足点进行矫正。
在图1中，该鉴频鉴相器的输出信号不全为“0”时，希望在输入信号变化前，相应输出端信号都保持原状态，而输出信号全为“0”时，希望经过极短的复位时间延时后输出信号都变为“1”。图2中高阻消除电路4就实现了此功能。其工作原理为：当鉴频鉴相器输出都为“0”时，或非门nor2输出为“1”，第二反相器inv2输出为“0”，第二N型晶体管Mnc2和第四N型晶体管Mnc4都截止，第一、二反相器inv1和inv2的输出为“1”，第一P型MOS管Mpc1和第二P型MOS管Mpc2都截止，第一N型晶体管Mnc1和第三N型晶体管Mnc3都打开，此时，高阻消除电路4对输出端信号的最终状态没有影响，而鉴频鉴相电路3将影响输出端信号的最终状态，即经过极短的复位延时后输出端信号都变为“1”。而当鉴频鉴相器输出端信号不都为“0”时，或非门nor2输出为“0”，第二反相器inv2输出为“1”，第二N型晶体管Mnc2和第四N型晶体管Mnc4都打开。由第一反相器inv1、第一至三N型MOS管Mnc1、Mnc2、Mnc3构成一个缓冲器，该缓冲器的输入输出都是b2节点，该节点变为静态节点；同理，由第三反相器inv3、第二P型MOS管Mpc2、第三N型MOS管Mnc3和第四N型晶体管Mnc4构成一个缓冲器，该缓冲器的输入输出都是b10节点，该节点也变为静态节点。由此，该鉴频鉴相器的输出节点始终为静态节点。图1电路的非理想性都会被消除。
图3是本发明图1和图2电路中所用到的或非门的晶体管级电路图。该结构能确保输入信号A和B到输出信号Vout的延时相等。
图4是本发明图1和图2电路中所用到的反相器晶体管级电路图。
图5是本发明图1和图2电路中所用到的缓冲器(D1和D2)的电路图示意图，在实际应用中，根据鉴频鉴相器复位延时的不同要求，该缓冲器级数不局限于一级。
图6是改进前预充电型鉴频鉴相器up1和down1信号波形，从图中可以看出，在本发明所限定的仿真条件下，up1和down1信号在相对应输入信号的下降沿时刻由于发生了竞争和时钟耦合而偏离标准电平，偏离值分别为122mv和176mv。
图7是改进后本发明的预充电型鉴频鉴相器up2和down2信号波形，从图中可以看出，该鉴频鉴相器的输出信号在相应输入信号下降沿时刻有一点偏离标准电平的趋势，但很快又恢复到标准电平。电路改进取得了预期效果。
注意，本发明所保护的范围不局限于在这里描述的实例。在这些实例中，都使用MOS管，当然，可以使用三极晶体管替代MOS管。在这种情况下，用三极管的基极代替MOS管的栅极，用集电极代替漏极，用发射极代替源极。对本发明中反相器、缓冲器和或非门的其他电路形式的实现不构成对本发明保护范围的限制。

Claims (2)

1.一种预充电型鉴频鉴相器，包括预充电型鉴频鉴相电路(3)，其特征在于：所述鉴频鉴相电路(3)还连接有一高阻消除电路(4)，所述高阻消除电路(4)包括第一至三反相器(inv1-inv3)、第一、二P型MOS管(Mpc1、Mpc2)以及第一至三N型MOS管(Mnc1-Mnc3)；第一反相器(inv1)的输入端连接有第一P型MOS管(Mpc1)的漏端和第一N型MOS管(Mnc1)的漏极，第一反相器(inv1)的输出端与第一P型MOS管(Mpc1)的栅端和第一N型MOS管(Mnc1)的栅极连接；第一N型MOS管(Mnc1)的源极与第二N型MOS管(Mnc2)的漏极连接，第二N型MOS管(Mnc2)的栅极同时连接到第二反相器(inv2)的输出端和第四N型MOS管(Mnc4)的栅极；第三反相器(inv3)的输入端连接有第二P型MOS管(Mpc2)的漏端和第三N型MOS管(Mnc3)的漏极，第三反相器(inv3)的输出端连接与第二P型MOS管(Mpc2)的栅端和第三N型MOS管(Mnc3)的栅极连接；第三N型MOS管(Mnc3)的源极与第四N型MOS管(Mnc4)的漏极连接。
2.根据权利要求1所述的预充电型鉴频鉴相器，其特征在于：所述鉴频鉴相电路(3)中或非门的up端、或非门输出端和或非门的down端分别与第一、二、三反相器(inv1、inv2、inv3)的输入端连接；所述第一P型MOS管(Mpc1)的源端与鉴频鉴相电路(3)的电源端连接；所述第二N型MOS管(Mnc2)的源极与鉴频鉴相电路(3)的接地端连接；所述第二P型MOS管(Mpc2)的源端与鉴频鉴相电路(3)的电源端连接；所述第四N型MOS管(Mnc4)的源极与鉴频鉴相电路(3)的接地端连接。
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