CN111030647A - 双边延时电路 - Google Patents
双边延时电路 Download PDFInfo
- Publication number
- CN111030647A CN111030647A CN201911362351.6A CN201911362351A CN111030647A CN 111030647 A CN111030647 A CN 111030647A CN 201911362351 A CN201911362351 A CN 201911362351A CN 111030647 A CN111030647 A CN 111030647A
- Authority
- CN
- China
- Prior art keywords
- delay circuit
- latch
- output
- inverter
- tube
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000630 rising effect Effects 0.000 claims abstract description 42
- 239000003990 capacitor Substances 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 claims description 5
- 229910044991 metal oxide Inorganic materials 0.000 claims 4
- 150000004706 metal oxides Chemical class 0.000 claims 4
- 230000002146 bilateral effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 15
- 101150110971 CIN7 gene Proteins 0.000 description 9
- 101150110298 INV1 gene Proteins 0.000 description 9
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 9
- 230000009977 dual effect Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- 101100293191 Arabidopsis thaliana MYB35 gene Proteins 0.000 description 3
- 230000001934 delay Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
- H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
本发明公开了一种双边延时电路，其包括第0反相器、第0迟延电路、第1迟延电路、锁存器；延时电路输入信号接第0反相器及第0迟延电的输入，第0反相器的输出接第1迟延电路的输入；第0迟延电路、第1迟延电路的输出分别接锁存器的两个输入端；第0迟延电路、第1迟延电路为完全相同的电路；锁存器的输出作为双边延时电路输出信号。本发明的双边延时电路，其输入信号及输出信号具有相同的上升和下降沿延时。
Description
技术领域
本发明涉及半导体电路设计技术，特别涉及一种双边延时电路。
背景技术
在各种集成电路设计中，由于时序的匹配，一般总是会用到信号延时电路，有时候需要单边延时，如上升沿延时，下降沿延时，有时候又需要用到双边延时(信号上升沿和上升沿都延时)。传统的双边延时由于电路工作电压，工作温度等的变化，造成上升沿和下降沿的延时偏差太大。
在传统的信号传输延迟电路中，由于PMOS/NMOS工艺变化趋势不会完全一样,信号的翻转点会随着温度、电压、工艺角的变化而变化，所以信号传输的上升沿延时和下降沿延时会不相同。
传统的双边延时电路如图1，延时电路输入信号IN接第0反相器INV0输入端，第0反相器输出反相输入信号INB到电阻R0一端,电阻R0另一端接电容C0及第一反相器INV1的输入端，电容C0另一端接地，第一反相器INV1输出延时电路输出信号OUT。
当输入信号IN从低电平(Ground)向高电平转化时，如图2所示，第0反相器INV0的PMOS关闭，NMOS打开，第一反相器INV1的输入端开始从高电平(Power)放电，当第一反相器INV1的输入端的电压达到第一反相器INV1的翻转点，延时电路输出信号OUT从低电平变化到高电平，从而完成从延时电路输入信号IN到输出信号OUT的上升沿延时；反之，输入信号IN从高电平(Power)向低电平转化时，如图2所示，第0反相器INV0的PMOS打开，NMOS关闭，第一反相器INV1的输入端开始从低电平(Ground)充电，当第一反相器INV1的输入端电压达到第一反相器INV1的翻转点，延时电路输出信号OUT从高电平变化到低电平，从而完成从延时电路输入信号IN到输出信号OUT的下降沿延时。但是，第一反相器INV1的反转点受到电路操作温度、操作电压变化影响较大，造成上升沿和下降沿延迟偏差很大。如图3所示，上升沿迟延时间TDR0不等于下降沿迟延时间TDF0，两者的值受电压和温度影响较大。
发明内容
本发明要解决的技术问题是提供一种双边延时电路，其输入信号及输出信号具有相同的上升和下降沿延时。
为解决上述技术问题，本发明提供的双边延时电路，其包括第0反相器、第0迟延电路、第1迟延电路、锁存器；
延时电路输入信号接第0反相器及第0迟延电路的输入，第0反相器的输出接第1迟延电路的输入；
第0迟延电路、第1迟延电路的输出分别接锁存器的两个输入端；
第0迟延电路、第1迟延电路为完全相同的电路；
锁存器的输出作为双边延时电路输出信号。
较佳的，第0迟延电路、第1迟延电路同为上升沿迟延电路或同为下降沿迟延电路。
较佳的，所述锁存器包括第零PMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第零NMOS管、第一NMOS管、第二NMOS管、第三NMOS管；
第零PMOS管的漏极、第零NMOS管的漏极、第一PMOS管的栅极、第一NMOS管的栅极、第三PMOS管的漏极及第二NMOS管的漏极接在一起；
第一PMOS管的漏极、第一NMOS管的漏极、第三PMOS管的栅极及第二NMOS管的栅极相接，作为延时电路输出信号输出端；
第零PMOS管的源极接电源正,栅极作为复位端；
第零NMOS管的源极接地,栅极作为置位端；
第一PMOS管的源极接电源正；
第一NMOS管的源极接地；
第二PMOS管的源极接电源正，漏极接第三PMOS管的源极；
第二PMOS管的栅极作为置位端；
第三NMOS管的漏极接第二NMOS管的源极，源极接地，栅极作为复位端。
较佳的，第0迟延电路的输出直接或经过两个串接的反相器接锁存器一个输入端；
第1迟延电路的输出经过一个反相器接锁存器的另一输入端。
较佳的，第0迟延电路、第1迟延电路同为上升沿迟延电路；
第0迟延电路的输出直接或经过两个串接的反相器接锁存器置位端；
第1迟延电路的输出经过一个反相器接锁存器的复位端。
较佳的，所述上升沿迟延电路，其包括第五PMOS管、第五NMOS管、第一电阻、第一电容、第六反相器；
第五PMOS管、第五NMOS管的栅极相接作为上升沿迟延电路的输入端；
第五PMOS管的源极接电源正；
第五NMOS管的源极接地；
第五PMOS管的漏极经第一电阻接第五NMOS管的漏极；
第六反相器的输入接第五PMOS管的漏极，输出作为上升沿迟延电路的输出端；
第一电容接在第六反相器的输入同地之间。
较佳的，第0迟延电路、第1迟延电路同为下降沿迟延电路；
第0迟延电路的输出直接或经过两个串接的反相器接锁存器复位端；
第1迟延电路1的输出经过一个反相器接锁存器的置位端。
较佳的，所述下降沿迟延电路包括第五PMOS管、第五NMOS管、第一电阻、第一电容、第六反相器；
第五PMOS管、第五NMOS管的栅极相接作为下降沿迟延电路的输入端；
第五PMOS管的源极接电源正；
第五NMOS管的源极接地；
第五PMOS管的漏极经接第一电接第五NMOS管的漏极；
第六反相器的输入接第五NMOS管的漏极，输出作为下降沿迟延电路的输出端；
第一电容接在第六反相器的输入同地之间。
较佳的，所述锁存器为两个与非门构成的RS锁存器。
较佳的，第0迟延电路、第1迟延电路同为上升沿迟延电路；
第0迟延电路的输出经一个反相器接RS锁存器的S’端；
第1迟延电路的输出经一个反相器接RS锁存器R’端。
较佳的，第0迟延电路、第1迟延电路同为下降沿迟延电路；
第0迟延电路的输出直接接RS锁存器的R’端；
第1迟延电路DLY1的输出经一个反相器接RS锁存器的S’端。
较佳的，所述锁存器为两个或非门NOR构成的RS锁存器。
较佳的，第0迟延电路、第1迟延电路同为上升沿迟延电路；
第0迟延电路DLY0的输出直接接RS锁存器的S端；
第1迟延电路DLY1的输出直接接RS锁存器的R端。
较佳的，第0迟延电路、第1迟延电路同为下降沿迟延电路；
第0迟延电路的输出经一个反相器接RS锁存器的R端；
第1迟延电路的输出经一个反相器接RS锁存器的S端。
本发明的双边延时电路，延时电路输入信号IN通过第0反相器INV0产生反输入信号INB，延时电路输入信号IN、反输入信号INB分别经过两个完全相同的迟延电路,产生锁存器的两个输入信号,锁存器的输出作为双边延时电路的输出信号OUT。该双边延时电路，用两个相同的单边迟延电路代替一个双边迟延电路，再引入锁存电路，实现具有相同双边延时的延时电路功能。由于第0迟延电路DLY0、第1迟延电路DLY1为完全相同的电路，只要在版图设计中，符合对称原则，他们的延迟偏差就会非常小(由于迟延电路的延时时间远大于MOS的本征电平转化时间，所以MOS的电平转化时间可以忽略)，所以上升沿迟延TDR同下降沿迟延TDF几乎相等，双边延时电路的输入信号IN及输出信号OUT达到了相同的上升和下降沿延时。
附图说明
为了更清楚地说明本发明的技术方案，下面对本发明所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是传统的双边延时电路；
图2是一种反相器的电路；
图3是传统的双边延时电路的波形图；
图4是本发明的双边延时电路采用的第一种锁存器电路；
图5是本发明的双边延时电路采用第一种锁存器电路，采用上升沿迟延电路的电路图；
图6是图5电路的波形图；
图7是一种上升沿迟延电路的电路图；
图8是本发明的双边延时电路采用第一种锁存器电路，采用下降沿迟延电路的电路图；
图9是图8电路的波形图；
图10是一种下降沿迟延电路的电路图；
图11是本发明的双边延时电路采用的第二种锁存器电路；
图12是本发明的双边延时电路采用第二种锁存器电路，采用上升沿迟延电路的电路图；
图13是图12电路的波形图；
图14是本发明的双边延时电路采用第二种锁存器电路，采用下降沿迟延电路的电路图；
图15是图14电路的波形图；
图16是本发明的双边延时电路采用的第三年种锁存器电路；
图17是本发明的双边延时电路采用第三种锁存器电路，采用上升沿迟延电路的电路图；
图18是图17电路的波形图；
图19是本发明的双边延时电路采用第三种锁存器电路，采用下降沿迟延电路的电路图；
图20是图19电路的波形图。
具体实施方式
下面将结合附图，对本发明中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
实施例一
双边延时电路包括第0反相器INV0、第0迟延电路DLY0、第1迟延电路DLY1、锁存器；
延时电路输入信号IN接第0反相器INV0及第0迟延电路DLY0的输入，第0反相器INV0的输出接第1迟延电路DLY1的输入；
第0迟延电路DLY0、第1迟延电路DLY1的输出分别接锁存器的两个输入端；
第0迟延电路DLY0、第1迟延电路DLY1为完全相同的电路；
锁存器的输出作为双边延时电路输出信号OUT。
较佳的，第0迟延电路DLY0、第1迟延电路DLY1同为上升沿迟延电路或同为下降沿迟延电路。
实施例一的双边延时电路，延时电路输入信号IN通过第0反相器INV0产生反输入信号INB，延时电路输入信号IN、反输入信号INB分别经过两个完全相同的迟延电路,产生锁存器的两个输入信号,锁存器的输出作为双边延时电路的输出信号OUT。实施例一的双边延时电路，用两个相同的单边迟延电路代替一个双边迟延电路，再引入锁存电路，实现具有相同双边延时的延时电路功能。由于第0迟延电路DLY0、第1迟延电路DLY1为完全相同的电路，只要在版图设计中，符合对称原则，他们的延迟偏差就会非常小(由于迟延电路的延时时间远大于MOS的本征电平转化时间，所以MOS的电平转化时间可以忽略)，所以上升沿迟延TDR同下降沿迟延TDF几乎相等，双边延时电路的输入信号IN及输出信号OUT达到了相同的上升和下降沿延时。
实施例二
如图4所示，所述锁存器包括第零PMOS管MP0、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第零NMOS管MN0、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3；
第零PMOS管MP0的漏极、第零NMOS管MN0的漏极、第一PMOS管MP1的栅极、第一NMOS管MN1的栅极、第三PMOS管MP3的漏极及第二NMOS管MN2的漏极接在一起；
第一PMOS管MP1的漏极、第一NMOS管MN1的漏极、第三PMOS管MP3的栅极及第二NMOS管MN2的栅极相接，作为延时电路输出信号OUT输出端；
第零PMOS管MP0的源极接电源正(POWER),栅极作为复位端RSTB；
第零NMOS管MN0的源极接地(Ground),栅极作为置位端SET；
第一PMOS管MP1的源极接电源正(POWER)；
第一NMOS管MN1的源极接地(Ground)；
第二PMOS管MP2的源极接电源正(POWER)，漏极接第三PMOS管MP3的源极；
第二PMOS管MP2的栅极作为置位端SET；
第三NMOS管MN3的漏极接第二NMOS管MN2的源极，源极接地(Ground)，栅极作为复位端RSTB。
较佳的，第0迟延电路DLY0的输出直接或经过两个串接的反相器接锁存器一个输入端；
第1上升沿迟延电路DLY1的输出经过一个反相器接锁存器的另一输入端。
实施例三
基于实施例二的双边延时电路，如图5所示，第0迟延电路DLY0、第1迟延电路DLY1同为上升沿迟延电路；
第0迟延电路DLY0的输出直接或经过两个串接的反相器接锁存器置位端SET；
第1迟延电路DLY1的输出经过一个反相器接锁存器的复位端RSTB。
波形如图6所示，当延时电路输入信号IN从0到1变化，锁存器的置位端SET信号由于延时仍为0，锁存器的复位端RSTB信号从0到1，输出信号OUT此时为0；通过第0延时电路DLY0延时TDR1,锁存器的置位端SET信号从0变到1时，关断第二PMOS管MP2，第零NMOS管MN0的漏极电压拉到0，此时复位端RSTB信号仍为高，第零PMOS管MP0被关断，避免了竞争，输出信号OUT延时TDR1时间从0变成1；当输入信号IN从1变化到0，此时锁存器的置位端SET信号从1变到0，此时复位端RSTB信号由于第1上升沿延时电路DLY1延时TDF1，复位端RSTB信号仍为1，此时，输出信号OUT保持不变；通过第1上升沿延时电路DLY1延时TDF1,复位端RSTB信号从1变到0时，第三NMOS管MN3关断，第零PMOS管MP0的漏极电压拉到1，此时置位端SET信号仍为0，第零NMOS管MN0被关断，避免了竞争，输出信号OUT延时TDF1时间从1变成0。
较佳的，如图7所示，所述上升沿迟延电路DLY0，DLY1，其包括第五PMOS管MP5、第五NMOS管MN5、第一电阻R1、第一电容C1、第六反相器INV6；
第五PMOS管MP5、第五NMOS管MN5的栅极相接作为上升沿迟延电路的输入端；
第五PMOS管MP5的源极接电源正(POWER)；
第五NMOS管MN5的源极接地(Ground)；
第五PMOS管MP5的漏极经第一电阻R1接第五NMOS管MN5的漏极；
第六反相器INV6的输入接第五PMOS管MP5的漏极，输出作为上升沿迟延电路的输出端；
第一电容C1接在第六反相器INV6的输入同地(Ground)之间。
实施例四
基于实施例二的双边延时电路，如图8所示，第0迟延电路DLY0、第1迟延电路DLY1同为下降沿迟延电路；
第0迟延电路DLY0的输出直接或经过两个串接的反相器接锁存器置位端RSTB；
第1迟延电路DLY1的输出经过一个反相器接锁存器的复位端SET。
波形如图9所示。
较佳的，如图10所示，所述下降沿迟延电路DLYD0，DLYD1，其包括第五PMOS管MP5、第五NMOS管MN5、第一电阻R1、第一电容C1、第六反相器INV6；
第五PMOS管MP5、第五NMOS管MN5的栅极相接作为下降沿迟延电路的输入端；
第五PMOS管MP5的源极接电源正(POWER)；
第五NMOS管MN5的源极接地(Ground)；
第五PMOS管MP5的漏极经接第一电阻R1接第五NMOS管MN5的漏极；
第六反相器INV6的输入接第五NMOS管MN5的漏极，输出作为下降沿迟延电路的输出端；
第一电容C1接在第六反相器INV6的输入同地(Ground)之间。
实施例五
基于实施例一的双边延时电路，如图11所示，所述锁存器为两个与非门NAND构成的RS锁存器。
实施例六
基于实施例五的双边延时电路，如图12所示，第0迟延电路DLY0、第1迟延电路DLY1同为上升沿迟延电路；
第0迟延电路DLY0的输出经一个反相器接RS锁存器的S’端；
第1迟延电路DLY1的输出经一个反相器接RS锁存器R’端。
其波形如图13所示。
实施例七
基于实施例五的双边延时电路，如图14所示，第0迟延电路DLY0、第1迟延电路DLY1同为下降沿迟延电路；
第0迟延电路DLY0的输出直接接RS锁存器的R’端；
第1迟延电路DLY1的输出经一个反相器接RS锁存器S’端。
其波形如图15所示。
实施例八
基于实施例一的双边延时电路，如图16所示，所述锁存器为两个或非门NOR构成的RS锁存器。
实施例九
基于实施例八的双边延时电路，如图17所示，第0迟延电路DLY0、第1迟延电路DLY1同为上升沿迟延电路；
第0迟延电路DLY0的输出直接接RS锁存器的S端；
第1迟延电路DLY1的输出直接接RS锁存器的R端。
其波形如图18所示。
实施例十
基于实施例八的双边延时电路，如图19所示，第0迟延电路DLY0、第1迟延电路DLY1同为下降沿迟延电路；
第0迟延电路DLY0的输出经一个反相器接RS锁存器的R端；
第1迟延电路DLY1的输出经一个反相器接RS锁存器的S端。
其波形如图20所示。
在本专利提到的所有PMOS/NMOS，其源端和漏端都可以互换；所有PMOS的BULK电压都是电源正(POWER)，所有NMOS的BULK电压都是地(Ground)。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。
Claims (14)
1.一种双边延时电路，其特征在于，其包括第0反相器、第0迟延电路、第1迟延电路、锁存器；
延时电路输入信号接第0反相器及第0迟延电路的输入，第0反相器的输出接第1迟延电路的输入；
第0迟延电路、第1迟延电路的输出分别接锁存器的两个输入端；
第0迟延电路、第1迟延电路为完全相同的电路；
锁存器的输出作为双边延时电路输出信号。
2.根据权利要求1所述的双边延时电路，其特征在于，
第0迟延电路、第1迟延电路同为上升沿迟延电路或同为下降沿迟延电路。
3.根据权利要求1所述的双边延时电路，其特征在于，
所述锁存器包括第零PMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第零NMOS管、第一NMOS管、第二NMOS管、第三NMOS管；
第零PMOS管的漏极、第零NMOS管的漏极、第一PMOS管的栅极、第一NMOS管的栅极、第三PMOS管的漏极及第二NMOS管的漏极接在一起；
第一PMOS管的漏极、第一NMOS管的漏极、第三PMOS管的栅极及第二NMOS管的栅极相接，作为延时电路输出信号输出端；
第零PMOS管的源极接电源正,栅极作为复位端；
第零NMOS管的源极接地,栅极作为置位端；
第一PMOS管的源极接电源正；
第一NMOS管的源极接地；
第二PMOS管的源极接电源正，漏极接第三PMOS管的源极；
第二PMOS管的栅极作为置位端；
第三NMOS管的漏极接第二NMOS管的源极，源极接地，栅极作为复位端。
4.根据权利要求3所述的双边延时电路，其特征在于，
第0迟延电路的输出直接或经过两个串接的反相器接锁存器一个输入端；
第1迟延电路的输出经过一个反相器接锁存器的另一输入端。
5.根据权利要求3或4所述的双边延时电路，其特征在于，
第0迟延电路、第1迟延电路同为上升沿迟延电路；
第0迟延电路的输出直接或经过两个串接的反相器接锁存器置位端；
第1迟延电路的输出经过一个反相器接锁存器的复位端。
6.根据权利要求3所述的双边延时电路，其特征在于，
所述上升沿迟延电路，其包括第五PMOS管、第五NMOS管、第一电阻、第一电容、第六反相器；
第五PMOS管、第五NMOS管的栅极相接作为上升沿迟延电路的输入端；
第五PMOS管的源极接电源正；
第五NMOS管的源极接地；
第五PMOS管的漏极经第一电阻接第五NMOS管的漏极；
第六反相器的输入接第五PMOS管的漏极，输出作为上升沿迟延电路的输出端；
第一电容接在第六反相器的输入同地之间。
7.根据权利要求3所述的双边延时电路，其特征在于，
第0迟延电路、第1迟延电路同为下降沿迟延电路；
第0迟延电路的输出直接或经过两个串接的反相器接锁存器复位端；
第1迟延电路1的输出经过一个反相器接锁存器的置位端。
8.根据权利要求7所述的双边延时电路，其特征在于，
所述下降沿迟延电路包括第五PMOS管、第五NMOS管、第一电阻、第一电容、第六反相器；
第五PMOS管、第五NMOS管的栅极相接作为下降沿迟延电路的输入端；
第五PMOS管的源极接电源正；
第五NMOS管的源极接地；
第五PMOS管的漏极经接第一电接第五NMOS管的漏极；
第六反相器的输入接第五NMOS管的漏极，输出作为下降沿迟延电路的输出端；
第一电容接在第六反相器的输入同地之间。
9.根据权利要求1所述的双边延时电路，其特征在于，
所述锁存器为两个与非门构成的RS锁存器。
10.根据权利要求9所述的双边延时电路，其特征在于，
第0迟延电路、第1迟延电路同为上升沿迟延电路；
第0迟延电路的输出经一个反相器接RS锁存器的S’端；
第1迟延电路的输出经一个反相器接RS锁存器R’端。
11.根据权利要求9所述的双边延时电路，其特征在于，
第0迟延电路、第1迟延电路同为下降沿迟延电路；
第0迟延电路的输出直接接RS锁存器的R’端；
第1迟延电路DLY1的输出经一个反相器接RS锁存器的S’端。
12.根据权利要求1所述的双边延时电路，其特征在于，
所述锁存器为两个或非门NOR构成的RS锁存器。
13.根据权利要求12所述的双边延时电路，其特征在于，
第0迟延电路、第1迟延电路同为上升沿迟延电路；
第0迟延电路DLY0的输出直接接RS锁存器的S端；
第1迟延电路DLY1的输出直接接RS锁存器的R端。
14.根据权利要求12所述的双边延时电路，其特征在于，
第0迟延电路、第1迟延电路同为下降沿迟延电路；
第0迟延电路的输出经一个反相器接RS锁存器的R端；
第1迟延电路的输出经一个反相器接RS锁存器的S端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911362351.6A CN111030647B (zh) | 2019-12-26 | 2019-12-26 | 双边延时电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911362351.6A CN111030647B (zh) | 2019-12-26 | 2019-12-26 | 双边延时电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN111030647A true CN111030647A (zh) | 2020-04-17 |
| CN111030647B CN111030647B (zh) | 2024-03-26 |
Family
ID=70213538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911362351.6A Active CN111030647B (zh) | 2019-12-26 | 2019-12-26 | 双边延时电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111030647B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112466357A (zh) * | 2020-12-07 | 2021-03-09 | 普冉半导体(上海)股份有限公司 | 存储器数据读取系统 |
| CN112526581A (zh) * | 2020-11-26 | 2021-03-19 | 重庆邮电大学 | 一种适用于辐射检测前端读出电路的时间甄别器 |
| CN113708765A (zh) * | 2021-08-31 | 2021-11-26 | 广东芯炽集成电路技术有限公司 | 一种用于高速模数转换器的精确延时电路结构 |
| CN114257221A (zh) * | 2022-03-01 | 2022-03-29 | 成都芯翼科技有限公司 | 一种信号沿检测延迟电路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050122151A1 (en) * | 2003-12-04 | 2005-06-09 | International Business Machines Corporation | Dual edge programmable delay unit |
| CN102170228A (zh) * | 2011-04-29 | 2011-08-31 | 电子科技大学 | 一种用于dc-dc变换器的死区时间控制电路 |
| CN103647545A (zh) * | 2013-11-29 | 2014-03-19 | 无锡中星微电子有限公司 | 一种延迟单元电路 |
| CN104467761A (zh) * | 2014-11-10 | 2015-03-25 | 西安交通大学 | 双沿超前校正增强比较器及其有源全桥整流器 |
| CN110401439A (zh) * | 2019-07-25 | 2019-11-01 | 上海华力微电子有限公司 | 一种延迟锁定环路的延迟单元 |
-
2019
- 2019-12-26 CN CN201911362351.6A patent/CN111030647B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050122151A1 (en) * | 2003-12-04 | 2005-06-09 | International Business Machines Corporation | Dual edge programmable delay unit |
| CN102170228A (zh) * | 2011-04-29 | 2011-08-31 | 电子科技大学 | 一种用于dc-dc变换器的死区时间控制电路 |
| CN103647545A (zh) * | 2013-11-29 | 2014-03-19 | 无锡中星微电子有限公司 | 一种延迟单元电路 |
| CN104467761A (zh) * | 2014-11-10 | 2015-03-25 | 西安交通大学 | 双沿超前校正增强比较器及其有源全桥整流器 |
| CN110401439A (zh) * | 2019-07-25 | 2019-11-01 | 上海华力微电子有限公司 | 一种延迟锁定环路的延迟单元 |
Non-Patent Citations (1)
| Title |
|---|
| 黄正峰;钱栋良;彭小飞;欧阳一鸣;易茂祥;方祥圣;: "一种高性能低功耗SEU免疫锁存器" * |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112526581A (zh) * | 2020-11-26 | 2021-03-19 | 重庆邮电大学 | 一种适用于辐射检测前端读出电路的时间甄别器 |
| CN112466357A (zh) * | 2020-12-07 | 2021-03-09 | 普冉半导体(上海)股份有限公司 | 存储器数据读取系统 |
| CN113708765A (zh) * | 2021-08-31 | 2021-11-26 | 广东芯炽集成电路技术有限公司 | 一种用于高速模数转换器的精确延时电路结构 |
| CN114257221A (zh) * | 2022-03-01 | 2022-03-29 | 成都芯翼科技有限公司 | 一种信号沿检测延迟电路 |
| CN114257221B (zh) * | 2022-03-01 | 2022-06-03 | 成都芯翼科技有限公司 | 一种信号沿检测延迟电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111030647B (zh) | 2024-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111030647B (zh) | 双边延时电路 | |
| US6700405B1 (en) | Logic circuit and full adder using the same | |
| US7332937B2 (en) | Dynamic logic with adaptive keeper | |
| CN106899288B (zh) | 电平转换电路 | |
| JP2010004526A (ja) | デューティ補正回路 | |
| US11201610B2 (en) | Selectable delay buffers and logic cells for dynamic voltage scaling in ultra low voltage designs | |
| CN110752843B (zh) | 电平转换电路 | |
| US20080001628A1 (en) | Level conversion circuit | |
| JP2007067819A (ja) | 遅延調整回路及び該回路を備えた同期型半導体装置 | |
| JP6102620B2 (ja) | デューティサイクル補正回路 | |
| JP3581955B2 (ja) | インバータ回路 | |
| JP2007258891A (ja) | 相補信号生成回路 | |
| JP5618275B2 (ja) | Ｃｍｏｓインバータを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路 | |
| JP2014220698A (ja) | コンパレータ | |
| US10164613B2 (en) | Phase-inverted clock generation circuit and register | |
| CN107579725B (zh) | 半周期延时电路 | |
| KR102674627B1 (ko) | 레벨 쉬프터 | |
| CN114696791B (zh) | 时钟信号接收电路及时钟信号传输电路 | |
| US6717438B2 (en) | Clocked half-rail differential logic with single-rail logic | |
| CN112491411B (zh) | 一种减小与非门输入信号延时的异或门电路 | |
| TWI832355B (zh) | 輸入時脈緩衝器以及時脈信號緩衝方法 | |
| JP2005150989A (ja) | レベルシフト回路 | |
| JP2011135423A (ja) | 単相差動変換回路 | |
| JPH04352513A (ja) | ラッチ回路 | |
| US6741101B1 (en) | Method for clock control of clocked half-rail differential logic with single-rail logic |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: Room 504, 560 shengxia Road, Pudong New Area, Shanghai, 201210 Applicant after: Praran semiconductor (Shanghai) Co.,Ltd. Address before: 201210, room 560, 503, midsummer Road, Shanghai, Pudong New Area Applicant before: PUYA SEMICONDUCTOR (SHANGHAI) Co.,Ltd. |
|
| CB02 | Change of applicant information | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |