JP2012199797A - Ｃｄｒ回路 - Google Patents

Abstract

【課題】前段の光受信装置のスケルチ機能の有無に関係なく汎用的に使用可能なＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、入力データ１に同期した再生クロック２を出力するＧ−ＶＣＯ１４と、入力データ１の識別再生を再生クロック２に基づいて行うフリップフロップ回路１２と、Ｇ−ＶＣＯ１４と同一周波数のクロックを出力するサブＶＣＯ１５と、再生クロック２とサブＶＣＯ１５の出力クロック４のいずれかを選択する選択回路１７と、選択回路１７の出力クロック８と参照クロック６とを周波数比較しその周波数差に応じた周波数制御信号５を出力する周波数比較器１６とを備える。選択回路１７は、少なくとも入力データ１が無信号である期間においてサブＶＣＯ１５の出力クロック４を選択し、残りの期間において再生クロック２を選択する。
【選択図】 図１

Description

本発明は、入力データと周波数および位相が同期したクロックを抽出し、このクロックにより入力データのリタイミングを行うＣＤＲ回路に関するものである。

ＦＴＴＨ（Fiber To The Home）を実現する手段として開発が進められているＰＯＮ（Passive Optical Network）システムでは、バーストデータを扱う。したがって、ＰＯＮシステムでは、非同期に受け取るバーストデータに対し瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングして送り出すＣＤＲ（Clock Data Recovery）回路が必須である。

図８は、特許文献１、非特許文献１に開示された従来のＣＤＲ回路の第１の構成例を示すブロック図である。このＣＤＲ回路は、遅延回路１１と、フリップフロップ回路（以下、Ｆ／Ｆとする）１２と、ゲーティング回路１３と、ゲート付きの電圧制御発振器（Voltage Controlled Oscillator）であるゲーティッドＶＣＯ（以下、Ｇ−ＶＣＯとする）１４と、周波数比較器１６とから構成される。

ゲーティング回路１３は、入力データが「０」から「１」に遷移したとき、「１」から「０」に遷移したときのいずれか、あるいは「０」から「１」に遷移したときと「１」から「０」に遷移したときの両方においてパルスを出力する。Ｇ−ＶＣＯ１４は、ゲーティング回路１３から入力データに位相同期したパルスを入力し、発振位相を入力データの位相に同期させる。発振位相が制御されたＧ−ＶＣＯ１４の出力は、再生クロックとして取り出されると共に、Ｆ／Ｆ１２のクロック端子に入力される。

Ｆ／Ｆ１２のデータ入力端子には遅延回路１１を介して入力データが入力され、クロック端子に入力される再生クロックでリタイミングされた再生データがＦ／Ｆ１２から出力される。また、Ｇ−ＶＣＯ１４から出力される再生クロックは周波数比較器１６に入力される。周波数比較器１６は、入力データレート周波数と等しい周波数または入力データレート周波数の整数分の１の周波数の参照クロックと、再生クロックとを周波数比較し、その周波数誤差に応じた周波数制御信号でＧ−ＶＣＯ１４の発振周波数を制御する。このように、Ｇ−ＶＣＯ１４と周波数比較器１６でＦＬＬ（Frequency-Locked Loop）が構成される。

図８に示した第１の構成例では、入力データが所望のデータレートの信号である場合においては高速な位相同期と波形再生が可能である。しかし、入力データに異なるデータレートの信号が混じった場合には、そのデータレートが所望のデータレートの整数分の１である場合を除き、Ｇ−ＶＣＯ１４の動作が不安定なものとなる。例えば、所望のデータレートが１０．３１２５Ｇｂｐｓの時、入力データにデータレートが１．２５Ｇｂｐｓのデータが混じった場合、Ｇ−ＶＣＯ１４は、１．２５Ｇｂｐｓのデータの遷移ごとに発生するパルスに位相同期しようとするため、見掛け上その整数倍の１０Ｇｂｐｓ（１０．３１２５Ｇｂｐｓ近傍）のデータに位相同期しようとすることになり、Ｇ−ＶＣＯ１４の発振周波数は低下する。一方、参照クロックは所望のデータレート周波数の整数分の１の周波数のままであるため、ＦＬＬはＧ−ＶＣＯ１４を１０．３１２５Ｇｂｐｓで発振させようとする。このため、周波数制御信号も変化し、Ｇ−ＶＣＯ１４をより高く発振させるような値となっていく。周波数制御信号の変化はＦＬＬの応答速度に依存する。このため、異なるデータレートの入力データが入力された後に、所望のデータレートの入力データが入力されても、すぐにはＧ−ＶＣＯ１４が１０．３１２５Ｇｂｐｓで発振することは無く、一定時間、データを再生することができない。

また、ＰＯＮシステムにおいて複数の加入者側装置（Optical Network Unit、以下、ＯＮＵとする）から局舎側装置（Optical Line Terminal、以下、ＯＬＴとする）への上り信号は、ＯＮＵ毎に強度や位相が異なるバースト信号として時分割多重化されている。ＯＬＴの光受信装置（２Ｒ）は、受信した光信号を電気信号に変換して後段のＣＤＲ回路に入力する。このようなＰＯＮシステムにおけるバースト信号の無信号時に、光受信装置（２Ｒ）からノイズ信号が出力される場合も、上記と同様の問題が発生する。

図９は、特許文献１、非特許文献１に開示された従来のＣＤＲ回路の第２の構成例を示すブロック図である。このＣＤＲ回路は、図８の回路構成に加えて、Ｇ−ＶＣＯ１４と同じ回路構成のサブＶＣＯ１５を備える。サブＶＣＯ１５の出力クロックは周波数比較器１６に入力される。周波数比較器１６は、入力データレート周波数と等しい周波数または入力データレート周波数の整数分の１の周波数の参照クロックと、サブＶＣＯ１５の出力クロックとを周波数比較し、その周波数誤差に応じた周波数制御信号でサブＶＣＯ１５の発振周波数を制御する。このように、サブＶＣＯ１５と周波数比較器１６でＦＬＬが構成される。さらに、周波数制御信号はＧ−ＶＣＯ１４の周波数制御端子にも入力され、Ｇ−ＶＣＯ１４とサブＶＣＯ１５の発振周波数が同じになるように制御される。

このような構成により、サブＶＣＯ１５は、入力データが入力されていないときでも、また異なったデータレートの信号が入力されているときでも、所望のデータレート周波数と同じ周波数で発振を継続し、周波数制御信号も一定のままとなる。したがって、Ｇ−ＶＣＯ１４は、所望のデータレート周波数の入力データが入力されたときには位相のみを合せるだけで、入力データと再生クロックの位相同期を瞬時に確立させることができる。このように、図９に示した第２の構成例では、第１の構成例の問題は解決される。

しかし、第２の構成例では、Ｇ−ＶＣＯ１４とサブＶＣＯ１５が同一の回路構成で、同一のチップ内に設けられていたとしても、実際には素子のばらつき、電流値の違い、温度の不均一等のさまざまな要因により、同じ周波数制御信号を与えても双方の発振周波数に誤差が生じる。この発振周波数の誤差により、入力データに対してＧ−ＶＣＯ１４の再生クロックの位相がずれていくと、この位相のずれがジッタの原因になるので、Ｇ−ＶＣＯ１４とサブＶＣＯ１５間の発振周波数のばらつきを減少させる回路が必要となる（非特許文献２参照）。

特開２００７−１８１０００号公報

M.Nogawa,et al.，"A 10 Gb/s Burst-Mode CDR IC in 0.13 μm CMOS"，Digest of Technical Papers，ISSCC 2005， H.Katsurai,et al.，"An Injection-Controlled 10 Gb/s Burst-Mode CDR Circuit for a 1G/10G PON System"，pp.478-481，ITC-CSCC 2010

図８に示した第１の構成例では、再生クロックそのものを参照クロックと比較してＧ−ＶＣＯ１４の発振周波数を制御しているので、再生クロックの周波数が回路のばらつき等の影響を受け難いという特徴がある。しかし、第１の構成例では、所望のデータレート以外の信号あるいは無信号期間のノイズが入力されると、発振周波数がずれてしまい、所望のデータレートの信号が入力されたときに再同期に時間がかかるという問題点があった。

一方、図９に示した第２の構成例では、再生クロック生成用のＧ−ＶＣＯ１４の発振周波数は入力信号から独立したサブＶＣＯ１５と周波数比較器１６とからなるＦＬＬによって制御されるので、入力信号のデータレートの違いに影響されることがなくなるという特徴がある。しかし、第２の構成例では、Ｇ−ＶＣＯ１４とサブＶＣＯ１５の間に特性のばらつきがあると、再生クロックの周波数が所望のデータレート周波数からずれてしまうという問題点があった。

以上のように、第１の構成例はＣＤＲ回路の前段の光受信装置にスケルチ機能（無信号入力時の出力遮断機能）があるシステムあるいはシングルレートのシステムに適し、第２の構成例は光受信装置にスケルチ機能がないシステムあるいはデュアルレートのシステムに適するというように、それぞれの構成で適用範囲が異なるため、システムや使用する周辺装置によってＣＤＲ回路を使い分けることが必要となる。このため、ＣＤＲ回路の汎用性の喪失によりコストが上昇し、またシステムや周辺装置の変更に柔軟に対応できないという問題点があった。

本発明は、上記課題を解決するためになされたもので、前段の光受信装置のスケルチ機能の有無に関係なく汎用的に使用可能なＣＤＲ回路を提供することを目的とする。
また、本発明は、シングルレートのシステムかデュアルレートのシステムかに関係なく汎用的に使用可能なＣＤＲ回路を提供することを目的とする。

本発明のＣＤＲ回路は、入力信号に同期した再生クロックを出力する第１のクロック出力回路と、前記入力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記第１のクロック出力回路と同一周波数のクロックを出力する第２のクロック出力回路と、前記第１のクロック出力回路から出力される再生クロックと前記第２のクロック出力回路から出力されるクロックのいずれか一方を選択して出力する選択回路と、前記選択回路の出力クロックと参照クロックとを周波数比較しその周波数差に応じた周波数制御信号を出力して、前記第１、第２のクロック出力回路の発振周波数を制御する周波数比較器とを備え、前記選択回路は、少なくとも前記入力信号が無信号である期間において前記第２のクロック出力回路の出力クロックを選択し、残りの期間において前記再生クロックを選択することを特徴とするものである。

また、本発明のＣＤＲ回路は、入力信号に同期した再生クロックを出力する第１のクロック出力回路と、前記入力信号の識別再生を前記再生クロックに基づいて行う識別回路と、前記第１のクロック出力回路と同一周波数のクロックを出力する第２のクロック出力回路と、前記第１のクロック出力回路から出力される再生クロックと前記第２のクロック出力回路から出力されるクロックのいずれか一方を選択して出力する選択回路と、前記選択回路の出力クロックと参照クロックとを周波数比較しその周波数差に応じた周波数制御信号を出力して、前記第１、第２のクロック出力回路の発振周波数を制御する周波数比較器とを備え、前記選択回路は、少なくとも前記入力信号が所望のデータレート以外の信号である期間において前記第２のクロック出力回路の出力クロックを選択し、残りの期間において前記再生クロックを選択することを特徴とするものである。

また、本発明のＣＤＲ回路の１構成例は、さらに、前記選択回路の動作を制御する切替信号を生成する切替信号生成手段を備え、前記切替信号生成手段は、前記入力信号が入力されているか否かを判定する無信号検出回路からなることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、さらに、前記選択回路の動作を制御する切替信号を生成する切替信号生成手段を備え、前記切替信号生成手段は、前記入力信号が所望のデータレートの信号か否かを判定するデータレート判定回路からなることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記第１のクロック出力回路は、前記入力信号が遷移するタイミングでパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力信号とタイミングの合った再生クロックを出力する第１の電圧制御発振器とからなり、前記第２のクロック出力回路は、前記第１の電圧制御発振器と同一構成の第２の電圧制御発振器からなることを特徴とするものである。

また、本発明のＣＤＲ回路の１構成例は、さらに、前記第１の電圧制御発振器の出力と前記識別回路のクロック入力との間に設けられ、前記第１の電圧制御発振器の出力のタイミングに合うようにクロックの位相を調整することにより、前記入力信号とタイミングの合ったクロックを出力する第３の電圧制御発振器を備え、前記第１の電圧制御発振器の出力の代わりに、前記第３の電圧制御発振器の出力クロックを前記再生クロックとして前記識別回路に入力し、前記周波数制御信号を前記第３の電圧制御発振器にも入力することを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、さらに、前記第１の電圧制御発振器の出力と前記第３の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、さらに、前記再生クロックをｎ（ｎは２以上の整数）分周する第１の分周器と、前記第２のクロック出力回路から出力されるクロックをｎ分周する第２の分周器とを備え、前記第１、第２の分周器の出力は前記選択回路に入力され、前記周波数比較器は、所望のデータレート周波数の１／ｎの周波数の前記参照クロックと前記選択回路の出力とを比較することを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、さらに、前記選択回路が前記第２のクロック出力回路の出力クロックを選択している期間において前記第２のクロック出力回路に電源を供給し、前記選択回路が前記再生クロックを選択している期間において前記第２のクロック出力回路への電源供給を停止する電源供給回路を備えることを特徴とするものである。

本発明によれば、第１のクロック出力回路から出力される再生クロックと第２のクロック出力回路から出力されるクロックのいずれか一方を選択して周波数比較器に出力する選択回路を設け、少なくとも入力信号が無信号である期間において選択回路が第２のクロック出力回路の出力クロックを選択することにより、安定した周波数同期を実現することができ、信号が入力されたときに再同期に時間がかかるという問題を解消することができるので、ＣＤＲ回路の前段の光受信装置にスケルチ機能がないシステムに対応することができる。また、本発明では、入力信号が無信号でないデータ信号期間においては選択回路が第１のクロック出力回路から出力される再生クロックを選択するので、第１、第２のクロック出力回路間の発振周波数のばらつきの影響を受けないようにすることができ、再生クロックの周波数を安定化することができる。したがって、本発明では、前段の光受信装置のスケルチ機能の有無に関係なく１種類の回路で汎用的かつ容易に使用可能なＣＤＲ回路を提供することができ、汎用化によるＣＤＲ回路の低コスト化を実現することができ、またシステムの変更や周辺装置の変更に柔軟に対応することができる。

また、本発明では、少なくとも入力信号が所望のデータレート以外の信号である期間において選択回路が第２のクロック出力回路の出力クロックを選択することにより、安定した周波数同期を実現することができ、所望のデータレートの信号が入力されたときに再同期に時間がかかるという問題を解消することができるので、デュアルレートのシステムに対応することができる。また、本発明では、所望のデータレートの信号が入力されている期間においては選択回路が第１のクロック出力回路から出力される再生クロックを選択するので、第１、第２のクロック出力回路間の発振周波数のばらつきの影響を受けないようにすることができ、再生クロックの周波数を安定化することができる。したがって、本発明では、シングルレートのシステムかデュアルレートのシステムかに関係なく１種類の回路で汎用的かつ容易に使用可能なＣＤＲ回路を提供することができ、汎用化によるＣＤＲ回路の低コスト化を実現することができ、またシステムの変更や周辺装置の変更に柔軟に対応することができる。

また、本発明では、第１の電圧制御発振器の出力と識別回路のクロック入力との間に第３の電圧制御発振器を設けることにより、再生クロックのジッタを低減することができる。

また、本発明では、第１の電圧制御発振器の出力と第３の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を設けることにより、再生クロックのジッタを更に低減することができる。

また、本発明では、再生クロックをｎ分周する第１の分周器と、第２のクロック出力回路から出力されるクロックをｎ分周する第２の分周器とを設けることにより、周波数比較器に要求される動作速度を緩和することができる。

また、本発明では、選択回路が再生クロックを選択している期間において第２のクロック出力回路への電源供給を停止する電源供給回路を設けることにより、ＣＤＲ回路の消費電力を削減することができる。

本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第１の実施の形態に係るＣＤＲ回路の動作を説明するタイミングチャートである。 本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第３の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 本発明の第１〜第４の実施の形態におけるＧ−ＶＣＯ、サブＶＣＯ、ゲーティング回路およびメインＶＣＯの構成例を示す回路図である。 本発明の第６の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。 従来のＣＤＲ回路の第１の構成例を示すブロック図である。 従来のＣＤＲ回路の第２の構成例を示すブロック図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。本実施の形態のＣＤＲ回路は、遅延回路１１と、識別回路となるＦ／Ｆ１２と、ゲーティング回路１３と、Ｇ−ＶＣＯ１４と、サブＶＣＯ１５と、周波数比較器１６と、選択回路１７とから構成される。

遅延回路１１は、ゲーティング回路１３の遅延時間とＧ−ＶＣＯ１４の遅延時間の分だけ入力データ１を遅延させる。
ゲーティング回路１３は、入力データ１が「０」から「１」に遷移したときに例えばパルス幅がＴ／２（Ｔは入力データ１の周期）のエッジパルスを出力する。なお、ゲーティング回路１３は、入力データ１が「１」から「０」に遷移したときにエッジパルスを出力してもよいし、「０」から「１」に遷移したときと「１」から「０」に遷移したときの両方においてエッジパルスを出力するようにしてもよい。

Ｇ−ＶＣＯ１４は、入力データと等しい周波数の再生クロック２を出力する。この再生クロック２の位相は、ゲーティング回路１３の出力パルスにより制御される。すなわち、Ｇ−ＶＣＯ１４は、ゲーティング回路１３からエッジパルスが出力されたときはリセットされ「０」を出力し、エッジパルスの出力が終了した途端に発振を始め、ゲーティング回路１３から次のエッジパルスが出力されるまで発振を続ける。こうして、Ｇ−ＶＣＯ１４においては、出力クロックの位相が入力データの位相と合うように調整される。
Ｆ／Ｆ１２は、遅延回路１１から出力された入力データをＧ−ＶＣＯ１４から出力された再生クロック２の所定のタイミング（例えば再生クロック２の立ち上がり）でリタイミングして、再生データ３を出力する。

サブＶＣＯ１５と周波数比較器１６と選択回路１７とは、ＦＬＬ（Frequency-Locked Loop）を構成している。好ましくは、サブＶＣＯ１５は、Ｇ−ＶＣＯ１４と同一の回路構成を有する。選択回路１７は、Ｇ−ＶＣＯ１４から出力される再生クロック２とサブＶＣＯ１５の出力クロック４のどちらかを切替信号７に基づき選択して、周波数比較器１６に入力する。

周波数比較器１６は、選択回路１７の出力クロック８の周波数と、入力データレート周波数と等しい周波数の参照クロック６との周波数差を反映した電圧（周波数制御信号５）を生成する。周波数比較器１６から出力される周波数制御信号５は、Ｇ−ＶＣＯ１４の周波数制御端子とサブＶＣＯ１５の周波数制御端子に入力される。こうして、選択回路１７の出力クロック８（再生クロック２またはサブＶＣＯ１５の出力クロック４）の周波数を参照クロック６の周波数に合わせるように閉ループ制御が行われる。

次に、本実施の形態のＣＤＲ回路の動作を図２のタイミングチャートを参照してより詳細に説明する。ここでは、１０．３１２５Ｇｂｐｓの信号を所望のデータレートの信号とする。入力データ１として異なるデータレートの信号、例えば１．２５Ｇｂｐｓの信号を含むバースト信号が入力されると、１．２５Ｇｂｐｓの区間ではＧ−ＶＣＯ１４がこの１．２５Ｇｂｐｓの信号に位相を合わせようとするため、Ｇ−ＶＣＯ１４の発振周波数は不安定なものとなってしまう。したがって、Ｇ−ＶＣＯ１４から出力される再生クロック２を周波数比較器１６に入力すると、周波数比較器１６から出力される周波数制御信号５も不安定な値となってしまう。

この問題を解決するため、図２（Ｂ）に示すように、所望のデータレートと異なる１．２５Ｇｂｐｓの区間では、選択回路１７に入力する切替信号７をＨｉｇｈとすることで、サブＶＣＯ１５の出力クロック４を周波数比較器１６に入力する。選択回路１７の切替制御に必要な切替信号７は、図示しない切替信号生成手段から供給してもらうことができる。切替信号生成手段としては、データレート判定回路がある。このようなデータレート判定回路については、例えば特開２０１０−１１０１１号公報などに開示されている。

また、無信号時に、ＣＤＲ回路の前段の光受信装置（不図示）からノイズ信号が出力される場合も同様の問題が発生するため、無信号時にサブＶＣＯ１５の出力クロック４を周波数比較器１６に入力するようにしてもよい。この場合の切替信号生成手段としては、ＰＯＮシステムの通信タイミング制御機能を有し、信号受信期間を把握しているＭＡＣ（Media Access Control）−ＩＣがある。また、ＰＯＮシステムであるかないかに関わらず、無信号検出回路を用いて切替信号７を発生させることもできる。無信号検出回路を用いた切替信号生成手段の構成は、例えば特開平３−１６６８３６号公報などに開示されている。

一方、所望のデータレートのバースト信号が入力されている期間において、サブＶＣＯ１５の出力クロック４を周波数比較器１６に入力している場合、サブＶＣＯ１５の発振周波数は正しく１０．３１２５ＧＨｚに周波数同期するものの、素子ばらつき等の要因によって、Ｇ−ＶＣＯ１４の発振周波数は誤差を含んだものとなる可能性がある。通常、Ｇ−ＶＣＯ１４は入力データ１の遷移ごとに発生する、ゲーティング回路１３の出力パルスに位相同期しようとするため、データは正しく再生される。しかし、バースト信号中に同符号が連続するパターンがある場合、位相同期が行われないため、データ再生に誤りが発生することがある。

そこで、所望のデータレートのバースト信号が入力されている期間においては、選択回路１７に入力する切替信号７をＬｏｗとすることで、Ｇ−ＶＣＯ１４から出力される再生クロック２を周波数比較器１６に入力する。このような切替信号７を生成する切替信号生成手段としては、上記のデータレート判定回路がある。

以上のように、本実施の形態では、Ｇ−ＶＣＯ１４とサブＶＣＯ１５の２つのＶＣＯと、２つのＶＣＯの出力を切り替える選択回路１７とを設け、入力データ１が入力されているか否かに応じて周波数比較器１６に入力されるクロックを切り替えることにより、前段の光受信装置のスケルチ機能の有無に関係なく１種類の回路で汎用的かつ容易に使用可能なＣＤＲ回路を提供することができる。また、本実施の形態では、入力データ１が所望のデータレートの信号か否かに応じて周波数比較器１６に入力されるクロックを切り替えることにより、シングルレートのシステムかデュアルレートのシステムかに関係なく１種類の回路で汎用的かつ容易に使用可能なＣＤＲ回路を提供することができる。したがって、本実施の形態では、汎用化によるＣＤＲ回路の低コスト化を実現することができ、またシステムの変更や周辺装置の変更に柔軟に対応することができる。

なお、無信号のとき、あるいは所望のデータレート以外の信号が入力されているときには、データを正常に再生する必要はない。本実施の形態のＣＤＲ回路は、所望のデータレートの信号が入力されたときに正しいデータを再生できるように構成されている。また、本実施の形態においても、サブＶＣＯ１５の出力クロックを周波数比較器１６に入力しているときには、Ｇ−ＶＣＯ１４とサブＶＣＯ１５間の特性のばらつきの影響を受ける。つまり、Ｇ−ＶＣＯ１４とサブＶＣＯ１５で発振周波数にずれが生じる可能性がある。ただし、サブＶＣＯ１５の出力クロックを使用しているときは、無信号のとき、あるいは所望のデータレート以外の信号が入力されているときなので、前述のとおり正しくデータが再生される必要はなく、特性のばらつきによるずれ程度の発振周波数の誤差は許容できる。特性のばらつきによる発振周波数のずれは、所望のデータレート以外の信号が入力されることによる発振周波数のずれよりも小さく、所望のデータレートの信号が入力されたときには再生クロックを用いて直ぐに周波数同期できる程度の範囲にある。

本実施の形態では、切替信号７がＨｉｇｈのときに選択回路１７がサブＶＣＯ１５の出力クロック４を選択して出力し、切替信号７がＬｏｗのときに選択回路１７が再生クロック２を選択して出力しているが、切替信号７がＬｏｗのときに選択回路１７がサブＶＣＯ１５の出力クロック４を選択するようにしてもよい。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図３は本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。本実施の形態のＣＤＲ回路は、遅延回路１１と、Ｆ／Ｆ１２と、ゲーティング回路１３と、Ｇ−ＶＣＯ１４と、サブＶＣＯ１５と、周波数比較器１６と、選択回路１７と、メインＶＣＯ１８と、分周器１９，２０，２１とから構成される。図１に示した第１の実施の形態との相違は、Ｇ−ＶＣＯ１４の後段にメインＶＣＯ１８を接続し、メインＶＣＯ１８の出力クロックを再生クロック２とすることと、分周器１９，２０，２１を設けたことにある。メインＶＣＯ１８の周波数制御端子には、周波数比較器１６から出力される周波数制御信号５が入力される。

好ましくは、メインＶＣＯ１８は、Ｇ−ＶＣＯ１４と同一の回路構成を有する。後述のように、メインＶＣＯ１８には、Ｇ−ＶＣＯ１４から出力される、入力データ１と位相の合ったクロックと、メインＶＣＯ１８自身の出力である再生クロック２とが重ね合せて入力されるようになっているため、再生クロック２の位相は、Ｇ−ＶＣＯ１４の出力クロックの位相と合うように（すなわち、入力データ１の位相と合うように）調整される。ただし、再生クロック２の位相は、メインＶＣＯ１８自身の帰還信号の影響も受けるため、再生クロック２の位相に与えるＧ−ＶＣＯ１４の出力の影響が低減される。このため、入力データ１のジッタに応じてＧ−ＶＣＯ１４の出力クロックのパルス幅が変動したとしても、再生クロック２がＧ−ＶＣＯ１４の出力の影響を受け難くなり、再生クロック２のジッタを低減することができる。

分周器１９は、メインＶＣＯ１８から出力される再生クロック２を１／ｎ（ｎは２以上の整数）に分周する。分周器２０は、サブＶＣＯ１５から出力されるクロック４を１／ｎに分周する。分周器２１は、参照クロック６を１／ｍ（ｍは２以上の整数）に分周する。このように本実施の形態では、分周器１９，２０，２１を設けることにより、メインＶＣＯ１８およびサブＶＣＯ１５の発振周波数が高い場合でも、低速の参照クロック６を用いることができるので、周波数比較器１６に要求される動作速度を緩和することができる。参照クロック６の周波数は、所望のデータレート周波数のｍ／ｎの周波数に設定すればよい。なお、分周器１９，２０の代わりに、選択回路１７の出力クロック８を１／ｎに分周する分周器を設けてもよい。また、分周器２１を設けない場合には、参照クロック６の周波数を、所望のデータレート周波数の１／ｎの周波数に設定すればよい。

［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図４は本発明の第３の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。本実施の形態のＣＤＲ回路は、遅延回路１１と、Ｆ／Ｆ１２と、ゲーティング回路１３と、Ｇ−ＶＣＯ１４と、サブＶＣＯ１５と、周波数比較器１６と、選択回路１７と、メインＶＣＯ１８と、分周器１９，２０，２１と、電源供給回路２２とから構成される。図３に示した第２の実施の形態との相違は、サブＶＣＯ１５およびその後段の分周器２０の電源供給を電源供給回路２２から行い、切替信号７によって電源の供給と停止を切り替えることにある。

上記のとおり、ＯＬＴの光受信装置（２Ｒ）には、スケルチ機能と呼ばれる、無信号入力時の出力を遮断する機能が搭載されているものがある。このスケルチ機能により、ノイズが後段のＣＤＲ回路に伝達されるのを防止している。本実施の形態では、入力データ１として所望のデータレート周波数の信号のみが入力され、かつ光受信装置のスケルチ機能により無信号時のノイズが十分小さい場合を想定している。このような場合には、再生クロック２の分周信号を常に周波数比較器１６に入力しても、周波数制御信号５は一定となる。すなわち、切替信号７は常にＬｏｗであり、選択回路１７は分周器１９の出力クロックを選択して出力する。

そして、電源供給回路２２は、切替信号７がＬｏｗのときにサブＶＣＯ１５および分周器２０への電源供給を停止する。これにより、本実施の形態では、データレートが単一なＰＯＮシステムにおいてＣＤＲ回路の消費電力を低減することができる。なお、入力データ１として所望のデータレート以外の信号が入力された場合には、第１の実施の形態で説明したとおり、切替信号７がＨｉｇｈとなる。この場合、電源供給回路２２は、サブＶＣＯ１５および分周器２０へ電力を供給し、選択回路１７は、分周器２０の出力クロックを選択して出力する。以上のような切替信号７を生成する切替信号生成手段としては、上記のデータレート判定回路がある。

［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図５は本発明の第４の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。本実施の形態のＣＤＲ回路は、遅延回路１１と、Ｆ／Ｆ１２と、ゲーティング回路１３と、Ｇ−ＶＣＯ１４と、サブＶＣＯ１５と、周波数比較器１６と、選択回路１７と、メインＶＣＯ１８と、分周器１９，２０，２１と、データレート判定回路２３と、無信号検出回路２４と、ＡＮＤ回路２５とから構成される。図３に示した第２の実施の形態との相違は、切替信号生成手段として、データレート判定回路２３と無信号検出回路２４とＡＮＤ回路２５とを備え、データレート判定回路２３の出力信号と無信号検出回路２４の出力信号との論理積から切替信号７を生成することにある。

データレート判定回路２３は、入力データ１として所望のデータレート以外の信号が入力されたときに例えばＨｉｇｈを出力し、所望のデータレートの信号が入力されたときにＬｏｗを出力する。このようなデータレート判定回路２３については、例えば特開２０１０−１１０１１号公報などに開示されている。

無信号検出回路２４は、入力データ１の無信号期間、すなわちＬｏｗまたはＨｉｇｈが一定期間以上連続する期間において例えばＨｉｇｈを出力し、信号が入力されている期間においてはＬｏｗを出力する。このような無信号検出回路２４については、例えば特許第３９５８２３８号公報などに開示されている。

本実施の形態では、データレート判定回路２３の出力信号と無信号検出回路２４の出力信号の論理積を取ることで、データレートが所望のデータレートで、かつ無信号が検出されない場合のみ、再生クロック２を分周したクロックを周波数比較器１６に入力し、データレートが所望のデータレートでないか、あるいは無信号の場合には、サブＶＣＯ１５の出力クロック４を分周したクロックを周波数比較器１６に入力する。

これにより、本実施の形態では、外部から切替信号を与えることなく動作させることが可能となり、ＰＯＮシステムか否かを問わず、入力ポート数の削減やモジュール構成の簡便化を図ることができる。

［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。本実施の形態は、第１〜第４の実施の形態で説明したＧ−ＶＣＯ１４、サブＶＣＯ１５、ゲーティング回路１３およびメインＶＣＯ１８の具体的な構成例を説明するものである。

図６（Ａ）はＧ−ＶＣＯ１４の構成例を示す回路図である。Ｇ−ＶＣＯ１４は、奇数個のインバータをエミッタフォロワ回路（以下、ＥＦとする）を介してリング状に接続したリングＶＣＯである。ただし、初段のインバータとしてはＮＡＮＤ回路を用い、ＮＡＮＤ回路の一方の入力端子にゲーティング回路１３の出力を接続し、他方の入力端子にＧ−ＶＣＯ１４の出力を接続する。すなわち、Ｇ−ＶＣＯ１４は、一方の入力端子（Ｇ−ＶＣＯ１４の入力端子）にゲーティング回路１３の出力が入力され、他方の入力端子にＧ−ＶＣＯ１４の出力が入力されるＮＡＮＤ回路１４１と、縦続接続された偶数個のインバータ１４２−１〜１４２−ｊ（ｊは偶数）と、ＮＡＮＤ回路１４１の出力端子とインバータ１４２−１の入力端子との間に設けられたＥＦ１４３と、インバータ１４２−１の出力端子とインバータ１４２−２の入力端子との間に設けられたＥＦ１４４と、一端がＥＦ１４４の出力端子およびインバータ１４２−２の入力端子に接続され、他端が接地され、容量可変端子がＧ−ＶＣＯ１４の周波数制御端子に接続された可変容量素子１４５とから構成される。可変容量素子１４５としては、例えばＭＯＳバラクタがある。周波数制御端子（可変容量素子１４５の容量可変端子）に周波数制御信号５を与えることにより、Ｇ−ＶＣＯ１４の発振周波数が調整される。

図６（Ｂ）はサブＶＣＯ１５の構成例を示す回路図である。サブＶＣＯ１５は、Ｇ−ＶＣＯ１４と同様の構成を有するが、初段のＮＡＮＤ回路の一方の入力端子がハイレベルに固定されている。すなわち、サブＶＣＯ１５は、一方の入力端子がプルアップされ、他方の入力端子にサブＶＣＯ１５の出力が入力されるＮＡＮＤ回路１５１と、縦続接続された偶数個のインバータ１５２−１〜１５２−ｊと、ＮＡＮＤ回路１５１の出力端子とインバータ１５２−１の入力端子との間に設けられたＥＦ１５３と、インバータ１５２−１の出力端子とインバータ１５２−２の入力端子との間に設けられたＥＦ１５４と、一端がＥＦ１５４の出力端子およびインバータ１５２−２の入力端子に接続され、他端が接地され、容量可変端子がサブＶＣＯ１５の周波数制御端子に接続された可変容量素子１５５とから構成される。周波数制御端子（可変容量素子１５５の容量可変端子）に周波数制御信号５を与えることにより、サブＶＣＯ１５の発振周波数はＧ−ＶＣＯ１４の発振周波数と同一となる。

図６（Ｃ）はゲーティング回路１３の構成例を示す回路図である。ゲーティング回路１３は、入力データ１をＴ／２（Ｔは入力データ１の周期）遅延させる遅延回路１３１と、一方の入力端子に入力データ１が入力され、他方の入力端子に遅延回路１３１の出力が入力されるＮＡＮＤ回路１３２とから構成される。遅延回路１３１は、一方の入力端子に入力データ１が入力され、他方の入力端子がプルアップされたＮＡＮＤ回路１３３と、縦続接続された複数個のインバータ１３４−１〜１３４−ｋと、ＮＡＮＤ回路１３３の出力端子とインバータ１３４−１の入力端子との間に設けられたＥＦ１３５と、インバータ１３４−１の出力端子とインバータ１３４−２の入力端子との間に設けられたＥＦ１３６と、一端がＥＦ１３６の出力端子およびインバータ１３４−２の入力端子に接続され、他端が接地された可変容量素子１３７とから構成される。可変容量素子１３７の容量可変端子には固定電位が与えられている。なお、ＮＡＮＤ回路１３２の代わりに、ＥＸＯＲ回路を用いてもよい。

図６（Ｄ）はメインＶＣＯ１８の構成例を示す回路図である。メインＶＣＯ１８は、サブＶＣＯ１５と同様の構成を有するが、初段のＮＡＮＤ回路のハイレベル固定されていない方の入力端子をＧ−ＶＣＯ１４の出力と接続する。すなわち、メインＶＣＯ１８は、一方の入力端子がプルアップされ、他方の入力端子（メインＶＣＯ１８の入力端子）にＧ−ＶＣＯ１４から出力されるクロックとメインＶＣＯ１８の出力である再生クロック２とが入力されるＮＡＮＤ回路１８１と、縦続接続された偶数個のインバータ１８２−１〜１８２−ｊと、ＮＡＮＤ回路１８１の出力端子とインバータ１８２−１の入力端子との間に設けられたＥＦ１８３と、インバータ１８２−１の出力端子とインバータ１８２−２の入力端子との間に設けられたＥＦ１８４と、一端がＥＦ１８４の出力端子およびインバータ１８２−２の入力端子に接続され、他端が接地され、容量可変端子がメインＶＣＯ１８の周波数制御端子に接続された可変容量素子１８５とから構成される。周波数制御端子（可変容量素子１８５の容量可変端子）に周波数制御信号５を与えることにより、メインＶＣＯ１８の発振周波数はＧ−ＶＣＯ１４およびサブＶＣＯ１５の発振周波数と同一となる。

［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図７は本発明の第６の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。本実施の形態のＣＤＲ回路は、遅延回路１１と、Ｆ／Ｆ１２と、ゲーティング回路１３と、Ｇ−ＶＣＯ１４と、サブＶＣＯ１５と、周波数比較器１６と、選択回路１７と、メインＶＣＯ１８と、分周器１９，２０，２１と、バッファ増幅器２６とから構成される。図３に示した第２の実施の形態との相違は、Ｇ−ＶＣＯ１４の出力とメインＶＣＯ１８の入力との間にバッファ増幅器２６を配置したことである。

第２の実施の形態で説明したとおり、メインＶＣＯ１８の出力である再生クロック２の位相は、Ｇ−ＶＣＯ１４の出力クロックの位相と合うように（すなわち、入力データ１の位相と合うように）調整される。ただし、再生クロック２の位相は、メインＶＣＯ１８自身の帰還信号の影響も受けるため、再生クロック２の位相に与えるＧ−ＶＣＯ１４の出力の影響が低減されるようになっている。そして、本実施の形態では、Ｇ−ＶＣＯ１４とメインＶＣＯ１８との間にバッファ増幅器２６を設けることにより、バッファ増幅器２６がＧ−ＶＣＯ１４の出力信号を減衰させるため、再生クロック２の位相に与えるＧ−ＶＣＯ１４の影響がより一層低減される。

こうして、本実施の形態では、入力データ１のジッタに応じてＧ−ＶＣＯ１４の出力クロックのジッタが増大した場合においても、メインＶＣＯ１８が影響を受け難くなるので、再生クロック２のジッタを低減することができる。
本実施の形態では、バッファ増幅器２６を第２の実施の形態に適用しているが、第３、第４の実施の形態に適用してもよいことは言うまでもない。また、バッファ増幅器２６の代わりに減衰器を用いてもよい。

本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行う技術に適用することができる。

１…入力データ、２…再生クロック、３…再生データ、４…サブＶＣＯの出力クロック、５…周波数制御信号、６…参照クロック、７…切替信号、８…選択回路の出力クロック、１１…遅延回路、１２…フリップフロップ回路、１３…ゲーティング回路、１４…Ｇ−ＶＣＯ、１５…サブＶＣＯ、１６…周波数比較器、１７…選択回路、１８…メインＶＣＯ、１９，２０，２１…分周器、２２…電源供給回路、２３…データレート判定回路、２４…無信号検出回路、２５…ＡＮＤ回路、２６…バッファ増幅器。

Claims (9)

1. 入力信号に同期した再生クロックを出力する第１のクロック出力回路と、
   前記入力信号の識別再生を前記再生クロックに基づいて行う識別回路と、
   前記第１のクロック出力回路と同一周波数のクロックを出力する第２のクロック出力回路と、
   前記第１のクロック出力回路から出力される再生クロックと前記第２のクロック出力回路から出力されるクロックのいずれか一方を選択して出力する選択回路と、
   前記選択回路の出力クロックと参照クロックとを周波数比較しその周波数差に応じた周波数制御信号を出力して、前記第１、第２のクロック出力回路の発振周波数を制御する周波数比較器とを備え、
   前記選択回路は、少なくとも前記入力信号が無信号である期間において前記第２のクロック出力回路の出力クロックを選択し、残りの期間において前記再生クロックを選択することを特徴とするＣＤＲ回路。
2. 入力信号に同期した再生クロックを出力する第１のクロック出力回路と、
   前記入力信号の識別再生を前記再生クロックに基づいて行う識別回路と、
   前記第１のクロック出力回路と同一周波数のクロックを出力する第２のクロック出力回路と、
   前記第１のクロック出力回路から出力される再生クロックと前記第２のクロック出力回路から出力されるクロックのいずれか一方を選択して出力する選択回路と、
   前記選択回路の出力クロックと参照クロックとを周波数比較しその周波数差に応じた周波数制御信号を出力して、前記第１、第２のクロック出力回路の発振周波数を制御する周波数比較器とを備え、
   前記選択回路は、少なくとも前記入力信号が所望のデータレート以外の信号である期間において前記第２のクロック出力回路の出力クロックを選択し、残りの期間において前記再生クロックを選択することを特徴とするＣＤＲ回路。
3. 請求項１に記載のＣＤＲ回路において、
   さらに、前記選択回路の動作を制御する切替信号を生成する切替信号生成手段を備え、
   前記切替信号生成手段は、前記入力信号が入力されているか否かを判定する無信号検出回路からなることを特徴とするＣＤＲ回路。
4. 請求項２に記載のＣＤＲ回路において、
   さらに、前記選択回路の動作を制御する切替信号を生成する切替信号生成手段を備え、
   前記切替信号生成手段は、前記入力信号が所望のデータレートの信号か否かを判定するデータレート判定回路からなることを特徴とするＣＤＲ回路。
5. 請求項１乃至４のいずれか１項に記載のＣＤＲ回路において、
   前記第１のクロック出力回路は、前記入力信号が遷移するタイミングでパルスを出力するゲーティング回路と、このゲーティング回路の出力パルスのタイミングに合うように再生クロックの位相を調整することにより、前記入力信号とタイミングの合った再生クロックを出力する第１の電圧制御発振器とからなり、
   前記第２のクロック出力回路は、前記第１の電圧制御発振器と同一構成の第２の電圧制御発振器からなることを特徴とするＣＤＲ回路。
6. 請求項５に記載のＣＤＲ回路において、
   さらに、前記第１の電圧制御発振器の出力と前記識別回路のクロック入力との間に設けられ、前記第１の電圧制御発振器の出力のタイミングに合うようにクロックの位相を調整することにより、前記入力信号とタイミングの合ったクロックを出力する第３の電圧制御発振器を備え、
   前記第１の電圧制御発振器の出力の代わりに、前記第３の電圧制御発振器の出力クロックを前記再生クロックとして前記識別回路に入力し、
   前記周波数制御信号を前記第３の電圧制御発振器にも入力することを特徴とするＣＤＲ回路。
7. 請求項６に記載のＣＤＲ回路において、
   さらに、前記第１の電圧制御発振器の出力と前記第３の電圧制御発振器の入力との間に信号を減衰させるバッファ増幅器または減衰器を備えることを特徴とするＣＤＲ回路。
8. 請求項１乃至７のいずれか１項に記載のＣＤＲ回路において、
   さらに、前記再生クロックをｎ（ｎは２以上の整数）分周する第１の分周器と、
   前記第２のクロック出力回路から出力されるクロックをｎ分周する第２の分周器とを備え、
   前記第１、第２の分周器の出力は前記選択回路に入力され、
   前記周波数比較器は、所望のデータレート周波数の１／ｎの周波数の前記参照クロックと前記選択回路の出力とを比較することを特徴とするＣＤＲ回路。
9. 請求項１乃至８のいずれか１項に記載のＣＤＲ回路において、
   さらに、前記選択回路が前記第２のクロック出力回路の出力クロックを選択している期間において前記第２のクロック出力回路に電源を供給し、前記選択回路が前記再生クロックを選択している期間において前記第２のクロック出力回路への電源供給を停止する電源供給回路を備えることを特徴とするＣＤＲ回路。

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