JP2002300143A - クロックリカバリ回路 - Google Patents
クロックリカバリ回路Info
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Abstract
(57)【要約】
【課題】 クロックリカバリ回路における再生クロック
のタイミングジッタを抑制する。 【解決手段】 ドライバ５及びレシーバ１０は、調整期
間にはクロックのような１と０とが交互に繰り返し出現
する規則的なビットパターンを有するシリアルデータ
に、その後の伝送期間には任意のビットパターンを有す
るシリアルデータにそれぞれ基づくデータ信号（ＩＤＡ
ＴＡ）を供給する。デューティファクタコントローラ
（ＤＦＣ）２０は、調整期間において、レシーバ１０か
ら供給されたデータ信号のデューティファクタ（ＤＦ）
が５０％に等しくなるようにドライバ５又はレシーバ１
０のデータ遷移特性を調整し、これを保持させる。クロ
ックリカバリユニット（ＣＲＵ）１５は、レシーバ１０
から伝送期間に供給された、調整済みの遷移特性に基づ
くデータ信号に同期したクロック（ＣＫ）を当該データ
信号から再生する。
のタイミングジッタを抑制する。 【解決手段】 ドライバ５及びレシーバ１０は、調整期
間にはクロックのような１と０とが交互に繰り返し出現
する規則的なビットパターンを有するシリアルデータ
に、その後の伝送期間には任意のビットパターンを有す
るシリアルデータにそれぞれ基づくデータ信号（ＩＤＡ
ＴＡ）を供給する。デューティファクタコントローラ
（ＤＦＣ）２０は、調整期間において、レシーバ１０か
ら供給されたデータ信号のデューティファクタ（ＤＦ）
が５０％に等しくなるようにドライバ５又はレシーバ１
０のデータ遷移特性を調整し、これを保持させる。クロ
ックリカバリユニット（ＣＲＵ）１５は、レシーバ１０
から伝送期間に供給された、調整済みの遷移特性に基づ
くデータ信号に同期したクロック（ＣＫ）を当該データ
信号から再生する。
Description
【０００１】
【発明の属する技術分野】本発明は、高速差動インター
フェースに好適なクロックリカバリ回路又はクロックリ
カバリユニットに関するものである。
フェースに好適なクロックリカバリ回路又はクロックリ
カバリユニットに関するものである。
【０００２】
【従来の技術】ＩＥＥＥ１３９４．ｂ規格には、小振幅
かつ差動のシリアルデータ伝送が規定されている。この
ようなシリアルデータ伝送のための受信ユニットでは、
データ信号に同期したクロックを当該データ信号から再
生するためのクロックリカバリ技術が必要である。
かつ差動のシリアルデータ伝送が規定されている。この
ようなシリアルデータ伝送のための受信ユニットでは、
データ信号に同期したクロックを当該データ信号から再
生するためのクロックリカバリ技術が必要である。
【０００３】クロックリカバリ技術の１つの従来例が、
D.H.Wolaver, "Phase-Locked LoopCircuit Design", Se
ction 10-2, pp.213-216, Prentice Hall (1991)に示さ
れている。この例では、データ信号の形式をＮＲＺ（no
n-return-to-zero）からＲＺ（return-to-zero）へ変換
したうえ、ＲＺデータ信号からＰＬＬ（phase-locked l
oop）を用いてクロックを再生するようにしている。
D.H.Wolaver, "Phase-Locked LoopCircuit Design", Se
ction 10-2, pp.213-216, Prentice Hall (1991)に示さ
れている。この例では、データ信号の形式をＮＲＺ（no
n-return-to-zero）からＲＺ（return-to-zero）へ変換
したうえ、ＲＺデータ信号からＰＬＬ（phase-locked l
oop）を用いてクロックを再生するようにしている。
【０００４】
【発明が解決しようとする課題】元来、ＮＲＺデータ信
号のＨレベル持続時間及びＬレベル持続時間は、いずれ
も１データ間隔の整数倍である。ところが、差動増幅器
や差動伝送路のスキューに起因して、あるいはプロセス
ばらつきに起因して、例えばＨレベル持続時間が１デー
タ間隔より短くなることがある。この場合には、上記従
来例によれば再生クロックにタイミングジッタが生じて
しまう。
号のＨレベル持続時間及びＬレベル持続時間は、いずれ
も１データ間隔の整数倍である。ところが、差動増幅器
や差動伝送路のスキューに起因して、あるいはプロセス
ばらつきに起因して、例えばＨレベル持続時間が１デー
タ間隔より短くなることがある。この場合には、上記従
来例によれば再生クロックにタイミングジッタが生じて
しまう。
【０００５】また、上記従来例によれば、ＰＬＬの構成
要素である位相比較器及びチャージポンプが１データ間
隔毎に各々の出力を更新しなければならず、これらの構
成要素の動作速度がデータレートに制約を与えていた。
要素である位相比較器及びチャージポンプが１データ間
隔毎に各々の出力を更新しなければならず、これらの構
成要素の動作速度がデータレートに制約を与えていた。
【０００６】本発明の第１の目的は、クロックリカバリ
回路のタイミングジッタを抑制することにある。
回路のタイミングジッタを抑制することにある。
【０００７】本発明の第２の目的は、高速データ伝送に
好適なクロックリカバリユニットを提供することにあ
る。
好適なクロックリカバリユニットを提供することにあ
る。
【０００８】
【課題を解決するための手段】上記第１の目的を達成す
るため、本発明は、例えばクロックのような１と０とが
交互に繰り返し出現する規則的なビットパターンを用い
て、データ信号のデューティファクタ（ＤＦ）が５０％
に等しくなるようにドライバ又はレシーバのデータ遷移
特性を調整する期間を設け、本来のデータ伝送期間では
調整済みの遷移特性に基づくデータ信号からクロックを
再生することとしたものである。
るため、本発明は、例えばクロックのような１と０とが
交互に繰り返し出現する規則的なビットパターンを用い
て、データ信号のデューティファクタ（ＤＦ）が５０％
に等しくなるようにドライバ又はレシーバのデータ遷移
特性を調整する期間を設け、本来のデータ伝送期間では
調整済みの遷移特性に基づくデータ信号からクロックを
再生することとしたものである。
【０００９】具体的に説明すると、本発明のクロックリ
カバリ回路は、第１の期間には規則的なビットパターン
を有するシリアルデータに、第１の期間の後の第２の期
間には任意のビットパターンを有するシリアルデータに
それぞれ基づくデータ信号を供給するための送受信手段
と、第１の期間において送受信手段から供給されたデー
タ信号のデューティファクタエラーが低減されるように
送受信手段のデータ遷移特性を調整し、これを保持させ
るためのデューティファクタコントローラと、第２の期
間において送受信手段から供給されたデータ信号に同期
したクロックを当該データ信号から再生するためのクロ
ックリカバリユニットとを備えた構成を採用したもので
ある。
カバリ回路は、第１の期間には規則的なビットパターン
を有するシリアルデータに、第１の期間の後の第２の期
間には任意のビットパターンを有するシリアルデータに
それぞれ基づくデータ信号を供給するための送受信手段
と、第１の期間において送受信手段から供給されたデー
タ信号のデューティファクタエラーが低減されるように
送受信手段のデータ遷移特性を調整し、これを保持させ
るためのデューティファクタコントローラと、第２の期
間において送受信手段から供給されたデータ信号に同期
したクロックを当該データ信号から再生するためのクロ
ックリカバリユニットとを備えた構成を採用したもので
ある。
【００１０】また、上記第２の目的を達成するため、本
発明は、データ信号の立ち上がりエッジに応答した位相
比較及びチャージポンプ動作のための構成部分と、当該
データ信号の立ち下がりエッジに応答した位相比較及び
チャージポンプ動作のための構成部分とをそれぞれ設
け、これらの構成部分をインターリーブ動作させること
としたものである。
発明は、データ信号の立ち上がりエッジに応答した位相
比較及びチャージポンプ動作のための構成部分と、当該
データ信号の立ち下がりエッジに応答した位相比較及び
チャージポンプ動作のための構成部分とをそれぞれ設
け、これらの構成部分をインターリーブ動作させること
としたものである。
【００１１】具体的に説明すると、本発明のクロックリ
カバリユニットは、ある制御電圧に応じた周波数を有す
るクロックを生成するための電圧制御発振器と、各々の
出力が共通ノードに結合された第１及び第２のチャージ
ポンプと、データ信号の立ち上がりエッジ又は立ち下が
りエッジのいずれか一方に対する前記クロックの位相エ
ラーを検出しかつ当該位相エラーに応じて第１のチャー
ジポンプを制御するための第１の位相比較器と、データ
信号の他方のエッジに対する前記クロックの位相エラー
を検出しかつ当該位相エラーに応じて第２のチャージポ
ンプを制御するための第２の位相比較器とを備えた構成
を採用し、第１の位相比較器により検出された位相エラ
ーと、第２の位相比較器により検出された位相エラーと
の双方が低減されるように、第１及び第２のチャージポ
ンプにより前記共通ノードに生成された電圧が前記制御
電圧として電圧制御発振器に与えられるようにしたもの
である。
カバリユニットは、ある制御電圧に応じた周波数を有す
るクロックを生成するための電圧制御発振器と、各々の
出力が共通ノードに結合された第１及び第２のチャージ
ポンプと、データ信号の立ち上がりエッジ又は立ち下が
りエッジのいずれか一方に対する前記クロックの位相エ
ラーを検出しかつ当該位相エラーに応じて第１のチャー
ジポンプを制御するための第１の位相比較器と、データ
信号の他方のエッジに対する前記クロックの位相エラー
を検出しかつ当該位相エラーに応じて第２のチャージポ
ンプを制御するための第２の位相比較器とを備えた構成
を採用し、第１の位相比較器により検出された位相エラ
ーと、第２の位相比較器により検出された位相エラーと
の双方が低減されるように、第１及び第２のチャージポ
ンプにより前記共通ノードに生成された電圧が前記制御
電圧として電圧制御発振器に与えられるようにしたもの
である。
【００１２】
【発明の実施の形態】以下、ＩＥＥＥ１３９４．ｂ規格
に従ったシリアルデータ伝送に好適な本発明の実施の形
態について、添付図面を参照して説明する。
に従ったシリアルデータ伝送に好適な本発明の実施の形
態について、添付図面を参照して説明する。
【００１３】（第１の実施形態）図１は、本発明の第１
の実施形態に係るクロックリカバリ回路の構成を示して
いる。図１において、送信ユニットはドライバ５を、受
信ユニットはレシーバ１０、クロックリカバリユニット
（ＣＲＵ）１５及びデューティファクタコントローラ
（ＤＦＣ）２０をそれぞれ備えている。ドライバ５は、
与えられたシリアルデータ（ＤＡＴＡ）に基づく差動デ
ータ（ＤＡＴＡ＋／ＤＡＴＡ−）信号を１対の信号線へ
供給する。レシーバ１０は、当該１対の信号線から差動
データ信号を受け取り、かつ当該差動データ信号に対応
したシングルエンドデータ信号を入力データ（ＩＤＡＴ
Ａ）信号として供給する。これらドライバ５及びレシー
バ１０は、調整期間には例えばクロックのような１と０
とが交互に繰り返し出現する規則的なビットパターンを
有するシリアルデータに、調整期間の後の伝送期間には
任意のビットパターンを有するシリアルデータにそれぞ
れ基づくＩＤＡＴＡ信号を供給するための送受信手段を
構成する。ＤＦＣ２０は、調整期間においてＩＤＡＴＡ
信号のＤＦエラーが低減されるように、例えば当該ＩＤ
ＡＴＡ信号のＤＦが５０％に等しくなるように、ドライ
バ５又はレシーバ１０のデータ遷移特性を調整し、これ
を保持させるためのコントローラである。ＤＣＯＮＴ
は、ＩＤＡＴＡ信号のＤＦエラー検出結果に応じたＤＦ
コントロール信号である。ＣＲＵ１５は、伝送期間にお
いてＩＤＡＴＡ信号に同期したクロックＣＫを再生する
ためのユニットである。
の実施形態に係るクロックリカバリ回路の構成を示して
いる。図１において、送信ユニットはドライバ５を、受
信ユニットはレシーバ１０、クロックリカバリユニット
（ＣＲＵ）１５及びデューティファクタコントローラ
（ＤＦＣ）２０をそれぞれ備えている。ドライバ５は、
与えられたシリアルデータ（ＤＡＴＡ）に基づく差動デ
ータ（ＤＡＴＡ＋／ＤＡＴＡ−）信号を１対の信号線へ
供給する。レシーバ１０は、当該１対の信号線から差動
データ信号を受け取り、かつ当該差動データ信号に対応
したシングルエンドデータ信号を入力データ（ＩＤＡＴ
Ａ）信号として供給する。これらドライバ５及びレシー
バ１０は、調整期間には例えばクロックのような１と０
とが交互に繰り返し出現する規則的なビットパターンを
有するシリアルデータに、調整期間の後の伝送期間には
任意のビットパターンを有するシリアルデータにそれぞ
れ基づくＩＤＡＴＡ信号を供給するための送受信手段を
構成する。ＤＦＣ２０は、調整期間においてＩＤＡＴＡ
信号のＤＦエラーが低減されるように、例えば当該ＩＤ
ＡＴＡ信号のＤＦが５０％に等しくなるように、ドライ
バ５又はレシーバ１０のデータ遷移特性を調整し、これ
を保持させるためのコントローラである。ＤＣＯＮＴ
は、ＩＤＡＴＡ信号のＤＦエラー検出結果に応じたＤＦ
コントロール信号である。ＣＲＵ１５は、伝送期間にお
いてＩＤＡＴＡ信号に同期したクロックＣＫを再生する
ためのユニットである。
【００１４】図２は、図１中のＤＦＣ２０の詳細構成例
を示している。図２のＤＦＣ２０は、積分回路３０と、
Ａ／Ｄコンバータ（ＡＤＣ）４０と、スイッチ４１とを
備えている。積分回路３０は、ＩＤＡＴＡ信号のＤＦエ
ラーを表すアナログ電圧を出力するように当該ＩＤＡＴ
Ａ信号を積分するための回路であって、第１及び第２の
電流源３１，３４と、ＰＭＯＳスイッチ３２と、ＮＭＯ
Ｓスイッチ３５と、キャパシタ３６とで構成されてい
る。ＰＭＯＳスイッチ３２及びＮＭＯＳスイッチ３５の
各々のゲートは、ＩＤＡＴＡ信号を受け取る。キャパシ
タ３６の一端は、積分ノード３３に接続されている。こ
の積分ノード３３は、第１の電流源３１及びＰＭＯＳス
イッチ３２を介して電源電圧に、第２の電流源３４及び
ＮＭＯＳスイッチ３５を介して接地電圧にそれぞれ接続
されている。ＡＤＣ４０は、参照電圧ＶＲＥＦを受け取
り、かつ積分回路３０のアナログ出力電圧、すなわち積
分ノード３３の電圧に応じたディジタル信号をＤＣＯＮ
Ｔ信号として出力する。スイッチ４１は、プリチャージ
（ＰＲＥ）信号に応答して閉じることで、積分ノード３
３の電圧を参照電圧ＶＲＥＦに初期化する。
を示している。図２のＤＦＣ２０は、積分回路３０と、
Ａ／Ｄコンバータ（ＡＤＣ）４０と、スイッチ４１とを
備えている。積分回路３０は、ＩＤＡＴＡ信号のＤＦエ
ラーを表すアナログ電圧を出力するように当該ＩＤＡＴ
Ａ信号を積分するための回路であって、第１及び第２の
電流源３１，３４と、ＰＭＯＳスイッチ３２と、ＮＭＯ
Ｓスイッチ３５と、キャパシタ３６とで構成されてい
る。ＰＭＯＳスイッチ３２及びＮＭＯＳスイッチ３５の
各々のゲートは、ＩＤＡＴＡ信号を受け取る。キャパシ
タ３６の一端は、積分ノード３３に接続されている。こ
の積分ノード３３は、第１の電流源３１及びＰＭＯＳス
イッチ３２を介して電源電圧に、第２の電流源３４及び
ＮＭＯＳスイッチ３５を介して接地電圧にそれぞれ接続
されている。ＡＤＣ４０は、参照電圧ＶＲＥＦを受け取
り、かつ積分回路３０のアナログ出力電圧、すなわち積
分ノード３３の電圧に応じたディジタル信号をＤＣＯＮ
Ｔ信号として出力する。スイッチ４１は、プリチャージ
（ＰＲＥ）信号に応答して閉じることで、積分ノード３
３の電圧を参照電圧ＶＲＥＦに初期化する。
【００１５】図２の構成によれば、調整期間においてＩ
ＤＡＴＡ信号のＨレベル持続時間とＬレベル持続時間と
がいずれも１データ間隔に等しければ、ＰＭＯＳスイッ
チ３２を介して積分ノード３３に流れ込む電荷量と、積
分ノード３３からＮＭＯＳスイッチ３５を介して流れ出
す電荷量とは等しく、当該積分ノード３３の電圧が一定
となる。そうでない場合には、この理想状態が達成され
るように、ＡＤＣ４０が積分ノード３３の電圧をモニタ
し、このモニタの結果に応じたＤＣＯＮＴ信号をドライ
バ５又はレシーバ１０へフィードバックすることで、Ｉ
ＤＡＴＡ信号のＤＦを５０％に等しくすることができ
る。このようにしてドライバ５又はレシーバ１０のデー
タ遷移特性を調整したうえで本来のデータ伝送期間に入
ることで、再生クロックＣＫのタイミングジッタが抑制
される。
ＤＡＴＡ信号のＨレベル持続時間とＬレベル持続時間と
がいずれも１データ間隔に等しければ、ＰＭＯＳスイッ
チ３２を介して積分ノード３３に流れ込む電荷量と、積
分ノード３３からＮＭＯＳスイッチ３５を介して流れ出
す電荷量とは等しく、当該積分ノード３３の電圧が一定
となる。そうでない場合には、この理想状態が達成され
るように、ＡＤＣ４０が積分ノード３３の電圧をモニタ
し、このモニタの結果に応じたＤＣＯＮＴ信号をドライ
バ５又はレシーバ１０へフィードバックすることで、Ｉ
ＤＡＴＡ信号のＤＦを５０％に等しくすることができ
る。このようにしてドライバ５又はレシーバ１０のデー
タ遷移特性を調整したうえで本来のデータ伝送期間に入
ることで、再生クロックＣＫのタイミングジッタが抑制
される。
【００１６】なお、ＤＦＣ２０において、積分回路３０
が動作する期間、ＡＤＣ４０が動作する期間、ドライバ
５又はレシーバ１０にフィードバックをかける期間、積
分ノード３３をプリチャージする期間を別々に設けるこ
とで、回路動作を安定化することが可能になる。
が動作する期間、ＡＤＣ４０が動作する期間、ドライバ
５又はレシーバ１０にフィードバックをかける期間、積
分ノード３３をプリチャージする期間を別々に設けるこ
とで、回路動作を安定化することが可能になる。
【００１７】図３は、図１中のＤＦＣ２０の他の詳細構
成例を示している。図３のＤＦＣ２０は、遅延回路４５
と、論理回路５０とを備えている。遅延回路４５は、Ｉ
ＤＡＴＡ信号に対して１データ間隔の遅延を有する遅延
データ（ＤＤＡＴＡ）信号を生成するための回路であっ
て、例えばＣＲＵ１５中の電圧制御発振器（ＶＣＯ）に
用いられている遅延線のレプリカで構成される。論理回
路５０は、ＩＤＡＴＡ信号とＤＤＡＴＡ信号との複数の
論理演算結果に応じた信号をＤＣＯＮＴ信号として出力
するための回路であって、例えばＯＲ信号を生成するＯ
Ｒゲート５１と、ＮＡＮＤ信号を生成するＮＡＮＤゲー
ト５２とで構成される。
成例を示している。図３のＤＦＣ２０は、遅延回路４５
と、論理回路５０とを備えている。遅延回路４５は、Ｉ
ＤＡＴＡ信号に対して１データ間隔の遅延を有する遅延
データ（ＤＤＡＴＡ）信号を生成するための回路であっ
て、例えばＣＲＵ１５中の電圧制御発振器（ＶＣＯ）に
用いられている遅延線のレプリカで構成される。論理回
路５０は、ＩＤＡＴＡ信号とＤＤＡＴＡ信号との複数の
論理演算結果に応じた信号をＤＣＯＮＴ信号として出力
するための回路であって、例えばＯＲ信号を生成するＯ
Ｒゲート５１と、ＮＡＮＤ信号を生成するＮＡＮＤゲー
ト５２とで構成される。
【００１８】図４は、調整期間におけるＩＤＡＴＡ信号
のＤＦが５０％より小さい場合の図３のＤＦＣ２０の動
作を示している。図４によれば、ＩＤＡＴＡ信号のＨレ
ベル持続時間が１データ間隔Ｔｂより短くなっている。
ＤＤＡＴＡ信号は、ＩＤＡＴＡ信号を１データ間隔Ｔｂ
だけ遅延させた信号である。したがって、ＩＤＡＴＡ信
号及びＤＤＡＴＡ信号がともにＬレベルを示す期間があ
り、当該期間にはＯＲ信号がＬレベルとなる。このＯＲ
信号は、ドライバ５又はレシーバ１０にＩＤＡＴＡ信号
のＨレベル持続時間を延長するよう要求する。
のＤＦが５０％より小さい場合の図３のＤＦＣ２０の動
作を示している。図４によれば、ＩＤＡＴＡ信号のＨレ
ベル持続時間が１データ間隔Ｔｂより短くなっている。
ＤＤＡＴＡ信号は、ＩＤＡＴＡ信号を１データ間隔Ｔｂ
だけ遅延させた信号である。したがって、ＩＤＡＴＡ信
号及びＤＤＡＴＡ信号がともにＬレベルを示す期間があ
り、当該期間にはＯＲ信号がＬレベルとなる。このＯＲ
信号は、ドライバ５又はレシーバ１０にＩＤＡＴＡ信号
のＨレベル持続時間を延長するよう要求する。
【００１９】図５は、調整期間におけるＩＤＡＴＡ信号
のＤＦが５０％より大きい場合の図３のＤＦＣ２０の動
作を示している。図５によれば、ＩＤＡＴＡ信号のＨレ
ベル持続時間が１データ間隔Ｔｂより長くなっている。
ＤＤＡＴＡ信号は、ＩＤＡＴＡ信号を１データ間隔Ｔｂ
だけ遅延させた信号である。したがって、ＩＤＡＴＡ信
号及びＤＤＡＴＡ信号がともにＨレベルを示す期間があ
り、当該期間にはＮＡＮＤ信号がＬレベルとなる。この
ＮＡＮＤ信号は、ドライバ５又はレシーバ１０にＩＤＡ
ＴＡ信号のＨレベル持続時間を短縮するよう要求する。
のＤＦが５０％より大きい場合の図３のＤＦＣ２０の動
作を示している。図５によれば、ＩＤＡＴＡ信号のＨレ
ベル持続時間が１データ間隔Ｔｂより長くなっている。
ＤＤＡＴＡ信号は、ＩＤＡＴＡ信号を１データ間隔Ｔｂ
だけ遅延させた信号である。したがって、ＩＤＡＴＡ信
号及びＤＤＡＴＡ信号がともにＨレベルを示す期間があ
り、当該期間にはＮＡＮＤ信号がＬレベルとなる。この
ＮＡＮＤ信号は、ドライバ５又はレシーバ１０にＩＤＡ
ＴＡ信号のＨレベル持続時間を短縮するよう要求する。
【００２０】図１及び図３の構成によれば、以上のよう
にして調整期間におけるＩＤＡＴＡ信号のＤＦが５０％
に等しくなるようにドライバ５又はレシーバ１０のデー
タ遷移特性を調整したうえで本来のデータ伝送期間に入
ることで、再生クロックＣＫのタイミングジッタが抑制
される。
にして調整期間におけるＩＤＡＴＡ信号のＤＦが５０％
に等しくなるようにドライバ５又はレシーバ１０のデー
タ遷移特性を調整したうえで本来のデータ伝送期間に入
ることで、再生クロックＣＫのタイミングジッタが抑制
される。
【００２１】（第２の実施形態）図６は、本発明の第２
の実施形態に係るクロックリカバリ回路の構成を示して
いる。図６において、送信ユニットはドライバ５を、受
信ユニットはレシーバ１０、ＣＲＵ１５及びＤＦＣ２０
ａをそれぞれ備えている。図１の構成と異なる点は、調
整期間においてＤＦＣ２０ａがＩＤＡＴＡ信号に対する
再生クロックＣＫの位相エラーを検出し、かつ当該位相
エラーの大きさに応じたＤＣＯＮＴ信号をドライバ５又
はレシーバ１０に与えるようになっている点である。
の実施形態に係るクロックリカバリ回路の構成を示して
いる。図６において、送信ユニットはドライバ５を、受
信ユニットはレシーバ１０、ＣＲＵ１５及びＤＦＣ２０
ａをそれぞれ備えている。図１の構成と異なる点は、調
整期間においてＤＦＣ２０ａがＩＤＡＴＡ信号に対する
再生クロックＣＫの位相エラーを検出し、かつ当該位相
エラーの大きさに応じたＤＣＯＮＴ信号をドライバ５又
はレシーバ１０に与えるようになっている点である。
【００２２】図６の構成によれば、調整期間のＩＤＡＴ
Ａ信号に対する再生クロックＣＫの位相エラーが低減さ
れるようにドライバ５又はレシーバ１０のデータ遷移特
性を調整することで、ＩＤＡＴＡ信号のＤＦ調整を達成
することができる。このようにしてドライバ５又はレシ
ーバ１０のデータ遷移特性を調整したうえで本来のデー
タ伝送期間に入ることで、再生クロックＣＫのタイミン
グジッタが抑制される。なお、ＤＦＣ２０ａの例は後述
する。
Ａ信号に対する再生クロックＣＫの位相エラーが低減さ
れるようにドライバ５又はレシーバ１０のデータ遷移特
性を調整することで、ＩＤＡＴＡ信号のＤＦ調整を達成
することができる。このようにしてドライバ５又はレシ
ーバ１０のデータ遷移特性を調整したうえで本来のデー
タ伝送期間に入ることで、再生クロックＣＫのタイミン
グジッタが抑制される。なお、ＤＦＣ２０ａの例は後述
する。
【００２３】（第３の実施形態）図７は、本発明の第３
の実施形態に係るクロックリカバリ回路の構成を示して
いる。図７に示した受信ユニットは、レシーバ１０１
と、ＣＲＵ１０２とを備えている。レシーバ１０１は、
１対の信号線から差動データ（ＤＡＴＡ＋／ＤＡＴＡ
−）信号を受け取り、かつ当該差動データ信号に対応し
たシングルエンドのＩＤＡＴＡ信号を供給する。ＣＲＵ
１０２は、ＩＤＡＴＡ信号に同期したクロック再生のた
めのユニットであって、第１の位相比較器（ＰＤ）１０
３と、第１のチャージポンプ（ＣＰ）１０４と、電圧制
御発振器（ＶＣＯ）１０５と、第２の位相比較器（Ｐ
Ｄ）１１３と、第２のチャージポンプ（ＣＰ）１１４と
で構成されている。１０６は、第１及び第２のＣＰ１０
４，１１４の各々の出力と、ＶＣＯ１０５の入力とに結
合された共通ノードである。ＶＣＯ１０５は、第１及び
第２のＣＰ１０４，１１４により共通ノード１０６に生
成された電圧を制御電圧として受け取り、当該制御電圧
に応じた周波数を有するクロックを生成する。このクロ
ックは、非反転クロック（ＣＫ）信号と、反転クロック
（ＸＣＫ）信号とからなる２相クロックである。第１の
ＰＤ１０３は、ＩＤＡＴＡ信号の立ち上がりエッジに対
するＣＫ信号の立ち上がりエッジの位相エラーを検出
し、かつ当該位相エラーに応じて第１のＣＰ１０４を制
御する。第１のＰＤ１０３、第１のＣＰ１０４及びＶＣ
Ｏ１０５は、第１のＰＬＬパスを構成する。第２のＰＤ
１１３は、ＩＤＡＴＡ信号の立ち下がりエッジに対する
ＸＣＫ信号の立ち下がりエッジの位相エラーを検出し、
かつ当該位相エラーに応じて第２のＣＰ１１４を制御す
る。第２のＰＤ１１３、第２のＣＰ１１４及びＶＣＯ１
０５は、第２のＰＬＬパスを構成する。第１のＰＤ１０
３により検出された位相エラーと、第２のＰＤ１１３に
より検出された位相エラーとの双方が低減されるよう
に、第１及び第２のＰＬＬパスが動作する。更に、第２
のＰＤ１１３の出力はＤＣＯＮＴ信号としてレシーバ１
０１に与えられ、図６において説明したように、当該Ｄ
ＣＯＮＴ信号に応じてレシーバ１０１のデータ遷移特性
が調整される。
の実施形態に係るクロックリカバリ回路の構成を示して
いる。図７に示した受信ユニットは、レシーバ１０１
と、ＣＲＵ１０２とを備えている。レシーバ１０１は、
１対の信号線から差動データ（ＤＡＴＡ＋／ＤＡＴＡ
−）信号を受け取り、かつ当該差動データ信号に対応し
たシングルエンドのＩＤＡＴＡ信号を供給する。ＣＲＵ
１０２は、ＩＤＡＴＡ信号に同期したクロック再生のた
めのユニットであって、第１の位相比較器（ＰＤ）１０
３と、第１のチャージポンプ（ＣＰ）１０４と、電圧制
御発振器（ＶＣＯ）１０５と、第２の位相比較器（Ｐ
Ｄ）１１３と、第２のチャージポンプ（ＣＰ）１１４と
で構成されている。１０６は、第１及び第２のＣＰ１０
４，１１４の各々の出力と、ＶＣＯ１０５の入力とに結
合された共通ノードである。ＶＣＯ１０５は、第１及び
第２のＣＰ１０４，１１４により共通ノード１０６に生
成された電圧を制御電圧として受け取り、当該制御電圧
に応じた周波数を有するクロックを生成する。このクロ
ックは、非反転クロック（ＣＫ）信号と、反転クロック
（ＸＣＫ）信号とからなる２相クロックである。第１の
ＰＤ１０３は、ＩＤＡＴＡ信号の立ち上がりエッジに対
するＣＫ信号の立ち上がりエッジの位相エラーを検出
し、かつ当該位相エラーに応じて第１のＣＰ１０４を制
御する。第１のＰＤ１０３、第１のＣＰ１０４及びＶＣ
Ｏ１０５は、第１のＰＬＬパスを構成する。第２のＰＤ
１１３は、ＩＤＡＴＡ信号の立ち下がりエッジに対する
ＸＣＫ信号の立ち下がりエッジの位相エラーを検出し、
かつ当該位相エラーに応じて第２のＣＰ１１４を制御す
る。第２のＰＤ１１３、第２のＣＰ１１４及びＶＣＯ１
０５は、第２のＰＬＬパスを構成する。第１のＰＤ１０
３により検出された位相エラーと、第２のＰＤ１１３に
より検出された位相エラーとの双方が低減されるよう
に、第１及び第２のＰＬＬパスが動作する。更に、第２
のＰＤ１１３の出力はＤＣＯＮＴ信号としてレシーバ１
０１に与えられ、図６において説明したように、当該Ｄ
ＣＯＮＴ信号に応じてレシーバ１０１のデータ遷移特性
が調整される。
【００２４】図８は、図７中のＣＲＵ１０２のＰＬＬ動
作の例を示している。図８によれば、ビットパターン１
００１０１１０を有するＩＤＡＴＡ信号が、データ間隔
ＴｂでＣＲＵ１０２に供給される。このＩＤＡＴＡ信号
は、ＮＲＺ形式のデータ信号である。第１のＰＬＬパス
は、ＩＤＡＴＡ信号の立ち上がりエッジに対するＣＫ信
号の立ち上がりエッジの位相エラーを０にする。この
際、第１のＰＤ１０３及び第１のＣＰ１０４は、２デー
タ間隔（２Ｔｂ）のうちに各々の出力を更新すればよ
い。一方、第２のＰＬＬパスは、ＩＤＡＴＡ信号の立ち
下がりエッジに対するＸＣＫ信号の立ち下がりエッジの
位相エラーを０にする。ここでも、第２のＰＤ１１３及
び第２のＣＰ１１４は、２データ間隔（２Ｔｂ）のうち
に各々の出力を更新すればよい。つまり、２つのＰＬＬ
パスのインターリーブ動作を採用したことにより、デー
タレートを従来の２倍に高めることが可能になる。
作の例を示している。図８によれば、ビットパターン１
００１０１１０を有するＩＤＡＴＡ信号が、データ間隔
ＴｂでＣＲＵ１０２に供給される。このＩＤＡＴＡ信号
は、ＮＲＺ形式のデータ信号である。第１のＰＬＬパス
は、ＩＤＡＴＡ信号の立ち上がりエッジに対するＣＫ信
号の立ち上がりエッジの位相エラーを０にする。この
際、第１のＰＤ１０３及び第１のＣＰ１０４は、２デー
タ間隔（２Ｔｂ）のうちに各々の出力を更新すればよ
い。一方、第２のＰＬＬパスは、ＩＤＡＴＡ信号の立ち
下がりエッジに対するＸＣＫ信号の立ち下がりエッジの
位相エラーを０にする。ここでも、第２のＰＤ１１３及
び第２のＣＰ１１４は、２データ間隔（２Ｔｂ）のうち
に各々の出力を更新すればよい。つまり、２つのＰＬＬ
パスのインターリーブ動作を採用したことにより、デー
タレートを従来の２倍に高めることが可能になる。
【００２５】図９は、図７中のＣＲＵ１０２のＤＦ調整
動作の例を示している。ここでは、回路の安定動作のた
め、まず第１のＰＬＬパスによりＣＫ信号の立ち上がり
エッジの位相調整が行われた後、第２のＰＤ１１３と、
レシーバ１０１とによりＩＤＡＴＡ信号のＤＦ調整が行
われ、その後に第２のＰＬＬパスによりＸＣＫ信号の立
ち下がりエッジの位相調整が行われるものとする。図９
に示したＤＦ調整動作の例では、ＩＤＡＴＡ信号のＨレ
ベル持続時間が１データ間隔Ｔｂより短くなっている。
したがって、第２のＰＤ１１３は、ＩＤＡＴＡ信号の立
ち下がりエッジに対するＸＣＫ信号の立ち下がりエッジ
の遅れ位相エラーを検出し、当該遅れ位相エラーの大き
さに応じたＤＣＯＮＴ信号をレシーバ１０１に与える。
これに応答してレシーバ１０１は、ＩＤＡＴＡ信号のＨ
レベル持続時間を延長するようにデータ遷移特性を変更
する。その結果、ＩＤＡＴＡ信号のＨレベル持続時間が
１データ間隔Ｔｂと等しくなるように、ＩＤＡＴＡ信号
の立ち下がりエッジの位相が調整される。したがって、
ＸＣＫ信号の立ち上がりエッジがＩＤＡＴＡパルスの中
央に位置する結果となり、ＣＲＵ１０２の次段回路にお
けるデータラッチにとって好都合である。
動作の例を示している。ここでは、回路の安定動作のた
め、まず第１のＰＬＬパスによりＣＫ信号の立ち上がり
エッジの位相調整が行われた後、第２のＰＤ１１３と、
レシーバ１０１とによりＩＤＡＴＡ信号のＤＦ調整が行
われ、その後に第２のＰＬＬパスによりＸＣＫ信号の立
ち下がりエッジの位相調整が行われるものとする。図９
に示したＤＦ調整動作の例では、ＩＤＡＴＡ信号のＨレ
ベル持続時間が１データ間隔Ｔｂより短くなっている。
したがって、第２のＰＤ１１３は、ＩＤＡＴＡ信号の立
ち下がりエッジに対するＸＣＫ信号の立ち下がりエッジ
の遅れ位相エラーを検出し、当該遅れ位相エラーの大き
さに応じたＤＣＯＮＴ信号をレシーバ１０１に与える。
これに応答してレシーバ１０１は、ＩＤＡＴＡ信号のＨ
レベル持続時間を延長するようにデータ遷移特性を変更
する。その結果、ＩＤＡＴＡ信号のＨレベル持続時間が
１データ間隔Ｔｂと等しくなるように、ＩＤＡＴＡ信号
の立ち下がりエッジの位相が調整される。したがって、
ＸＣＫ信号の立ち上がりエッジがＩＤＡＴＡパルスの中
央に位置する結果となり、ＣＲＵ１０２の次段回路にお
けるデータラッチにとって好都合である。
【００２６】以上のとおり、図７の構成によれば、デー
タレートを従来の２倍に高めることができ、かつ再生ク
ロックのタイミングジッタを抑制することができる。な
お、第２のＰＤ１１３の出力に代えて第１のＰＤ１０３
の出力をレシーバ１０１に与えるべきＤＣＯＮＴ信号と
して利用することも可能である。
タレートを従来の２倍に高めることができ、かつ再生ク
ロックのタイミングジッタを抑制することができる。な
お、第２のＰＤ１１３の出力に代えて第１のＰＤ１０３
の出力をレシーバ１０１に与えるべきＤＣＯＮＴ信号と
して利用することも可能である。
【００２７】（第４の実施形態）図１０は、本発明の第
４の実施形態に係るクロックリカバリ回路の構成を示し
ている。図１０中のＣＲＵ１０２では、図７の構成に第
３の位相比較器（ＰＤ）３０１と、第１及び第２の遅延
回路（Ｄ）３０２，３０３と、第３及び第４の遅延回路
（Ｄ）３１２，３１３とが付加されている。これらの遅
延回路３０２，３０３，３１２，３１３は、各々可変の
遅延量を有する。例えば、各遅延量の初期値が０に設定
される。ＯＤＡＴＡは出力データ信号を、ＯＣＫは出力
クロック信号をそれぞれ表している。
４の実施形態に係るクロックリカバリ回路の構成を示し
ている。図１０中のＣＲＵ１０２では、図７の構成に第
３の位相比較器（ＰＤ）３０１と、第１及び第２の遅延
回路（Ｄ）３０２，３０３と、第３及び第４の遅延回路
（Ｄ）３１２，３１３とが付加されている。これらの遅
延回路３０２，３０３，３１２，３１３は、各々可変の
遅延量を有する。例えば、各遅延量の初期値が０に設定
される。ＯＤＡＴＡは出力データ信号を、ＯＣＫは出力
クロック信号をそれぞれ表している。
【００２８】第１の遅延回路３０２は第２のＰＤ１１３
のデータ入力パス（ＩＤＡＴＡ信号の入力パス）に、第
２の遅延回路３０３は第２のＰＤ１１３のクロック入力
パス（ＸＣＫ信号の入力パス）にそれぞれ挿入されてい
る。第３のＰＤ３０１は、第１の遅延回路３０２の出力
に対する第２の遅延回路３０３の出力の位相エラーを検
出し、当該位相エラーが低減されるように第１の遅延回
路３０２の遅延量又は第２の遅延回路３０３の遅延量の
いずれか一方を調整する。具体例をもって説明すると、
第３のＰＤ３０１は、第１の遅延回路３０２の出力に現
れるＤＤＡＴＡ信号の立ち下がりエッジに対して、第２
の遅延回路３０３の出力信号の立ち下がりエッジが遅れ
位相エラーを有することを検出した場合には、当該遅れ
位相エラーが低減されるように第１の遅延回路３０２の
遅延量を増大させてこれを保持させる。これとは逆に、
第２の遅延回路３０３の出力信号の立ち下がりエッジが
ＤＤＡＴＡ信号の立ち下がりエッジに対して進み位相エ
ラーを有することを検出した場合には、第３のＰＤ３０
１は、当該進み位相エラーが低減されるように第２の遅
延回路３０３の遅延量を増大させてこれを保持させる。
このような第１の遅延回路３０２の遅延量又は第２の遅
延回路３０３の遅延量の調整のために、本来のデータ伝
送期間に先立って、１と０とが交互に繰り返し出現する
規則的なビットパターンを有するシリアルデータに基づ
く調整信号を第１の遅延回路３０２が受け取る期間が設
けられる。つまり、図７の構成におけるＤＦ調整とは違
って図１０の構成では遅延調整が実行されるのである。
したがって、図１０の構成ではＩＤＡＴＡ信号のＤＦが
５０％に等しくなくてもかまわない。
のデータ入力パス（ＩＤＡＴＡ信号の入力パス）に、第
２の遅延回路３０３は第２のＰＤ１１３のクロック入力
パス（ＸＣＫ信号の入力パス）にそれぞれ挿入されてい
る。第３のＰＤ３０１は、第１の遅延回路３０２の出力
に対する第２の遅延回路３０３の出力の位相エラーを検
出し、当該位相エラーが低減されるように第１の遅延回
路３０２の遅延量又は第２の遅延回路３０３の遅延量の
いずれか一方を調整する。具体例をもって説明すると、
第３のＰＤ３０１は、第１の遅延回路３０２の出力に現
れるＤＤＡＴＡ信号の立ち下がりエッジに対して、第２
の遅延回路３０３の出力信号の立ち下がりエッジが遅れ
位相エラーを有することを検出した場合には、当該遅れ
位相エラーが低減されるように第１の遅延回路３０２の
遅延量を増大させてこれを保持させる。これとは逆に、
第２の遅延回路３０３の出力信号の立ち下がりエッジが
ＤＤＡＴＡ信号の立ち下がりエッジに対して進み位相エ
ラーを有することを検出した場合には、第３のＰＤ３０
１は、当該進み位相エラーが低減されるように第２の遅
延回路３０３の遅延量を増大させてこれを保持させる。
このような第１の遅延回路３０２の遅延量又は第２の遅
延回路３０３の遅延量の調整のために、本来のデータ伝
送期間に先立って、１と０とが交互に繰り返し出現する
規則的なビットパターンを有するシリアルデータに基づ
く調整信号を第１の遅延回路３０２が受け取る期間が設
けられる。つまり、図７の構成におけるＤＦ調整とは違
って図１０の構成では遅延調整が実行されるのである。
したがって、図１０の構成ではＩＤＡＴＡ信号のＤＦが
５０％に等しくなくてもかまわない。
【００２９】第３の遅延回路３１２はＩＤＡＴＡ信号と
ＯＤＡＴＡ信号との間に、第４の遅延回路３１３はＸＣ
Ｋ信号とＯＣＫ信号との間にそれぞれ挿入されている。
第３の遅延回路３１２は、第３のＰＤ３０１により制御
されて、第１の遅延回路３０２の遅延量の半分だけＩＤ
ＡＴＡ信号を遅延させた信号をＯＤＡＴＡ信号として出
力する。第４の遅延回路３１３は、第３のＰＤ３０１に
より制御されて、第２の遅延回路３０３の遅延量の半分
だけＸＣＫ信号を遅延させた信号をＯＣＫ信号として出
力する。
ＯＤＡＴＡ信号との間に、第４の遅延回路３１３はＸＣ
Ｋ信号とＯＣＫ信号との間にそれぞれ挿入されている。
第３の遅延回路３１２は、第３のＰＤ３０１により制御
されて、第１の遅延回路３０２の遅延量の半分だけＩＤ
ＡＴＡ信号を遅延させた信号をＯＤＡＴＡ信号として出
力する。第４の遅延回路３１３は、第３のＰＤ３０１に
より制御されて、第２の遅延回路３０３の遅延量の半分
だけＸＣＫ信号を遅延させた信号をＯＣＫ信号として出
力する。
【００３０】図１１は、図１０中のＣＲＵ１０２の動作
例を示している。ここでは、回路の安定動作のため、ま
ず第１のＰＬＬパスによりＣＫ信号の立ち上がりエッジ
の位相調整が行われた後、第３のＰＤ３０１と、第１の
遅延回路３０２と、第２の遅延回路３０３とにより遅延
調整が行われ、その後に第２のＰＬＬパスによりＸＣＫ
信号の立ち下がりエッジの位相調整が行われるものとす
る。図１１に示した遅延調整動作の例では、ＩＤＡＴＡ
信号のＨレベル持続時間が１データ間隔Ｔｂより短くな
っている。したがって、ＩＤＡＴＡ信号の立ち下がりエ
ッジに対するＸＣＫ信号の立ち下がりエッジの遅れ位相
エラーが第３のＰＤ３０１により検出され、当該遅れ位
相エラーに応じた遅延量Ｔｄが第１の遅延回路３０２に
よりＩＤＡＴＡ信号とＤＤＡＴＡ信号との間に与えられ
る。その結果、図１１に示すように、ＤＤＡＴＡ信号の
立ち下がりエッジに対するＸＣＫ信号の立ち下がりエッ
ジの位相エラーが０となる。これに呼応して、第３の遅
延回路３１２は、ＩＤＡＴＡ信号とＯＤＡＴＡ信号との
間に遅延量Ｔｄ／２を与える。したがって、ＯＣＫ信号
の立ち上がりエッジがＯＤＡＴＡパルスの中央に位置す
る結果となり、ＣＲＵ１０２の次段回路におけるデータ
ラッチにとって好都合である。
例を示している。ここでは、回路の安定動作のため、ま
ず第１のＰＬＬパスによりＣＫ信号の立ち上がりエッジ
の位相調整が行われた後、第３のＰＤ３０１と、第１の
遅延回路３０２と、第２の遅延回路３０３とにより遅延
調整が行われ、その後に第２のＰＬＬパスによりＸＣＫ
信号の立ち下がりエッジの位相調整が行われるものとす
る。図１１に示した遅延調整動作の例では、ＩＤＡＴＡ
信号のＨレベル持続時間が１データ間隔Ｔｂより短くな
っている。したがって、ＩＤＡＴＡ信号の立ち下がりエ
ッジに対するＸＣＫ信号の立ち下がりエッジの遅れ位相
エラーが第３のＰＤ３０１により検出され、当該遅れ位
相エラーに応じた遅延量Ｔｄが第１の遅延回路３０２に
よりＩＤＡＴＡ信号とＤＤＡＴＡ信号との間に与えられ
る。その結果、図１１に示すように、ＤＤＡＴＡ信号の
立ち下がりエッジに対するＸＣＫ信号の立ち下がりエッ
ジの位相エラーが０となる。これに呼応して、第３の遅
延回路３１２は、ＩＤＡＴＡ信号とＯＤＡＴＡ信号との
間に遅延量Ｔｄ／２を与える。したがって、ＯＣＫ信号
の立ち上がりエッジがＯＤＡＴＡパルスの中央に位置す
る結果となり、ＣＲＵ１０２の次段回路におけるデータ
ラッチにとって好都合である。
【００３１】以上のとおり、図１０の構成によれば、デ
ータレートを従来の２倍に高めることができ、かつ再生
クロックのタイミングジッタを抑制することができる。
なお、遅延調整のための第１及び第２の遅延回路３０
２，３０３を第２のＰＬＬパスに代えて第１のＰＬＬパ
スに挿入することも可能である。
ータレートを従来の２倍に高めることができ、かつ再生
クロックのタイミングジッタを抑制することができる。
なお、遅延調整のための第１及び第２の遅延回路３０
２，３０３を第２のＰＬＬパスに代えて第１のＰＬＬパ
スに挿入することも可能である。
【００３２】なお、図１及び図６中のレシーバ１０はシ
ングルエンド出力を有するものとしたが、本発明は差動
出力型のレシーバを備えたクロックリカバリ回路にも適
用可能である。図７及び図１０中のレシーバ１０１につ
いても同様である。
ングルエンド出力を有するものとしたが、本発明は差動
出力型のレシーバを備えたクロックリカバリ回路にも適
用可能である。図７及び図１０中のレシーバ１０１につ
いても同様である。
【００３３】
【発明の効果】以上説明してきたとおり、本発明のクロ
ックリカバリ回路によれば、規則的なビットパターンを
用いてドライバ又はレシーバのデータ遷移特性を調整す
る期間を設け、本来のデータ伝送期間では調整済みの遷
移特性に基づくデータ信号からクロックを再生すること
としたので、再生クロックのタイミングジッタを抑制す
ることができる。
ックリカバリ回路によれば、規則的なビットパターンを
用いてドライバ又はレシーバのデータ遷移特性を調整す
る期間を設け、本来のデータ伝送期間では調整済みの遷
移特性に基づくデータ信号からクロックを再生すること
としたので、再生クロックのタイミングジッタを抑制す
ることができる。
【００３４】また、本発明のクロックリカバリユニット
によれば、データ信号の立ち上がりエッジに応答した位
相比較及びＣＰ動作のための構成部分と、当該データ信
号の立ち下がりエッジに応答した位相比較及びＣＰ動作
のための構成部分とをそれぞれ設け、これらの構成部分
をインターリーブ動作させることとしたので、データレ
ートを従来の２倍に高めることができる。
によれば、データ信号の立ち上がりエッジに応答した位
相比較及びＣＰ動作のための構成部分と、当該データ信
号の立ち下がりエッジに応答した位相比較及びＣＰ動作
のための構成部分とをそれぞれ設け、これらの構成部分
をインターリーブ動作させることとしたので、データレ
ートを従来の２倍に高めることができる。
【図１】本発明の第１の実施形態に係るクロックリカバ
リ回路の構成を示すブロック図である。
リ回路の構成を示すブロック図である。
【図２】図１中のデューティファクタコントローラ（Ｄ
ＦＣ）の詳細構成例を示す回路図である。
ＦＣ）の詳細構成例を示す回路図である。
【図３】図１中のＤＦＣの他の詳細構成例を示す回路図
である。
である。
【図４】調整期間におけるデータ信号のＤＦが５０％よ
り小さい場合の図３のＤＦＣの動作を説明するためのタ
イミングチャート図である。
り小さい場合の図３のＤＦＣの動作を説明するためのタ
イミングチャート図である。
【図５】調整期間におけるデータ信号のＤＦが５０％よ
り大きい場合の図３のＤＦＣの動作を説明するためのタ
イミングチャート図である。
り大きい場合の図３のＤＦＣの動作を説明するためのタ
イミングチャート図である。
【図６】本発明の第２の実施形態に係るクロックリカバ
リ回路の構成を示すブロック図である。
リ回路の構成を示すブロック図である。
【図７】本発明の第３の実施形態に係るクロックリカバ
リ回路の構成を示すブロック図である。
リ回路の構成を示すブロック図である。
【図８】図７中のクロックリカバリユニット（ＣＲＵ）
のＰＬＬ動作を説明するためのタイミングチャート図で
ある。
のＰＬＬ動作を説明するためのタイミングチャート図で
ある。
【図９】図７中のＣＲＵのＤＦ調整動作を説明するため
のタイミングチャート図である。
のタイミングチャート図である。
【図１０】本発明の第４の実施形態に係るクロックリカ
バリ回路の構成を示すブロック図である。
バリ回路の構成を示すブロック図である。
【図１１】図１０中のＣＲＵの動作を説明するためのタ
イミングチャート図である。
イミングチャート図である。
５ ドライバ １０ レシーバ １５ クロックリカバリユニット（ＣＲＵ） ２０，２０ａ デューティファクタコントローラ（ＤＦ
Ｃ） ３０ 積分回路 ４０ Ａ／Ｄコンバータ（ＡＤＣ） ４５ 遅延回路 ５０ 論理回路 １０１ レシーバ １０２ クロックリカバリユニット（ＣＲＵ） １０３ 位相比較器（ＰＤ） １０４ チャージポンプ（ＣＰ） １０５ 電圧制御発振器（ＶＣＯ） １０６ 共通ノード １１３ 位相比較器（ＰＤ） １１４ チャージポンプ（ＣＰ） ３０１ 位相比較器（ＰＤ） ３０２，３０３ 遅延回路 ３１２，３１３ 遅延回路 ＣＫ 非反転クロック信号 ＤＣＯＮＴ デューティファクタコントロール信号 ＤＤＡＴＡ 遅延データ信号 ＩＤＡＴＡ 入力データ信号 ＯＣＫ 出力クロック信号 ＯＤＡＴＡ 出力データ信号 ＸＣＫ 反転クロック信号
Ｃ） ３０ 積分回路 ４０ Ａ／Ｄコンバータ（ＡＤＣ） ４５ 遅延回路 ５０ 論理回路 １０１ レシーバ １０２ クロックリカバリユニット（ＣＲＵ） １０３ 位相比較器（ＰＤ） １０４ チャージポンプ（ＣＰ） １０５ 電圧制御発振器（ＶＣＯ） １０６ 共通ノード １１３ 位相比較器（ＰＤ） １１４ チャージポンプ（ＣＰ） ３０１ 位相比較器（ＰＤ） ３０２，３０３ 遅延回路 ３１２，３１３ 遅延回路 ＣＫ 非反転クロック信号 ＤＣＯＮＴ デューティファクタコントロール信号 ＤＤＡＴＡ 遅延データ信号 ＩＤＡＴＡ 入力データ信号 ＯＣＫ 出力クロック信号 ＯＤＡＴＡ 出力データ信号 ＸＣＫ 反転クロック信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉河 武文 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5J106 AA04 CC01 CC24 CC30 CC58 DD01 DD32 DD43 GG18 KK25 5K047 AA06 FF02 GG13 GG22 MM33 MM35 MM45 MM46 MM63
Claims (12)
- 【請求項１】 再生クロックのタイミングジッタが抑制
されたクロックリカバリ回路であって、 第１の期間には規則的なビットパターンを有するシリア
ルデータに、前記第１の期間の後の第２の期間には任意
のビットパターンを有するシリアルデータにそれぞれ基
づくデータ信号を供給するための送受信手段と、 前記第１の期間において、前記送受信手段から供給され
たデータ信号のデューティファクタエラーが低減される
ように前記送受信手段のデータ遷移特性を調整し、これ
を保持させるためのデューティファクタコントローラ
と、 前記第２の期間において、前記送受信手段から供給され
たデータ信号に同期したクロックを当該データ信号から
再生するためのクロックリカバリユニットとを備えたこ
とを特徴とするクロックリカバリ回路。 - 【請求項２】 請求項１記載のクロックリカバリ回路に
おいて、 前記送受信手段は、 差動データ信号を供給するためのドライバと、 前記ドライバから差動データ信号を受け取り、かつ当該
差動データ信号に対応したシングルエンドデータ信号を
供給するためのレシーバとを備え、 前記ドライバ又はレシーバのデータ遷移特性が前記デュ
ーティファクタコントローラにより調整されることを特
徴とするクロックリカバリ回路。 - 【請求項３】 請求項１記載のクロックリカバリ回路に
おいて、 前記デューティファクタコントローラは、前記データ信
号のデューティファクタエラーを表すアナログ電圧を出
力するように当該データ信号を積分するための積分回路
を備えたことを特徴とするクロックリカバリ回路。 - 【請求項４】 請求項３記載のクロックリカバリ回路に
おいて、 前記デューティファクタコントローラは、前記積分回路
のアナログ出力電圧に応じたディジタル信号をデューテ
ィファクタコントロール信号として前記送受信手段に与
えるためのＡ／Ｄコンバータを更に備えたことを特徴と
するクロックリカバリ回路。 - 【請求項５】 請求項１記載のクロックリカバリ回路に
おいて、 前記デューティファクタコントローラは、 前記データ信号に対して１データ間隔の遅延を有する遅
延データ信号を生成するための遅延回路と、 前記データ信号と前記遅延データ信号との複数の論理演
算結果に応じたデューティファクタコントロール信号を
前記送受信手段に与えるための論理回路とを備えたこと
を特徴とするクロックリカバリ回路。 - 【請求項６】 請求項１記載のクロックリカバリ回路に
おいて、 前記デューティファクタコントローラは、前記データ信
号に対する前記クロックの位相エラーを検出し、かつ当
該位相エラーの大きさに応じたデューティファクタコン
トロール信号を前記送受信手段に与えるための手段を備
えたことを特徴とするクロックリカバリ回路。 - 【請求項７】 与えられたデータ信号に同期したクロッ
ク再生のためのクロックリカバリユニットであって、 ある制御電圧に応じた周波数を有するクロックを生成す
るための電圧制御発振器と、 各々の出力が共通ノードに結合された第１及び第２のチ
ャージポンプと、 前記データ信号の立ち上がりエッジ又は立ち下がりエッ
ジのいずれか一方に対する前記クロックの位相エラーを
検出し、かつ当該位相エラーに応じて前記第１のチャー
ジポンプを制御するための第１の位相比較器と、 前記データ信号の他方のエッジに対する前記クロックの
位相エラーを検出し、かつ当該位相エラーに応じて前記
第２のチャージポンプを制御するための第２の位相比較
器とを備え、 前記第１の位相比較器により検出された位相エラーと、
前記第２の位相比較器により検出された位相エラーとの
双方が低減されるように、前記第１及び第２のチャージ
ポンプにより前記共通ノードに生成された電圧が前記制
御電圧として前記電圧制御発振器に与えられることを特
徴とするクロックリカバリユニット。 - 【請求項８】 請求項７記載のクロックリカバリユニッ
トにおいて、 前記データ信号は、ＮＲＺ形式のデータ信号であること
を特徴とするクロックリカバリユニット。 - 【請求項９】 請求項７記載のクロックリカバリユニッ
トにおいて、 前記第１又は第２の位相比較器のいずれか一方の出力に
応じて前記データ信号の遷移特性を制御するための手段
を更に備えたことを特徴とするクロックリカバリユニッ
ト。 - 【請求項１０】 請求項７記載のクロックリカバリユニ
ットにおいて、 前記第２の位相比較器のデータ入力パスに挿入された第
１の遅延回路と、 前記第２の位相比較器のクロック入力パスに挿入された
第２の遅延回路と、 前記第１の遅延回路の出力に対する前記第２の遅延回路
の出力の位相エラーを検出し、かつ当該位相エラーが低
減されるように前記第１又は第２の遅延回路の遅延量を
調整するための第３の位相比較器とを更に備えたことを
特徴とするクロックリカバリユニット。 - 【請求項１１】 請求項１０記載のクロックリカバリユ
ニットにおいて、 前記第１の遅延回路が前記データ信号に代えて規則的な
ビットパターンを有するシリアルデータに基づく調整信
号を受け取る期間が設けられ、 前記第３の位相比較器は、前記調整信号に応答した前記
第１の遅延回路の出力に対して前記第２の遅延回路の出
力の遅れ位相エラーを検出した場合には、当該遅れ位相
エラーが低減されるように前記第１の遅延回路の遅延量
を増大させてこれを保持させ、前記調整信号に応答した
前記第１の遅延回路の出力に対して前記第２の遅延回路
の出力の進み位相エラーを検出した場合には、当該進み
位相エラーが低減されるように前記第２の遅延回路の遅
延量を増大させてこれを保持させることを特徴とするク
ロックリカバリユニット。 - 【請求項１２】 請求項１０記載のクロックリカバリユ
ニットにおいて、 前記第１の遅延回路の遅延量の半分だけ前記データ信号
を遅延させて出力する第３の遅延回路と、 前記第２の遅延回路の遅延量の半分だけ前記クロックを
遅延させて出力する第４の遅延回路とを更に備えたこと
を特徴とするクロックリカバリユニット。
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|---|---|---|---|
| JP2002001385A JP3603071B2 (ja) | 2001-01-24 | 2002-01-08 | クロックリカバリ回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001015342 | 2001-01-24 | ||
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Publications (2)
| Publication Number | Publication Date |
|---|---|
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ID=26608185
Family Applications (1)
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| JP2002001385A Expired - Fee Related JP3603071B2 (ja) | 2001-01-24 | 2002-01-08 | クロックリカバリ回路 |
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| JP (1) | JP3603071B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372380B2 (en) | 2003-03-11 | 2008-05-13 | Matsushita Elecetric Industrial Co., Ltd. | Data transmitting/receiving device |
| JP2011098100A (ja) * | 2009-11-06 | 2011-05-19 | Toshiba Corp | 磁気共鳴画像診断装置および位相比較器 |
| JP2014057872A (ja) * | 2013-11-11 | 2014-04-03 | Toshiba Corp | 磁気共鳴画像診断装置 |
-
2002
- 2002-01-08 JP JP2002001385A patent/JP3603071B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372380B2 (en) | 2003-03-11 | 2008-05-13 | Matsushita Elecetric Industrial Co., Ltd. | Data transmitting/receiving device |
| JP2011098100A (ja) * | 2009-11-06 | 2011-05-19 | Toshiba Corp | 磁気共鳴画像診断装置および位相比較器 |
| JP2014057872A (ja) * | 2013-11-11 | 2014-04-03 | Toshiba Corp | 磁気共鳴画像診断装置 |
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| Publication number | Publication date |
|---|---|
| JP3603071B2 (ja) | 2004-12-15 |
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