WO2019026362A1 - 送信装置、および通信システム - Google Patents

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WO2019026362A1
WO2019026362A1 PCT/JP2018/017113 JP2018017113W WO2019026362A1 WO 2019026362 A1 WO2019026362 A1 WO 2019026362A1 JP 2018017113 W JP2018017113 W JP 2018017113W WO 2019026362 A1 WO2019026362 A1 WO 2019026362A1
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WO
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clock signal
data
transmission
clock
signal
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PCT/JP2018/017113
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English (en)
French (fr)
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幸雄 下村
杉岡　達也
克史 花岡
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ソニーセミコンダクタソリューションズ株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Definitions

  • the present disclosure relates to a transmitter and a communication system.
  • one method for achieving a reduction in power of the transmitting device during a pause period of data transmission is as follows. And a method of starting signal transmission after the pause period has elapsed.
  • data can not be transmitted efficiently because of the following reasons.
  • -It takes time for the DC (Direct Current) potential to return to the level before the pause when signal transmission is resumed after the pause period has elapsed.
  • DC Direct Current
  • CDR Lock Synchronization in CDR (Clock Data Recovery) circuit
  • the present disclosure proposes a new and improved transmitter and communication system capable of achieving low power consumption while maintaining CDR synchronization in a receiver.
  • a clock signal generation unit that generates a clock signal, and data based on the clock signal and transmitting data embedded with the clock signal or a synchronization signal for maintaining synchronization with CDR are transmitted.
  • a transmitting unit and in the data transmission period, the clock signal generating unit generates a first clock signal for data transmission, and the transmitting unit generates the first clock based on the first clock signal.
  • the data in which the signal is embedded is transmitted, and the clock signal generation unit generates a second clock signal having a frequency lower than that of the first clock signal in a pause period of data transmission, and the transmission unit generates the second clock signal.
  • a transmitter is provided that transmits the synchronization signal based on a clock signal.
  • a transmitting apparatus that transmits data embedded with a clock signal or a synchronization signal for maintaining synchronization of CDRs, and the clock signal extracted from the received data or the synchronization signal
  • a receiver including a CDR circuit that generates a synchronization clock signal synchronized with the extracted clock signal
  • the transmitter including a clock signal generation unit that generates the clock signal, and the clock signal based on the clock signal.
  • a transmission unit that transmits data in which the clock signal is embedded or transmits the synchronization signal, and in a period of data transmission, the clock signal generation unit is a first clock signal for data transmission.
  • the transmission unit transmits data in which the first clock signal is embedded based on the first clock signal, and In the idle period of transmission, the clock signal generation unit generates a second clock signal having a frequency lower than that of the first clock signal, and the transmission unit transmits the synchronization signal based on the second clock signal.
  • a communication system is provided.
  • power consumption can be reduced while maintaining synchronization of CDRs in a receiving apparatus.
  • FIG. 19 is an explanatory drawing showing an example of a format used for transmission of image data of one frame between the image sensor and the DSP shown in FIG. 18; It is explanatory drawing which shows an example of the structure of a header.
  • FIG. 21 is an explanatory diagram for describing various data included in the header shown in FIG. 20. It is explanatory drawing which shows an example of the bit sequence which comprises one set of header information and a CRC code.
  • FIG. 19 is an explanatory drawing showing an example of data transmission in the communication system shown in FIG. 18;
  • FIG. 1 is an explanatory view showing an example of a configuration of a communication system 1000 according to the present embodiment.
  • the communication system 1000 includes, for example, a transmission device 100 and a reception device 200.
  • the transmission device 100 and the reception device 200 transmit and receive data, for example, via the transmission path T.
  • the communication system 1000 may be, for example, a peripheral component interconnect (PCI) Express, a universal serial bus (USB) 3.x, a display port, a mobile industry processor interface (MIPI) M-PHY, a VbyOne, a scalable low voltage (SLVS-EC).
  • PCI peripheral component interconnect
  • USB universal serial bus
  • MIPI mobile industry processor interface
  • VbyOne a scalable low voltage
  • SLVS-EC scalable low voltage
  • the transmission path T is a differential signal line
  • the transmission device 100 and the reception device 200 transmit and receive data by differential signals as an example, and the configuration of each of the transmission device 100 and the reception device 200 An example will be described.
  • Receiver 200 The receiving device 200 is a device having a function of receiving data transmitted from the transmitting device 100.
  • the receiving device 200 at least includes a CDR circuit that extracts a clock signal from the received data or synchronization signal (described later) and generates a synchronization clock signal synchronized with the extracted clock signal.
  • the receiving device 200 may decode data transmitted from the transmitting device 100 based on the synchronization clock signal.
  • the decoded data is processed, for example, by an external device of the receiving device 200 or a processor included in the receiving device 200.
  • FIG. 2 is a block diagram showing an example of the configuration of the receiving device 200 according to the present embodiment.
  • the receiver 200 includes, for example, a receiver circuit 202, a CDR circuit 204, a demultiplexer 206, and a decoder 208.
  • the CDR circuit 204 is shown as "CDR”
  • the demultiplexer 206 is shown as “DEMUX”
  • the decoder 208 is shown as "Decoder" (the same applies to the other figures).
  • the receiving device 200 may use power supplied from an internal power supply (not shown) such as a battery included in the receiving device 200 or power supplied from an external power supply connected to the receiving device 200. To drive.
  • an internal power supply not shown
  • an external power supply connected to the receiving device 200.
  • the receiver circuit 202 converts the current flowing in the differential signal line into a voltage signal.
  • the voltage signal converted in the data transmission period is a signal corresponding to the data in which the clock signal is embedded
  • the voltage signal converted in the idle period of the data transmission is a signal indicating a synchronization signal. is there.
  • the pause period of data transmission according to the present embodiment includes, for example, any period during which transmission of data to be transmitted during data transmission is not performed, such as a blanking period of image data.
  • the receiver circuit 202 may be, for example, a current-voltage conversion circuit using an operational amplifier.
  • the CDR circuit 204 generates a clock signal (hereinafter, referred to as “synchronization clock signal”) synchronized with data from the voltage signal.
  • the CDR circuit 204 extracts a clock signal from the voltage signal, and generates a synchronized clock signal synchronized with the extracted clock signal.
  • the voltage signal converted in the data transmission period is a signal corresponding to the data in which the clock signal is embedded, and the voltage signal converted in the idle period of the data transmission is a signal indicating a synchronization signal. is there. That is, CDR circuit 204 extracts the clock signal from the received data or synchronization signal.
  • Examples of the CDR circuit 204 include a PLL (Phase Locked Loop) circuit.
  • the demultiplexer 206 converts the received serial data into parallel data to perform demultiplexing.
  • the decoder 208 decodes the signal demultiplexed by the demultiplexer 206.
  • the receiving apparatus 200 receives the data transmitted from the transmitting apparatus 100 by having the configuration shown in FIG. 2, for example.
  • the configuration of the receiving device 200 according to the present embodiment is not limited to the example shown in FIG.
  • Demultiplexer 206 and decoder 208 shown in FIG. 2 may be circuits external to the receiver 200.
  • FIG. 2 shows an example of the configuration of the receiving apparatus 200 corresponding to the case where the transmission path T is a differential signal line, the receiving apparatus 200 can have a configuration corresponding to the transmission path T. is there.
  • Transmitter 100 [1-2-1] "Method for transmitting device to stop transmission of signal in idle period and start transmission of signal after idle period", and “Method for transmitting invalid data during idle period of data transmission” About the “Before transmitting an example of the configuration of the transmitting apparatus 100 according to the present embodiment, the above-mentioned“ method of stopping transmission of signal in idle period and starting signal transmission after idle period has elapsed ” And “The method of transmitting invalid data during the idle period of data transmission” will be described again.
  • FIG. 3 is an explanatory diagram for describing “a method of stopping transmission of a signal during a pause period and starting signal transmission after the pause period has elapsed”.
  • the transmitting apparatus stops transmission of a signal in a blanking period of image data (an example of a pause period of data transmission, and the same applies hereinafter), and an effective image period (blank period)
  • An example of a period of data transmission shows an operation in the case of starting transmission of a signal.
  • the transmitter needs to transmit a signal for synchronization in the CDR circuit before the effective image period after the blanking period has elapsed, and the time for synchronization in the CDR circuit is also required. It takes. Also, as described above, when the signal transmission is resumed after the blanking period of the image data has elapsed, it takes time for the DC potential to return to the level before the pause.
  • FIG. 4 is an explanatory diagram for describing “a method of transmitting invalid data during a data transmission pause period”. Similar to FIG. 3, FIG. 4 shows the operation in the case where the transmitting device transmits image data.
  • FIG. 5 is an explanatory view showing an example of the configuration of the transmission apparatus 10 to which “a method of transmitting invalid data in a data transmission pause period” is applied.
  • FIG. 5 shows an example in which the transmitting apparatus 10 transmits 10 [bit] of parallel data as serial data.
  • the transmission device 10 includes, for example, a PLL circuit 12 and a transmission unit 14.
  • the transmission device 10 may use power supplied from an internal power supply (not shown) such as a battery included in the transmission device 10 or power supplied from an external power supply connected to the transmission device 10. , To drive.
  • the PLL circuit 12 plays a role of a clock signal generation unit in the transmitter 10 and generates a clock signal. For example, when the transmission rate of data in the transmission apparatus 10 is 5 Gbps, a clock signal with a frequency of 2.5 GHz can be cited as a clock signal generated by the PLL circuit 12.
  • the transmission unit 14 operates based on the clock signal generated by the PLL circuit 12 and transmits data in which the clock signal is embedded.
  • the transmission unit 14 includes, for example, a multiplexer 16, a D-type flip flop 18, a selector 20, a driver 22, and a divider circuit 24.
  • FIG. 5 shows an example in which the multiplexer 16 is a 10-input 2-output multiplexer, and the multiplexer 16 is shown as “MUX 10: 2”. Further, FIG. 5 shows an example in which the divider circuit 24 is a five-divider circuit that performs five-fold division.
  • the multiplexer 16, the D-type flip flop 18, and the selector 20 function as a parallel-serial conversion circuit that converts parallel data into serial data.
  • the multiplexer 16 operates based on the clock signal transmitted from the PLL circuit 12 and the signal obtained by dividing the clock signal in the divider circuit 24.
  • the D-type flip flop 18 and the selector 20 operate based on the clock signal transmitted from the PLL circuit 12.
  • FIG. 6 is an explanatory diagram showing an example of the operation of the transmission device 10 shown in FIG. 5, and shows an example of a generation operation of serial data in which a clock signal is embedded based on the clock signal generated by the PLL circuit 12. .
  • the driver 22 transmits serial data in which the clock signal is embedded by current-driving the differential signal line.
  • the transmitter 10 has, for example, the configuration shown in FIG.
  • the selector 20 corresponding to the exit portion of the data to be transmitted operates with a clock equal to the data rate to be always transmitted. Therefore, the power consumption of the transmission apparatus 10 is large, and the reduction of the power consumption is not desirable.
  • the transmission apparatus 100 is an apparatus having a function of transmitting data in which a clock signal is embedded during data transmission. For example, arbitrary data such as image data generated by imaging with an imaging device or data read from a recording medium is input to the transmission device 100, and a clock signal is embedded in the input data.
  • Send data For example, arbitrary data such as image data generated by imaging with an imaging device or data read from a recording medium is input to the transmission device 100, and a clock signal is embedded in the input data.
  • the transmission apparatus 100 has a function of transmitting a synchronization signal for maintaining CDR synchronization during a pause period of data transmission.
  • the transmission device 100 generates a first clock signal for data transmission in a data transmission period, and transmits data in which a clock signal is embedded based on the first clock signal.
  • the transmission apparatus 100 in the idle period of data transmission, the transmission apparatus 100 generates a second clock signal having a frequency lower than that of the first clock signal, and transmits a synchronization signal based on the second clock signal. That is, the transmission device 100 operates with the second clock signal (low speed clock) whose frequency is lower than that of the first clock signal (high speed clock) for data transmission in the idle period of data transmission.
  • the transmission device 100 can reduce the power consumption in the idle period of data transmission. Also, synchronization of CDRs in the receiving device 200 is maintained by the transmitting device 100 transmitting a synchronization signal in the idle period of data transmission.
  • transmitting device 100 has “a function to transmit data in which a clock signal is embedded in a period of data transmission” and “a function to transmit a synchronization signal in a pause period of data transmission”. Low power consumption can be achieved while maintaining CDR synchronization.
  • FIG. 7 is an explanatory diagram for explaining an example of the operation of the transmission device 100 according to the present embodiment. Similar to FIG. 3, FIG. 7 illustrates an example of an operation in the case where the transmission device 100 transmits image data.
  • the transmitting apparatus 100 transmits a clock waveform (an example of a synchronization signal) obtained by dividing a clock waveform in an effective image period by 5 in a blanking period of image data.
  • a clock waveform an example of a synchronization signal
  • the transmitting apparatus 100 transmits a clock waveform (an example of a synchronization signal) obtained by dividing a clock waveform in an effective image period by 5 in a blanking period of image data.
  • the transmitting device 100 operates with the second clock signal whose frequency is lower than the first clock signal for data transmission in the blanking period of the image data. Therefore, in the transmitting apparatus 100, for example, power consumption is more than in the case where the transmitting apparatus 10 shown in FIG. 5 transmits the clock waveform obtained by dividing the clock waveform in the effective image period by five in the blanking period of Is reduced.
  • the pulse width of the synchronization signal is the maximum Run Length 5 UI in the 8b10b encoding method, but the maximum Run Length differs depending on the encoding method such as 64b / 66b and 128b / 132b. Therefore, the transmitting apparatus 100 can transmit the synchronization signal with a pulse width optimized in accordance with the encoding method.
  • FIG. 8 is an explanatory view showing an example of the configuration of the transmission apparatus 100 according to the present embodiment.
  • FIG. 8 illustrates an example in which the transmitting apparatus 100 transmits parallel data of 10 bits as serial data, as in FIG. 5.
  • the transmission device 100 includes, for example, a clock signal generation unit 102 and a transmission unit 104.
  • the transmission device 100 may include, for example, a processor (not shown) that controls the entire transmission device 100.
  • the transmission device 100 transmits each period (duration of data transmission) by a processor (not shown) included in the transmission device 100 or an external device (eg, a device having the same function as the processor (not shown)) The operation of the pause period of data transmission is controlled.
  • the transmission device 100 may use power supplied from an internal power supply (not shown) such as a battery included in the transmission device 100 or power supplied from an external power supply connected to the transmission device 100. To drive.
  • an internal power supply not shown
  • an external power supply connected to the transmission device 100.
  • Clock signal generation unit 102 The clock signal generation unit 102 generates a clock signal.
  • the clock signal generation unit 102 generates a first clock signal (clock signal for data transmission) in a data transmission period, and generates a second clock signal (a first clock signal) in a data transmission pause period. Generate a low frequency clock signal).
  • the clock signal generation unit 102 includes, for example, a PLL circuit 106 and a clock generation circuit 108.
  • the PLL circuit 106 serves to generate a first clock signal.
  • a clock signal with a frequency of 2.5 [GHz] can be given as the first clock signal generated by the PLL circuit 106.
  • the first clock signal generated by the PLL circuit 106 may be indicated as “Bitclk (HalfRate)”.
  • the clock generation circuit 108 serves to generate a second clock signal.
  • the clock generation circuit 108 generates the second clock signal based on a control signal (for example, “LP_EN” and “LP_MODE” shown in FIG. 8) transmitted from a processor (not shown) of the transmission apparatus 100 or an external apparatus.
  • a control signal for example, “LP_EN” and “LP_MODE” shown in FIG. 8
  • the clock generation circuit 108 generates the second clock signal during the idle period of data transmission, and the second clock signal during the data transmission period. It means not to generate.
  • FIG. 8 shows an example in which data (“odd” and “even” shown in FIG. 8) output from the multiplexer 110 are input to the clock generation circuit 108, the clock generation circuit 108 described later will be described. As shown in the implementation example of FIG. 10, the data output from the multiplexer 110 may not be input to the clock generation circuit 108.
  • the clock generation circuit 108 When generating the second clock signal, the clock generation circuit 108 outputs the generated second clock signal (corresponding to “Bitclk (Low Power)” shown in FIG. 8). When the second clock signal is not generated, the clock generation circuit 108 outputs the first clock signal transmitted from the PLL circuit 106 (corresponding to “Bitclk (High Power)” shown in FIG. 8).
  • a method of realizing the clock generation circuit 108 for example, “a method of generating a second clock signal (low speed clock) from the first clock signal (high speed clock) by a divider circuit and switching by a selector” may be mentioned.
  • FIG. 9 is an explanatory diagram showing an example of the configuration of the clock generation circuit 108 included in the transmission device 100 according to the present embodiment.
  • FIG. 9 shows an example of the configuration of the clock generation circuit 108 corresponding to “a method of generating the second clock signal (low speed clock) from the first clock signal (high speed clock) by the dividing circuit and switching by the selector”.
  • “Bitclk (HalfRate)” shown in FIG. 9 corresponds to the first clock signal
  • “Bitclk (LowPower)” shown in FIG. 9 corresponds to the second clock signal (the same applies to the other drawings).
  • the second clock signal is generated by dividing the first clock signal by the divider circuit 50, and the clock signal to be output is switched by the selector 52.
  • FIG. 10 is an explanatory drawing showing an example of the operation of the transmission apparatus 100 provided with the clock generation circuit 108 shown in FIG.
  • the delay amount differs between the first clock signal and the second clock signal (“delay” shown in FIG. 10). Therefore, in the transmission apparatus 100 including the clock generation circuit 108 shown in FIG. 9, there is a possibility that an edge shift of the clock signal occurs, and when the edge shift occurs, the jitter of the transmission clock occurs. Therefore, in the communication system 1000 including the transmission device 100 including the clock generation circuit 108 shown in FIG. 9, there is a possibility that the CDRs may be out of synchronization.
  • the transmitting apparatus 100 is not configured according to the above-mentioned “method of generating the second clock signal from the first clock signal by the divider circuit and switching by the selector”, but “shaping the waveform of the first clock signal”
  • the configuration according to the method of generating the second clock signal is adopted. That is, the clock generation circuit 108 generates the second clock signal by shaping the waveform of the first clock signal.
  • the clock generation circuit 108 removes the high level pulse of the first clock signal and / or fills the low level pulse of the first clock signal, or the first clock signal.
  • deleting the high level pulse of the first clock signal means, for example, that “a pulse that changes in the order of low level, high level, and low level” in the first clock signal is fixed to low level. It corresponds to being shaped into
  • filling the low level pulse of the first clock signal may be performed, for example, so that “a pulse that changes in the order of high level, low level, and high level” in the first clock signal is fixed to high level. It corresponds to what is done.
  • FIG. 11 is an explanatory view showing another example of the configuration of the clock generation circuit 108 included in the transmission device 100 according to the present embodiment.
  • FIG. 11 shows an example of the configuration of the clock generation circuit 108 corresponding to “a method of generating a second clock signal by shaping the waveform of the first clock signal”.
  • the clock generation circuit 108 includes a signal generation unit 130 and a waveform control unit 132.
  • the signal generation unit 130 removes the high level pulse of the first clock signal ("Chop" shown in FIG. 11. The same applies to other figures below) and the low level pulse of the first clock signal. And one or both of them with the signal ("Fill” shown in FIG. 11. The same applies to the other figures hereinafter).
  • FIG. 11 shows an example in which data (“LP_Data” shown in FIG. 11) is input to the signal generation unit 130, but as shown in an implementation example of the clock generation circuit 108 described later, the signal generation unit Data may not be input to 130.
  • the data input to the signal generation unit 130 (that is, the data input to the clock generation circuit 108) is transmitted from, for example, a processor (not shown) included in the transmission device 100 or an external device.
  • the waveform control unit 132 selectively generates a second clock signal in which the waveform of the first clock signal is shaped based on the signal generated by the signal generation unit 130.
  • FIG. 12 is an explanatory diagram showing an example of an implementation example of the clock generation circuit 108 shown in FIG. 11; “deleting the high level pulse of the first clock signal and the low level pulse of the first clock signal” This shows one example of an implementation example of the clock generation circuit 108 capable of shaping the waveform of the first clock signal by both of the filling and the filling.
  • FIG. 13 is an explanatory drawing showing an example of the operation of the clock generation circuit 108 configured as shown in FIG.
  • the clock generation circuit 108 configured as shown in FIG. 12 eliminates high-level pulses of the first clock signal (high-speed clock) transmitted from the PLL circuit 106 by the Chop signal. Fill the low level pulse of 1 clock signal with Fill signal.
  • the clock generation circuit 108 configured as shown in FIG. 12 eliminates the high level pulse of the first clock signal, and fills the low level pulse of the first clock signal, thereby shaping the waveform of the first clock signal. 2 Generate a clock signal (low speed clock).
  • the second clock signal is generated by making use of the edge of the first clock signal by waveform shaping, and paths of the first clock signal and the second clock signal. Are identical. Therefore, in the clock generation circuit 108 configured as shown in FIG. 12, jitter of the transmission clock does not occur due to the switching of the clock signal.
  • the implementation example of the clock generation circuit 108 shown in FIG. 11 is not limited to the example shown in FIG.
  • the number for removing high level pulses of the first clock signal (hereinafter referred to as “Chop number”) and the number for filling low level pulses for the first clock signal (hereinafter referred to as “Fill number”). It is possible to adopt a configuration in which the distribution of. Also, by realizing the clock generation circuit 108 using, for example, a program frequency divider, it is possible to dynamically change the allocation between the number of Chops and the number of Fills. The duty ratio changes at the same frequency division number by changing the distribution of the number of chops and the number of fills.
  • FIG. 14 shows an example of the relationship between the number for removing high-level pulses of the first clock signal (Chop number), the number for filling low-level pulses of the first clock signal (Fill number), frequency division number, and duty ratio.
  • the clock generation circuit 108 shapes the first clock signal to generate the first clock signal and the first clock signal.
  • the paths of the two clock signals are identical. Therefore, even when the clock generation circuit 108 is configured to generate the second clock signal whose duty ratio is changed as shown in FIG. 14, jitter of the transmission clock does not occur due to the switching of the clock signal.
  • the clock generation circuit 108 may generate a second clock signal that functions as a PWM (Pulse Width Modulation) signal by using the duty variable. That is, the clock generation circuit 108 can impart meaning of data to the second clock signal (low speed clock) by using the duty variable.
  • PWM Pulse Width Modulation
  • FIG. 15 is an explanatory diagram for explaining another example of the operation of the transmission device 100 according to this embodiment, in which the clock generation circuit 108 included in the transmission device 100 generates a second clock signal functioning as a PWM signal. An example of the operation in the case is shown. Similar to FIG. 3, FIG. 15 illustrates an example of an operation in the case where the transmission device 100 transmits image data.
  • the transmitting apparatus 100 in the blanking period of image data, the transmitting apparatus 100 superimposes data on a periodic clock edge in a synchronization signal for maintaining CDR synchronization, and transmits PWM data with low power consumption.
  • FIG. 15 shows an example in which the duty ratio 5: 3 is defined as the data value “1”, and the duty ratio 3: 5 is defined as the data value “0”.
  • Examples of PWM data indicated by the second clock signal include various data such as voice data and control data.
  • the reception device 200 Since the PWM data can be decoded by a small scale reception circuit, the reception device 200 does not significantly increase the power consumption due to the reception of the PWM data.
  • the transmission apparatus 100 is transmitted during the data transmission period. It is possible to transmit PWM data using the same circuitry as the data. Also, when PWM data is encoded by 8b10b and transmitted, the Running Disparity (the difference between the total number of 1 and 0) of the data is maintained at 0, so DC is transmitted even if the transmission path T is capacitively coupled. It is possible to maintain balance and stabilization.
  • FIG. 16 is an explanatory view showing another example of the implementation of the clock generation circuit 108 shown in FIG.
  • FIG. 17 is an explanatory drawing showing an example of the operation of the clock generation circuit 108 configured as shown in FIG. In FIG. 16, the D-type flip flop 112, the selector 114, and the driver 116 shown in FIG. 8 are shown together.
  • FIG. 17 is an example in which the duty ratio 5: 3 is defined as the data value “1” and the duty ratio 3: 5 is defined as the data value “0”, and the bit rate of PWM data is 1 [bit] / 8. Since it is [UI], it is 1/8 of the bit rate of the data to be transmitted during the data transmission period.
  • the clock generation circuit 108 configured as shown in FIG. 16 is a second example showing PWM data corresponding to the data (LP_Data shown in FIGS. 16 and 17) input to the clock generation circuit 108.
  • a clock signal can be generated.
  • Transmission unit 104 operates based on the clock signal (first clock signal or second clock signal) generated by the clock signal generation unit 102, and transmits data in which the clock signal is embedded or a synchronization signal.
  • the transmission unit 104 transmits data in which the first clock signal is embedded based on the first clock signal. Further, in the idle period of data transmission, the transmission unit 104 transmits a synchronization signal based on the second clock signal.
  • the transmission unit 104 includes, for example, a multiplexer 110, a D-type flip flop 112, a selector 114, a driver 116, and a divider circuit 118.
  • the functions and operations of the multiplexer 110, the D-type flip flop 112, the selector 114, the driver 116, and the divider circuit 118 are the same as those of the multiplexer 16, the D-type flip flop 18, the selector 20 and the driver 22, which the transmitting device 10 shown in FIG. And the divider circuit 24.
  • the input of the D-type flip flop 112 may be fixed at high level and low level.
  • the transmitting device 100 has, for example, the configuration shown in FIG.
  • the transmission apparatus 100 in the data transmission period, the transmission apparatus 100 generates a first clock signal for data transmission, and transmits data in which a clock signal is embedded based on the first clock signal. Therefore, in the data transmission period, transmission and reception of data are performed based on the first clock signal (high-speed clock) in a state where the synchronization of the CDRs in the reception device 200 is maintained.
  • the transmission apparatus 100 in the idle period of data transmission, the transmission apparatus 100 generates a second clock signal (low speed clock) having a frequency lower than that of the first clock signal, and transmits a synchronization signal based on the second clock signal.
  • the transmission device 100 can reduce the power consumption in the idle period of data transmission.
  • synchronization of CDRs in the receiving device 200 is maintained by the transmitting device 100 transmitting a synchronization signal in the idle period of data transmission.
  • the transmission device 100 can reduce power consumption while maintaining the synchronization of CDRs in the reception device 200.
  • the configuration of the transmission apparatus 100 according to the present embodiment is not limited to the configuration shown in FIG.
  • FIG. 8 shows the configuration of the transmitting unit 104 that transmits data after 8b10b encoding
  • the transmitting apparatus 100 can have a configuration that supports any encoding method.
  • the transmission apparatus has been described above as a component of the communication system according to the present embodiment, but the present embodiment is not limited to such a form.
  • the present embodiment is used, for example, in any mobile object such as “car, electric car, hybrid electric car, motorcycle, bicycle, personal mobility, airplane, drone, ship, robot, satellite, spacecraft, etc.
  • image sensors such as “image sensor”, “industrial image sensor used in factory or physical distribution system”, “image sensor used in ITS (Intelligent Transport Systems)”, “image sensor for crime prevention”, etc. can do.
  • any device including an image sensor such as the moving body including an image sensor
  • imaging device such as a digital still camera or digital video camera
  • PC Personal Computer
  • the present embodiment is, for example, a transmission device according to the present embodiment, such as “processor such as DSP (Digital Signal Processor)”, “display device”, and “moving support system for mobile object such as ADAS (Advanced Driving Assistant System)”.
  • the present invention can be applied to any device (or system) having a function of receiving a signal transmitted from the device.
  • the present embodiment can be applied to any device (or system) to which the transmission apparatus according to the present embodiment is applied.
  • the communication system performs wired or wireless communication such as PCI Express, USB 3.x, Display Port, MIPI M-PHY, VbyOne, SLVS-EC, etc. It applies to any possible system in which embedded communication serial communication is performed using CDRs for reception synchronization.
  • this embodiment uses SLVS-EC, taking as an example the case where the transmitting device constituting the communication system according to the present embodiment is an image sensor and the receiving device constituting the communication system according to the present embodiment is a DSP.
  • the transmitting device constituting the communication system according to the present embodiment is an image sensor and the receiving device constituting the communication system according to the present embodiment is a DSP.
  • a communication system according to an embodiment will be described.
  • FIG. 18 is an explanatory view showing an example of a configuration of a communication system 2000 according to the present embodiment in which SLVS-EC is used.
  • the communication system 2000 includes an image sensor 300 that functions as a transmission device according to the present embodiment, and a DSP 400 that functions as a reception device according to the present embodiment.
  • the image sensor 300 and the DSP 400 are configured by, for example, different LSIs (Large Scale Integrated Circuits), and are provided in an apparatus such as an imaging device.
  • the image sensor 300 and the DSP 400 are driven by power supplied from an internal power supply (not shown) such as a battery included in the device or power supplied from an external power supply connected to the device. .
  • the image sensor 300 includes an imaging unit 302 and a transmission unit 304.
  • the imaging unit 302 includes, for example, a lens / imaging device and a signal processing circuit.
  • the lens / imaging device includes, for example, a lens of an optical system and an image sensor using a plurality of imaging devices such as a complementary metal oxide semiconductor (CMOS) and a charge coupled device (CCD).
  • CMOS complementary metal oxide semiconductor
  • CCD charge coupled device
  • the signal processing circuit includes, for example, an AGC (Automatic Gain Control) circuit and an ADC (Analog to Digital Converter), and converts an analog signal generated by the imaging device into a digital signal (image data). Then, the signal processing circuit transmits pixel data forming an image of one frame to the transmission unit 304 in order of data of one pixel.
  • AGC Automatic Gain Control
  • ADC Analog to Digital Converter
  • the transmitting unit 304 assigns the data of each pixel transmitted from the imaging unit 302 to, for example, a plurality of transmission paths in the order transmitted from the imaging unit 302, and transmits the data to the DSP 400 in parallel via the plurality of transmission paths.
  • FIG. 18 illustrates an example in which transmission of image data is performed using eight transmission paths of the image sensor 300 and the DSP 400. Below, the transmission line shown in FIG. 18 may be shown as "Lane". As described above, the transmission logic T according to the present embodiment may be a wired transmission path or a wireless transmission path.
  • the transmitting unit 304 includes, for example, the configuration of the transmitting device 100 shown in FIG. Also, the transmitting unit 304 includes a configuration corresponding to SLVS-EC (an example of embedded clock serial communication using CDR for reception synchronization), such as generation of a packet having a format to be described later.
  • SLVS-EC embedded clock serial communication using CDR for reception synchronization
  • the DSP 400 includes a receiving unit 402 and a processing unit 404.
  • the receiving unit 402 receives pixel data transmitted from the image sensor 300 via eight transmission paths, and sequentially transmits data of each pixel to the processing unit 404.
  • the receiving unit 402 includes, for example, the configuration of the receiving device 200 shown in FIG.
  • the processing unit 404 generates an image of one frame based on the pixel data transmitted from the receiving unit 402, and performs various processes on the generated image. Examples of processing performed by the processing unit 404 include compression of image data, display control of an image, recording of image data on a recording medium, and the like.
  • transmission of image data is performed, for example, between the image sensor 300 and the DSP 400 configured as shown in FIG.
  • FIG. 19 is an explanatory view showing an example of a format used for transmission of image data of one frame between the image sensor 300 and the DSP 400 shown in FIG.
  • a of FIG. 19 shows a structure of a packet used for data transmission
  • B of FIG. 19 shows an example of each data contained in the packet.
  • the packet includes, for example, a header, a payload in which data of pixels is stored, and a footer.
  • One packet is configured by adding a header and a footer to a payload in which pixel data for one line is stored.
  • a start code as a control code and an end code are added to the packet.
  • FIG. 20 is an explanatory drawing showing an example of the structure of the header.
  • the header includes additional data of pixel data stored in the payload, such as Frame Start, Frame End, Line Valid, Line Number, and Header ECC (Error Correction Code).
  • additional data of pixel data stored in the payload such as Frame Start, Frame End, Line Valid, Line Number, and Header ECC (Error Correction Code).
  • FIG. 21 is an explanatory diagram for explaining various data included in the header shown in FIG.
  • Frame Start is 1-bit data indicating the start of a frame. For example, a value of 1 is set in Frame Start of the header of the packet used for transmission of pixel data of the first line of the image data area A11 shown in FIG. 19 described later, which is used for transmission of pixel data of other lines. A value of 0 is set in Frame Start of the header of the received packet.
  • Frame End is 1 bit data indicating the end of a frame.
  • a value of 1 is set in Frame End of the header of the packet that includes in the payload the pixel data of the end line of effective pixel area A1 shown in FIG. 19 described later, and the packet header used for transmitting pixel data of other lines.
  • a value of 0 is set to Frame End of.
  • Line Valid is 1 [bit] data indicating whether the line of pixel data stored in the payload is a line of valid pixels.
  • the value of 1 is set in Line Valid of the header of the packet used for transmission of pixel data of the line in effective pixel area A1 shown in FIG. 19 described later, and the packet used for transmission of pixel data of other lines.
  • a value of 0 is set to Line Valid of the header.
  • Line Number is data representing the line number of a line constituted by pixel data stored in the payload.
  • Line Number represents, for example, the above-mentioned line number by 13 bits.
  • Reserved is an area for expansion. As Reserved, for example, an area of 32 bits can be mentioned.
  • the amount of data of the header information constituting the header shown in FIG. 20 is not limited to 6 [bytes].
  • the Header ECC includes a Cyclic Redundancy Check (CRC) code.
  • CRC Cyclic Redundancy Check
  • the Header ECC includes a 2 [byte] CRC code calculated based on the header information.
  • two pieces of data for example, data of 8 [bytes]
  • a CRC code is included.
  • the header of one packet contains three sets of the same header information and CRC code.
  • the set of header information and CRC code is 8 [byte] data
  • the data amount of the entire header is the first set of header information and CRC code
  • the second set of header information and CRC code the sum of the third set of header information and the CRC code is 24 [bytes].
  • FIG. 22 is an explanatory diagram of an example of a bit array forming one set of header information and a CRC code, and in the case of a bit array in the case where one set of header information and a CRC code is data of 8 bytes. An example is shown.
  • the byte H6, which is the second 1 byte, includes the sixth to thirteenth bits of the 13 bits of the Line Number.
  • the third 1 [byte] byte H5 to the sixth 1 [byte] byte H2 become Reserved.
  • the byte H1 which is the seventh 1 [byte] and the byte H0 which is the eighth 1 [byte] include each [bit] of the CRC code.
  • the header has, for example, the structure described with reference to FIGS. It goes without saying that the header is not limited to the example described with reference to FIGS.
  • pixel data is stored in the payload of the packet.
  • the transmission of the entire image data of one frame is performed using a number of packets greater than the number of pixels in the vertical direction of the image data area A11 shown in B of FIG.
  • An effective pixel area A1 illustrated in B of FIG. 19 is an area of effective pixels of the image of one frame captured by the imaging unit 302.
  • a margin area A2 in which the number of pixels in the vertical direction is the same as the number of pixels in the vertical direction of the effective pixel area A1 is set on the left side of the effective pixel area A1 in B of FIG.
  • a front dummy area A3 is set in which the number of pixels in the horizontal direction is the same as the number of pixels in the horizontal direction of the entire effective pixel area A1 and the margin area A2.
  • Embedded Data is inserted in the front dummy area A3.
  • the embedded data includes, for example, data of setting values regarding imaging by the imaging unit 302, such as a shutter speed, an aperture value, and a gain.
  • a rear dummy area A4 is set whose number of pixels in the horizontal direction is the same as the number of pixels in the horizontal direction of the effective pixel area A1 and the entire margin area A2.
  • the Embedded Data may be inserted not into the front dummy area A3 but into the rear dummy area A4.
  • the image data area A11 includes, for example, an effective pixel area A1, a margin area A2, a front dummy area A3, and a rear dummy area A4.
  • a header is added to the front of each line constituting the image data area A11, and a Start Code is added to the front of the header. Further, a footer is optionally added after each line constituting the image data area A11, and a control code such as End Code is added after the footer. If no footer is added, a control code such as End Code is added after each line constituting the image data area A11.
  • the image sensor 300 transmits, for example, data of a format illustrated in FIG. 19 each time an image of one frame captured by the imaging unit 302 is transmitted.
  • data for example, data of a format illustrated in FIG. 19 each time an image of one frame captured by the imaging unit 302 is transmitted.
  • FIG. 19 By adopting the format shown in FIG. 19, it becomes possible to transmit additional data such as a header, and control codes such as Start Code and End Code during a blanking period for each line.
  • the example of the format used for transmission of image data of one frame between the image sensor 300 and the DSP 400 shown in FIG. 18 is not limited to the example shown in FIG.
  • FIG. 23 is an explanatory view showing an example of transmission of data in the communication system 2000 shown in FIG. 18, in which transmission of image data is performed by four transmission paths. Is shown. "XVS” shown in FIG. 23 indicates a vertical synchronization signal, and “XHS” shown in FIG. 23 indicates a horizontal synchronization signal. “PIX DATA” shown in FIG. 23 indicates that transmission of pixel data is performed, and “E” shown in FIG. 23 indicates Frame End. “BLK” shown in FIG. 23 indicates a blanking period in which transmission of pixel data is not performed, and “S” shown in FIG. 23 indicates Frame Start.
  • the image sensor 300 transmits pixel data of each line forming an image of one frame until time t1 at which the vertical synchronization signal is detected, in accordance with the horizontal synchronization signal.
  • the image sensor 300 transmits data in which the first clock signal is embedded based on the first clock signal (high-speed clock) in a period of “PIX DATA” shown in FIG. 23 corresponding to a period of data transmission.
  • the image sensor 300 transmits a synchronization signal based on the second clock signal (low speed clock) during a period of BLK ′ ′ shown in FIG. 23 that corresponds to a pause period of data transmission, as described above. May transmit PWM data in a period of BLK ′ ′ shown in FIG.
  • the second clock having a frequency lower than that of the first clock signal in the period of BLK ′ ′ shown in FIG.
  • a signal (low speed clock) is generated, and a synchronization signal is transmitted based on the second clock signal.
  • the power consumption of the image sensor 300 in the period of BLK ′ ′ shown in FIG. 23 is reduced, and the image sensor 300 transmits the synchronization signal in the period of BLK ′ ′ shown in FIG.
  • the synchronization of CDRs in the DSP 400 functioning as a receiving apparatus according to the present embodiment is maintained.
  • the communication system 2000 it is realized to reduce the power consumption of the image sensor 300 while maintaining the synchronization of the CDRs in the DSP 400.
  • the example of data transmission in the communication system 2000 is not limited to the example shown in FIG.
  • a clock signal generation unit that generates a clock signal;
  • a transmitting unit that operates based on the clock signal and transmits data embedded with the clock signal or a synchronization signal for maintaining synchronization of CDRs; Equipped with In the data transmission period, The clock signal generation unit generates a first clock signal for data transmission, The transmission unit transmits data in which the first clock signal is embedded based on the first clock signal. In the pause period of data transmission, The clock signal generation unit generates a second clock signal having a frequency lower than that of the first clock signal. The transmission device, wherein the transmission unit transmits the synchronization signal based on the second clock signal.
  • a receiving device comprising a CDR circuit which extracts the clock signal from received data or the synchronization signal and generates a synchronization clock signal synchronized with the extracted clock signal; Equipped with The transmitting device is A clock signal generation unit that generates the clock signal;
  • a transmission unit which operates based on the clock signal and transmits data in which the clock signal is embedded or the synchronization signal; Equipped with In the data transmission period,
  • the clock signal generation unit generates a first clock signal for data transmission,
  • the transmission unit transmits data in which the first clock signal is embedded based on the first clock signal.
  • the clock signal generation unit In the pause period of data transmission,
  • the clock signal generation unit generates a second clock signal having a frequency lower than that of the first clock signal.
  • the communication system wherein the transmission unit transmits the synchronization signal based on the second clock signal.

Abstract

クロック信号を生成するクロック信号生成部と、クロック信号に基づいて動作し、クロック信号が埋め込まれたデータ、または、ＣＤＲの同期を維持させるための同期信号を送信する送信部と、を備え、データ送信の期間では、クロック信号生成部は、データ送信のための第１クロック信号を生成し、送信部は、第１クロック信号に基づいて第１クロック信号が埋め込まれたデータを送信し、データ送信の休止期間では、クロック信号生成部は、第１クロック信号よりも低い周波数の第２クロック信号を生成し、送信部は、第２クロック信号に基づいて同期信号を送信する、送信装置が、提供される。

Description

送信装置、および通信システム
　本開示は、送信装置、および通信システムに関する。
　データを効率的に伝送するための技術が開発されている。データを格納するパケットを複数レーンに分配し、複数レーンを介してデータを伝送する技術としては、例えば下記の特許文献１に記載の技術が挙げられる。
特開２０１２－１２０１５９号公報
　送信装置と受信装置とを有する通信システムにおいて、パケット伝送などのデータ送信の休止期間に、送信装置における低電力化を図るための一の方法としては、“送信装置が休止期間に信号の送信を停止し、休止期間が経過した後に信号の送信を開始する方法”が挙げられる。しかしながら、上記一の方法を用いる場合には、下記に示すような理由により、効率よくデータ伝送することができない。
　　・休止期間が経過した後に信号の送信を再開したときに、ＤＣ（Direct　Current）電位が休止前のレベルに戻るために時間を要する
　　・送信装置において信号の送信が再開された後、受信装置では、ＣＤＲ（Clock　Data　Recovery）回路における同期（以下、「ＣＤＲ　Ｌｏｃｋ」と示す場合がある。）に時間がかかる
　上記一の方法において生じる事態を防止するための方法としては、例えば、データ送信の休止期間に無効データを送信する方法が挙げられる。しかしながら、データ送信の休止期間に無効データを送信する場合、送信装置では、データ送信の休止期間にもデータ送信の期間と同様に電力が消費される。そのため、データ送信の休止期間に無効データを送信する場合には、低消費電力でデータ伝送することは、望むべくもない。
　本開示では、受信装置におけるＣＤＲの同期を維持させつつ、低消費電力化を図ることが可能な、新規かつ改良された送信装置、および通信システムを提案する。
　本開示によれば、クロック信号を生成するクロック信号生成部と、上記クロック信号に基づいて動作し、上記クロック信号が埋め込まれたデータ、または、ＣＤＲの同期を維持させるための同期信号を送信する送信部と、を備え、データ送信の期間では、上記クロック信号生成部は、データ送信のための第１クロック信号を生成し、上記送信部は、上記第１クロック信号に基づいて上記第１クロック信号が埋め込まれたデータを送信し、データ送信の休止期間では、上記クロック信号生成部は、上記第１クロック信号よりも低い周波数の第２クロック信号を生成し、上記送信部は、上記第２クロック信号に基づいて上記同期信号を送信する、送信装置が、提供される。
　また、本開示によれば、クロック信号が埋め込まれたデータ、または、ＣＤＲの同期を維持させるための同期信号を送信する送信装置と、受信されたデータまたは上記同期信号から上記クロック信号を抽出し、抽出された上記クロック信号に同期した同期化クロック信号を生成するＣＤＲ回路を備える受信装置と、を備え、上記送信装置は、上記クロック信号を生成するクロック信号生成部と、上記クロック信号に基づいて動作し、上記クロック信号が埋め込まれたデータ、または、上記同期信号を送信する送信部と、を備え、データ送信の期間では、上記クロック信号生成部は、データ送信のための第１クロック信号を生成し、上記送信部は、上記第１クロック信号に基づいて上記第１クロック信号が埋め込まれたデータを送信し、データ送信の休止期間では、上記クロック信号生成部は、上記第１クロック信号よりも低い周波数の第２クロック信号を生成し、上記送信部は、上記第２クロック信号に基づいて上記同期信号を送信する、通信システムが、提供される。
　本開示によれば、受信装置におけるＣＤＲの同期を維持させつつ、低消費電力化を図ることが、できる。
　なお、上記の効果は必ずしも限定的なものではなく、上記の効果とともに、または上記の効果に代えて、本明細書に示されたいずれかの効果、または本明細書から把握されうる他の効果が奏されてもよい。
本実施形態に係る通信システムの構成の一例を示す説明図である。 本実施形態に係る受信装置の構成の一例を示すブロック図である。 “送信装置が休止期間に信号の送信を停止し、休止期間が経過した後に信号の送信を開始する方法”を説明するための説明図である。 “データ送信の休止期間に無効データを送信する方法”を説明するための説明図である。 “データ送信の休止期間に無効データを送信する方法”が適用される送信装置の構成の一例を示す説明図である。 図５に示す送信装置における動作の一例を示す説明図である。 本実施形態に係る送信装置の動作の一例を説明するための説明図である。 本実施形態に係る送信装置の構成の一例を示す説明図である。 本実施形態に係る送信装置が備えるクロック生成回路の構成の一例を示す説明図である。 図９に示すクロック生成回路を備える送信装置における動作の一例を示す説明図である。 本実施形態に係る送信装置が備えるクロック生成回路の構成の他の例を示す説明図である。 図１１に示すクロック生成回路の実現例の一例を示す説明図である。 図１２に示す構成のクロック生成回路の動作の一例を示す説明図である。 第１クロック信号のハイレベルのパルスを削除する数（Ｃｈｏｐ数）、第１クロック信号のローレベルのパルスを埋める数（Ｆｉｌｌ数）、分周数、およびＤｕｔｙ比の関係の一例を示す説明図である。 本実施形態に係る送信装置の動作の他の例を説明するための説明図である。 図１１に示すクロック生成回路の実現例の他の例を示す説明図である。 図１６に示す構成のクロック生成回路の動作の一例を示す説明図である。 ＳＬＶＳ－ＥＣが用いられる本実施形態に係る通信システムの構成の一例を示す説明図である。 図１８に示す画像センサとＤＳＰとの間における１フレームの画像データの伝送に用いられるフォーマットの一例を示す説明図である。 ヘッダの構造の一例を示す説明図である。 図２０に示すヘッダに含まれる各種データを説明するための説明図である。 ヘッダ情報とＣＲＣ符号の１つの組を構成するビット配列の一例を示す説明図である。 図１８に示す通信システムにおけるデータの伝送の一例を示す説明図である。
　以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
　また、以下では、下記に示す順序で説明を行う。
　　１．本実施形態に係る通信システム
　　　［１］本実施形態に係る通信システム
　　　［２］本実施形態に係る通信システムにおいて奏される効果
　　　［３］本実施形態に係る通信システムの適用例
（本実施形態に係る通信システム）
［１］本実施形態に係る通信システム
　図１は、本実施形態に係る通信システム１０００の構成の一例を示す説明図である。通信システム１０００は、例えば、送信装置１００と、受信装置２００とを有する。
　送信装置１００と受信装置２００とは、例えば、伝送路Ｔを介してデータの送受信を行う。
　伝送路Ｔとしては、例えば、受信同期にＣＤＲを使用するエンベディッドクロック方式のシリアル通信の伝送路が、挙げられる。つまり、通信システム１０００は、例えば、ＰＣＩ（Peripheral　Component　Interconnect）　Ｅｘｐｒｅｓｓ、ＵＳＢ（Universal　Serial　Bus）３.ｘ、Ｄｉｓｐｌａｙ　Ｐｏｒｔ、ＭＩＰＩ（Mobile　Industry　Processor　Interface）　Ｍ－ＰＨＹ、ＶｂｙＯｎｅ、ＳＬＶＳ－ＥＣ（Scalable　Low　Voltage　Signaling　with　Embedded　Clock）などの、有線または無線で通信を行うことが可能な任意の、受信同期にＣＤＲを使用するエンベディッドクロック方式のシリアル通信に、適用される。本実施形態に係る通信システムの適用例については、後述する。
　以下では、伝送路Ｔが差動信号線であり、送信装置１００と受信装置２００とが差動信号によりデータの送受信を行う場合を例に挙げて、送信装置１００および受信装置２００それぞれの構成の一例を説明する。
［１－１］受信装置２００
　受信装置２００は、送信装置１００から送信されたデータを受信する機能を有する装置である。受信装置２００は、少なくとも、受信されたデータまたは同期信号（後述する）からクロック信号を抽出し、抽出されたクロック信号に同期した同期化クロック信号を生成するＣＤＲ回路を備える。
　また、受信装置２００は、例えば、同期化クロック信号に基づき送信装置１００から送信されたデータを復号化してもよい。復号化されたデータは、例えば、受信装置２００の外部装置、または、受信装置２００が備えるプロセッサによって、処理される。
　図２は、本実施形態に係る受信装置２００の構成の一例を示すブロック図である。受信装置２００は、例えば、レシーバ回路２０２と、ＣＤＲ回路２０４と、デマルチプレクサ２０６と、デコーダ２０８とを備える。図２では、ＣＤＲ回路２０４を「ＣＤＲ」と示し、デマルチプレクサ２０６を「ＤＥＭＵＸ」と示し、デコーダ２０８を「Ｄｅｃｏｄｅｒ」と示している（以下、他の図でも同様とする。）。
　受信装置２００は、例えば、受信装置２００が備えているバッテリなどの内部電源（図示せず）から供給される電力、または、受信装置２００に接続されている外部電源から供給される電力などによって、駆動する。
　レシーバ回路２０２は、差動信号線に流れる電流を電圧信号に変換する。後述するように、データ送信の期間において変換された電圧信号は、クロック信号が埋め込まれたデータに対応する信号であり、データ送信の休止期間において変換された電圧信号は、同期信号を示す信号である。本実施形態に係るデータ送信の休止期間としては、例えば画像データのブランキング期間などの、データ送信の期間に送信されるデータの送信が行われない任意の期間が、挙げられる。
　レシーバ回路２０２としては、例えばオペアンプを用いた電流－電圧変換回路が、挙げられる。
　ＣＤＲ回路２０４は、電圧信号からデータに同期したクロック信号（以下、「同期化クロック信号」と示す。）を生成する。ＣＤＲ回路２０４は、電圧信号からクロック信号を抽出し、抽出されたクロック信号に同期した同期化クロック信号を生成する。上述したように、データ送信の期間において変換された電圧信号は、クロック信号が埋め込まれたデータに対応する信号であり、データ送信の休止期間において変換された電圧信号は、同期信号を示す信号である。つまり、ＣＤＲ回路２０４は、受信されたデータまたは同期信号からクロック信号を抽出する。ＣＤＲ回路２０４としては、例えばＰＬＬ（Phase　Locked　Loop）回路が挙げられる。
　デマルチプレクサ２０６は、受信されたシリアルデータをパラレルデータに変換して、多重分離を行う。
　デコーダ２０８は、デマルチプレクサ２０６により多重分離された信号をデコードする。
　受信装置２００は、例えば図２に示す構成を有することによって、送信装置１００から送信されたデータを受信する。
　なお、本実施形態に係る受信装置２００の構成は、図２に示す例に限られない。
　例えば、“図２に示すデマルチプレクサ２０６およびデコーダ２０８”または“図２に示すデコーダ２０８”は、受信装置２００の外部の回路であってもよい。
　また、図２では、伝送路Ｔが差動信号線である場合に対応する受信装置２００の構成の一例を示したが、受信装置２００は、伝送路Ｔに対応する構成をとることが可能である。
［１－２］送信装置１００
［１－２－１］“送信装置が休止期間に信号の送信を停止し、休止期間が経過した後に信号の送信を開始する方法”、および“データ送信の休止期間に無効データを送信する方法”について
　本実施形態に係る送信装置１００の構成の一例を説明する前に、上述した“送信装置が休止期間に信号の送信を停止し、休止期間が経過した後に信号の送信を開始する方法”、および上述した“データ送信の休止期間に無効データを送信する方法”について、再度説明する。
　図３は、“送信装置が休止期間に信号の送信を停止し、休止期間が経過した後に信号の送信を開始する方法”を説明するための説明図である。図３は、送信装置が、画像データのブランキング期間（データ送信の休止期間の一例。以下、同様とする。）に信号の送信を停止し、ブランキング期間が経過した後の有効画像期間（データ送信の期間の一例。以下、同様とする。）に信号の送信を開始する場合における動作を示している。
　図３に示すように、画像データのブランキング期間に信号の送信を停止する場合には、同期エッジがなくなるため、受信装置では、ＣＤＲ回路における同期が外れる。そのため、図３に示すように、送信装置は、ブランキング期間が経過した後の有効画像期間前にＣＤＲ回路における同期のための信号を送信する必要があり、また、ＣＤＲ回路における同期に時間がかかる。また、上述したように、画像データのブランキング期間が経過した後に信号の送信を再開したときに、ＤＣ電位が休止前のレベルに戻るために時間を要する。
　よって、図３に示すような“送信装置が休止期間に信号の送信を停止し、休止期間が経過した後に信号の送信を開始する方法”を用いる場合には、効率よくデータ伝送することができない。
　一方、図３に示すような“送信装置が休止期間に信号の送信を停止し、休止期間が経過した後に信号の送信を開始する方法”において生じる事態を防止するための方法としては、上述したように“データ送信の休止期間に無効データを送信する方法”が挙げられる。
　図４は、“データ送信の休止期間に無効データを送信する方法”を説明するための説明図である。図４は、図３と同様に、送信装置が画像データを送信する場合における動作を示している。
　図４に示すように、“データ送信の休止期間に無効データを送信する方法”が用いられる場合には、画像データのブランキング期間に無効画像データが送信される。そのため、画像データのブランキング期間においても、受信装置では、ＣＤＲ回路における同期が維持される。
　しかしながら、“データ送信の休止期間に無効データを送信する方法”が用いられる場合、送信装置では、画像データのブランキング期間においても、画像データの有効画像期間と同様に電力が消費される。よって、図４に示すような“データ送信の休止期間に無効データを送信する方法”が用いられる場合には、低消費電力化を図ることができない。
　図５は、“データ送信の休止期間に無効データを送信する方法”が適用される送信装置１０の構成の一例を示す説明図である。図５では、送信装置１０が、１０［ｂｉｔ］のパラレルデータをシリアルデータとして送信する例を示している。
　送信装置１０は、例えば、ＰＬＬ回路１２と、送信部１４とを備える。送信装置１０は、例えば、送信装置１０が備えているバッテリなどの内部電源（図示せず）から供給される電力、または、送信装置１０はに接続されている外部電源から供給される電力などによって、駆動する。
　ＰＬＬ回路１２は、送信装置１０におけるクロック信号生成部の役目を果たし、クロック信号を生成する。例えば、送信装置１０におけるデータの送信速度が５［Ｇｂｐｓ］の場合、ＰＬＬ回路１２が生成するクロック信号としては、周波数が２．５［ＧＨｚ］のクロック信号が、挙げられる。
　送信部１４は、ＰＬＬ回路１２が生成したクロック信号に基づき動作し、クロック信号が埋め込まれたデータを送信する。
　送信部１４は、例えば、マルチプレクサ１６と、Ｄ型フリップフロップ１８と、セレクタ２０と、ドライバ２２と、分周回路２４とを備える。図５では、マルチプレクサ１６が１０入力２出力のマルチプレクサである例を示しており、マルチプレクサ１６を「ＭＵＸ１０：２」と示している。また、図５では、分周回路２４が５分周を行う５分周回路である例を示している。
　マルチプレクサ１６、Ｄ型フリップフロップ１８、およびセレクタ２０は、パラレルデータをシリアルデータに変換するパラレル－シリアル変換回路として機能する。マルチプレクサ１６は、ＰＬＬ回路１２から伝達されるクロック信号および分周回路２４においてクロック信号が分周された信号に基づき動作する。また、Ｄ型フリップフロップ１８、およびセレクタ２０は、ＰＬＬ回路１２から伝達されるクロック信号に基づき動作する。
　図６は、図５に示す送信装置１０における動作の一例を示す説明図であり、ＰＬＬ回路１２が生成するクロック信号に基づく、クロック信号が埋め込まれたシリアルデータの生成動作の一例を示している。
　ドライバ２２は、差動信号線を電流駆動することにより、クロック信号が埋め込まれたシリアルデータを送信する。
　送信装置１０は、例えば図５に示す構成を有する。
　ここで、送信装置１０では、送信されるデータの出口部分に該当するセレクタ２０が、常に送信されるデータ速度に等しいクロックで動作する。そのため、送信装置１０では消費電力が大きく、消費電力の低減は望むべくもない。
［１－２－２］送信装置１００の概要
　送信装置１００の概要を説明する。
　送信装置１００は、データ送信の期間においてクロック信号が埋め込まれたデータを送信する機能を有する装置である。送信装置１００には、例えば、撮像デバイスにおける撮像により生成された画像データや、記録媒体から読み出されたデータなど、任意のデータが入力され、入力されたデータに対してクロック信号が埋め込まれたデータを送信する。
　また、送信装置１００は、データ送信の休止期間に、ＣＤＲの同期を維持させるための同期信号を送信する機能を有する。
　送信装置１００は、データ送信の期間では、データ送信のための第１クロック信号を生成し、第１クロック信号に基づいてクロック信号が埋め込まれたデータを送信する。
　また、送信装置１００は、データ送信の休止期間では、第１クロック信号よりも低い周波数の第２クロック信号を生成し、第２クロック信号に基づいて同期信号を送信する。つまり、送信装置１００は、データ送信の休止期間では、データ送信のための第１クロック信号（高速クロック）よりも周波数が低い第２クロック信号（低速クロック）で動作する。
　よって、送信装置１００は、データ送信の休止期間における消費電力を低減することができる。また、データ送信の休止期間において、送信装置１００が同期信号を送信することによって、受信装置２００におけるＣＤＲの同期は維持される。
　したがって、送信装置１００は、“データ送信の期間においてクロック信号が埋め込まれたデータを送信する機能”、および“データ送信の休止期間に同期信号を送信する機能”を有することによって、受信装置２００におけるＣＤＲの同期を維持させつつ、低消費電力化を図ることができる。
　図７は、本実施形態に係る送信装置１００の動作の一例を説明するための説明図である。図７は、図３と同様に、送信装置１００が画像データを送信する場合における動作の一例を示している。
　図７に示すように、送信装置１００は、例えば、画像データのブランキング期間に、有効画像期間におけるクロック波形を５分周したクロック波形（同期信号の一例）を送信する。周期的に同期エッジが送信されることによって、画像データのブランキング期間においても、受信装置２００では、ＣＤＲ回路２０４におけるＣＤＲの同期は維持される（つまり、“Ｌｏｃｋ　Ｋｅｅｐ　Ｓｔａｎｄｂｙ”が実現される。）。
　また、送信装置１００は、画像データのブランキング期間では、データ送信のための第１クロック信号よりも周波数が低い第２クロック信号で動作する。よって、送信装置１００では、例えば、“画像データのブランキング期間において、図５に示す送信装置１０が、有効画像期間におけるクロック波形を５分周したクロック波形を送信する場合”よりも、消費電力が低減される。
　なお、送信装置１００が画像データを送信する場合における動作の例は、図７に示す例に限られない。
　例えば、図７では、同期信号のパルス幅を、８ｂ１０ｂエンコード方式での最大Ｒｕｎ　Ｌｅｎｇｔｈ　５ＵＩとしているが、６４ｂ／６６ｂ、１２８ｂ／１３２ｂなどのエンコード方式により最大Ｒｕｎ　Ｌｅｎｇｔｈは異なる。よって、送信装置１００は、エンコード方式に合わせて最適化されたパルス幅で、同期信号を送信することが可能である。
［１－２－３］送信装置１００の構成
　次に、送信装置１００の構成の一例を示す。
　図８は、本実施形態に係る送信装置１００の構成の一例を示す説明図である。図８では、送信装置１００が、図５と同様に、１０［ｂｉｔ］のパラレルデータをシリアルデータとして送信する例を示している。
　送信装置１００は、例えば、クロック信号生成部１０２と、送信部１０４とを備える。
　また、送信装置１００は、例えば、送信装置１００全体を制御するプロセッサ（図示せず）を備えていてもよい。送信装置１００は、例えば、送信装置１００が備えるプロセッサ（図示せず）、または、外部装置（例えば、プロセッサ（図示せず）と同様の機能を有する装置）により、各期間（データ送信の期間、データ送信の休止期間）の動作が制御される。
　送信装置１００は、例えば、送信装置１００が備えているバッテリなどの内部電源（図示せず）から供給される電力、または、送信装置１００に接続されている外部電源から供給される電力などによって、駆動する。
［１－２－３－１］クロック信号生成部１０２
　クロック信号生成部１０２は、クロック信号を生成する。クロック信号生成部１０２は、データ送信の期間には、第１クロック信号（データ送信のためのクロック信号）を生成し、データ送信の休止期間には、第２クロック信号（第１クロック信号よりも低い周波数のクロック信号）を生成する。
　クロック信号生成部１０２は、例えば、ＰＬＬ回路１０６と、クロック生成回路１０８とを備える。
　ＰＬＬ回路１０６は、第１クロック信号を生成する役目を果たす。送信装置１００におけるデータの送信速度が５［Ｇｂｐｓ］の場合、ＰＬＬ回路１０６が生成する第１クロック信号としては、例えば周波数が２．５［ＧＨｚ］のクロック信号が、挙げられる。以下では、ＰＬＬ回路１０６が生成する第１クロック信号を「Ｂｉｔｃｌｋ（ＨａｌｆＲａｔｅ）」と示す場合がある。
　クロック生成回路１０８は、第２クロック信号を生成する役目を果たす。
　クロック生成回路１０８は、例えば、送信装置１００が備えるプロセッサ（図示せず）または外部装置から伝達される制御信号（例えば図８に示す“ＬＰ_ＥＮ”および“ＬＰ_ＭＯＤＥ”）に基づいて、第２クロック信号を選択的に生成する。ここで、第２クロック信号を選択的に生成するとは、例えば、クロック生成回路１０８が、データ送信の休止期間に第２クロック信号を生成し、また、データ送信の期間には第２クロック信号を生成しないことを意味する。なお、図８では、クロック生成回路１０８に、マルチプレクサ１１０から出力されるデータ（図８に示す“ｏｄｄ”、“ｅｖｅｎ”）が入力されている例を示しているが、後述するクロック生成回路１０８の実現例に示すように、クロック生成回路１０８にはマルチプレクサ１１０から出力されるデータが入力されていなくてもよい。
　第２クロック信号を生成する場合、クロック生成回路１０８は、生成した第２クロック信号を出力する（図８に示す“Ｂｉｔｃｌｋ（ＬｏｗＰｏｗｅｒ）”に該当する。）。また、第２クロック信号を生成しない場合、クロック生成回路１０８は、ＰＬＬ回路１０６から伝達される第１クロック信号を出力する（図８に示す“Ｂｉｔｃｌｋ（ＨｉｇｈＰｏｗｅｒ）”に該当する。）。
　クロック生成回路１０８の実現方法としては、例えば、“第２クロック信号（低速クロック）を第１クロック信号（高速クロック）から分周回路で発生させ、セレクタで切り換える方法”が、挙げられる。
　図９は、本実施形態に係る送信装置１００が備えるクロック生成回路１０８の構成の一例を示す説明図である。図９は、“第２クロック信号（低速クロック）を第１クロック信号（高速クロック）から分周回路で発生させ、セレクタで切り換える方法”に対応するクロック生成回路１０８の構成の一例を示している。図９に示す“Ｂｉｔｃｌｋ（ＨａｌｆＲａｔｅ）”が第１クロック信号に該当し、図９に示す“Ｂｉｔｃｌｋ（ＬｏｗＰｏｗｅｒ）”が第２クロック信号に該当する（以下、他の図でも同様とする。）。
　図９に示す構成のクロック生成回路１０８では、分周回路５０で第１クロック信号を分周することにより第２クロック信号を生成し、出力するクロック信号を、セレクタ５２で切り替えている。
　図１０は、図９に示すクロック生成回路１０８を備える送信装置１００における動作の一例を示す説明図である。
　図９に示す構成のクロック生成回路１０８では、クロック信号の切り換え前後で経路が異なることから、第１クロック信号と第２クロック信号とで遅延量が異なる（図１０に示す“ｄｅｌａｙ”）。そのため、図９に示すクロック生成回路１０８を備える送信装置１００では、クロック信号のエッジずれが生じる可能性があり、当該エッジずれが生じた場合には、伝送クロックのジッタとなる。よって、図９に示すクロック生成回路１０８を備える送信装置１００を含む通信システム１０００では、ＣＤＲの同期が外れてしまう恐れがある。
　そこで、送信装置１００では、上記“第２クロック信号を第１クロック信号から分周回路で発生させ、セレクタで切り換える方法”に係る構成ではなく、“第１クロック信号の波形を整形することにより、第２クロック信号を生成する方法”に係る構成をとる。つまり、クロック生成回路１０８は、第１クロック信号の波形を整形することにより、第２クロック信号を生成する。
　より具体的には、クロック生成回路１０８は、第１クロック信号のハイレベルのパルスを削除することと、第１クロック信号のローレベルのパルスを埋めることとの一方または双方により、第１クロック信号の波形を整形する。ここで、第１クロック信号のハイレベルのパルスを削除することは、例えば、第１クロック信号における“ローレベル、ハイレベル、およびローレベルの順に変化するパルス”部分がローレベルに固定されるように整形されることに該当する。また、第１クロック信号のローレベルのパルスを埋めることは、例えば、第１クロック信号における“ハイレベル、ローレベル、およびハイレベルの順に変化するパルス”部分がハイレベルに固定されるように整形されることに該当する。
　図１１は、本実施形態に係る送信装置１００が備えるクロック生成回路１０８の構成の他の例を示す説明図である。図１１は、“第１クロック信号の波形を整形することにより、第２クロック信号を生成する方法”に対応するクロック生成回路１０８の構成の一例を示している。
　クロック生成回路１０８は、信号生成部１３０と、波形政経部１３２とを備える。
　信号生成部１３０は、第１クロック信号のハイレベルのパルスを削除した信号（図１１に示す“Ｃｈｏｐ”。以下、他の図でも同様とする。）と、第１クロック信号のローレベルのパルスを埋めた信号（図１１に示す“Ｆｉｌｌ”。以下、他の図でも同様とする。）との一方または双方を生成する。なお、図１１では、信号生成部１３０にデータ（図１１に示す“ＬＰ_Ｄａｔａ”）が入力されている例を示しているが、後述するクロック生成回路１０８の実現例に示すように、信号生成部１３０にはデータが入力されていなくてもよい。信号生成部１３０に入力されるデータ（すなわち、クロック生成回路１０８に入力されるデータ）は、例えば、送信装置１００が備えるプロセッサ（図示せず）または外部装置から伝達される。
　波形政経部１３２は、信号生成部１３０が生成した信号に基づき、第１クロック信号の波形が整形された第２クロック信号を選択的に生成する。
　図１２は、図１１に示すクロック生成回路１０８の実現例の一例を示す説明図であり、“第１クロック信号のハイレベルのパルスを削除することと、第１クロック信号のローレベルのパルスを埋めることとの双方により、第１クロック信号の波形を整形することが可能な、クロック生成回路１０８の実現例の一例”を示している。図１３は、図１２に示す構成のクロック生成回路１０８の動作の一例を示す説明図である。
　図１２、図１３に示すように、図１２に示す構成のクロック生成回路１０８は、ＰＬＬ回路１０６から伝達される第１クロック信号（高速クロック）のハイレベルのパルスをＣｈｏｐ信号で削除し、第１クロック信号のローレベルのパルスをＦｉｌｌ信号で埋める。図１２に示す構成のクロック生成回路１０８は、第１クロック信号のハイレベルのパルスを削除し、第１クロック信号のローレベルのパルスを埋めることによって、第１クロック信号の波形が整形された第２クロック信号（低速クロック）を生成する。
　ここで、図１２に示す構成のクロック生成回路１０８では、波形整形により第１クロック信号のエッジを生かして第２クロック信号を生成しており、かつ、第１クロック信号および第２クロック信号の経路が同一である。よって、図１２に示す構成のクロック生成回路１０８では、クロック信号の切り換えによって伝送クロックのジッタは発生しない。
　なお、図１１に示すクロック生成回路１０８の実現例は、図１２に示す例に限られない。
　例えば、第１クロック信号のハイレベルのパルスを削除する数（以下、「Ｃｈｏｐ数」と示す。）と、第１クロック信号のローレベルのパルスを埋める数（以下、「Ｆｉｌｌ数」と示す。）との配分を変えた構成をとることが可能である。また、例えばプログラム分周器を用いてクロック生成回路１０８を実現することによって、Ｃｈｏｐ数とＦｉｌｌ数との配分を動的に変えることが可能である。Ｃｈｏｐ数とＦｉｌｌ数との配分を変えることによって、同一分周数においてＤｕｔｙ比が変わる。
　図１４は、第１クロック信号のハイレベルのパルスを削除する数（Ｃｈｏｐ数）、第１クロック信号のローレベルのパルスを埋める数（Ｆｉｌｌ数）、分周数、およびＤｕｔｙ比の関係の一例を示す説明図である。
　図１４に示すように、第２クロック信号の第１クロック信号に対する分周数は、下記の数式１で表される。
　分周数＝（Ｃｈｏｐ数）＋（Ｆｉｌｌ数）＋１
・・・（数式１）
　例えば図１４に示すようにＤｕｔｙ比が変更された第２クロック信号を生成する構成であっても、クロック生成回路１０８は、第１クロック信号を波形整形して生成し、第１クロック信号および第２クロック信号の経路は同一である。よって、クロック生成回路１０８が図１４に示すようにＤｕｔｙ比が変更された第２クロック信号を生成する構成をとる場合であっても、クロック信号の切り換えによって伝送クロックのジッタは発生しない。
　また、クロック生成回路１０８は、Ｄｕｔｙ可変を利用して、ＰＷＭ（Pulse　Width　Modulation）信号として機能する第２クロック信号を生成してもよい。つまり、クロック生成回路１０８は、Ｄｕｔｙ可変を利用して第２クロック信号（低速クロック）にデータの意味を持たせることが可能である。
　図１５は、本実施形態に係る送信装置１００の動作の他の例を説明するための説明図であり、送信装置１００が備えるクロック生成回路１０８がＰＷＭ信号として機能する第２クロック信号を生成する場合における動作の一例を示している。図１５は、図３と同様に、送信装置１００が画像データを送信する場合における動作の一例を示している。
　図１５に示すように、送信装置１００は、画像データのブランキング期間において、ＣＤＲの同期を維持するための同期信号における定期的なクロックエッジにデータを重畳させ、低消費電力でＰＷＭデータの送信を行うことが可能である。ここで、図１５では、Ｄｕｔｙ比５：３がデータ値“１”、Ｄｕｔｙ比３：５がデータ値“０”と定義された例を示している。
　第２クロック信号が示すＰＷＭデータとしては、例えば、音声データや、制御データなどの様々なデータが挙げられる。
　ＰＷＭデータは小規模な受信回路で復号することが可能であるので、受信装置２００では、ＰＷＭデータの受信により消費電力が大きく増大することはない。
　さらに、ＰＷＭデータを８ｂ１０ｂエンコードして送信するなど、ＰＷＭデータをデータ送信の期間に送信されるデータと同様の方式でエンコードして送信すれば、送信装置１００は、データ送信の期間に送信されるデータと同じ回路を利用して、ＰＷＭデータを送信することが可能である。また、ＰＷＭデータを８ｂ１０ｂエンコードして送信する場合、データのＲｕｎｎｉｎｇ　Ｄｉｓｐａｒｉｔｙ（１と０の総個数差）が０に保たれるため、伝送路Ｔが容量結合された伝送路であっても、ＤＣバランスを保ち安定化させることが可能である。
　図１６は、図１１に示すクロック生成回路１０８の実現例の他の例を示す説明図である。図１７は、図１６に示す構成のクロック生成回路１０８の動作の一例を示す説明図である。図１６では、図８に示すＤ型フリップフロップ１１２、セレクタ１１４、およびドライバ１１６を、併せて示している。また、図１７は、Ｄｕｔｙ比５：３がデータ値“１”、Ｄｕｔｙ比３：５がデータ値“０”と定義された例であり、ＰＷＭデータのビットレートは、１［ｂｉｔ］／８［ＵＩ］であることから、データ送信の期間に送信されるデータのビットレートの１／８となる。
　図１６、図１７に示すように、図１６に示す構成のクロック生成回路１０８は、クロック生成回路１０８に入力されたデータ（図１６、図１７に示すＬＰ_Ｄａｔａ）に対応するＰＷＭデータを示す第２クロック信号を、生成することができる。
［１－２－３－２］送信部１０４
　送信部１０４は、クロック信号生成部１０２が生成したクロック信号（第１クロック信号、または、第２クロック信号）に基づいて動作し、クロック信号が埋め込まれたデータ、または、同期信号を送信する。
　より具体的には、データ送信の期間では、送信部１０４は、第１クロック信号に基づいて第１クロック信号が埋め込まれたデータを送信する。また、データ送信の休止期間では、送信部１０４は、第２クロック信号に基づいて同期信号を送信する。
　送信部１０４は、例えば、マルチプレクサ１１０と、Ｄ型フリップフロップ１１２と、セレクタ１１４と、ドライバ１１６と、分周回路１１８とを備える。マルチプレクサ１１０、Ｄ型フリップフロップ１１２、セレクタ１１４、ドライバ１１６、および分周回路１１８の機能および動作は、図５に示す送信装置１０が備えるマルチプレクサ１６、Ｄ型フリップフロップ１８、セレクタ２０、ドライバ２２、および分周回路２４と同様である。
　なお、例えば図１６に示すように、クロック生成回路１０８がＰＷＭ信号として機能する第２クロック信号を生成する場合、Ｄ型フリップフロップ１１２の入力は、ハイレベルおよびローレベルに固定されてもよい。
　送信装置１００は、例えば図８に示す構成を有する。
　ここで、送信装置１００は、データ送信の期間では、データ送信のための第１クロック信号を生成し、第１クロック信号に基づいてクロック信号が埋め込まれたデータを送信する。よって、データ送信の期間では、受信装置２００におけるＣＤＲの同期が維持された状態で、データの送受信が、第１クロック信号（高速クロック）に基づき行われる。
　また、送信装置１００は、データ送信の休止期間では、第１クロック信号よりも低い周波数の第２クロック信号（低速クロック）を生成し、第２クロック信号に基づいて同期信号を送信する。よって、送信装置１００は、データ送信の休止期間における消費電力を低減することができる。また、データ送信の休止期間において、送信装置１００が同期信号を送信することによって、受信装置２００におけるＣＤＲの同期は維持される。
　したがって、送信装置１００は、受信装置２００におけるＣＤＲの同期を維持させつつ、低消費電力化を図ることができる。
　なお、本実施形態に係る送信装置１００の構成は、図８に示す構成に限られない。
　例えば図８では、８ｂ１０ｂエンコードしてデータを送信する送信部１０４の構成を示したが、送信装置１００は、任意のエンコード方式に対応する構成をとることが可能である。
［２］本実施形態に係る通信システムにおいて奏される効果
　本実施形態に係る通信システムでは、例えば下記に示す効果が奏される。なお、本実施形態に係る通信システムにより奏される効果が、下記に示す例に限られないことは、言うまでもない。
　　・受信同期にＣＤＲを使用するエンベディッドクロック方式の通信インターフェイスにおいて、データ送信の休止期間における電力化を実現することができる
　　・データ送信の休止期間においても受信装置２００側でＣＤＲ同期を維持できるため、データ送信の休止期間経過後、即座にデータ伝送を再開でき、通信システムにおける通信全体のデータ転送効率（換言すると、電力効率）を向上させることができる
　　・送信装置１００は、データ送信の休止期間においても、データ送信の期間よりも低速なデータ送信を行うことが可能であるため、データ送信の休止期間に、例えば付随的データの送信や受信装置２００の制御コマンドなどの送信が可能である
［３］本実施形態に係る通信システムの適用例
　以上、本実施形態に係る通信システムの構成要素として、送信装置を挙げて説明したが、本実施形態は、かかる形態に限られない。本実施形態は、例えば、“自動車や、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、人工衛星、探査機などの、任意の移動体において利用される画像センサ”や、“工場や物流システムなどで利用される産業用画像センサ”、“ＩＴＳ（Intelligent　Transport　Systems）において利用される画像センサ”、“防犯用画像センサ”など、様々な画像センサに適用することができる。また、本実施形態は、例えば、“画像センサを備える上記移動体など、画像センサを備える任意の装置”、“デジタルスチルカメラやデジタルビデオカメラなどの撮像装置”、“ＰＣ（Personal　Computer）やサーバなどのコンピュータ”、“タブレット型の装置”、“ゲーム機”など、送信機能を有する任意の機器（またはシステム）に適用することができる。
　また、本実施形態に係る通信システムの構成要素として、受信装置を挙げて説明したが、本実施形態は、かかる形態に限られない。本実施形態は、例えば、“ＤＳＰ（Digital　Signal　Processor）などのプロセッサ”、“表示装置”、“ＡＤＡＳ（Advanced　Driving　Assistant　System）などの移動体の移動支援システム”など、本実施形態に係る送信装置から送信された信号を受信する機能を有する、任意の機器（またはシステム）に適用することができる。本実施形態は、本実施形態に係る送信装置が適用される任意の機器（またはシステム）に適用することができる。
　また、上述したように、本実施形態に係る通信システムは、例えば、ＰＣＩ　Ｅｘｐｒｅｓｓ、ＵＳＢ３.ｘ、Ｄｉｓｐｌａｙ　Ｐｏｒｔ、ＭＩＰＩ　Ｍ－ＰＨＹ、ＶｂｙＯｎｅ、ＳＬＶＳ－ＥＣなどの、有線または無線で通信を行うことが可能な任意の、受信同期にＣＤＲを使用するエンベディッドクロック方式のシリアル通信が行われるシステムに、適用される。
　以下、本実施形態に係る通信システムを構成する送信装置が画像センサであり、本実施形態に係る通信システムを構成する受信装置がＤＳＰである場合を例に挙げて、ＳＬＶＳ－ＥＣが用いられる本実施形態に係る通信システムについて、説明する。
［３－１］ＳＬＶＳ－ＥＣが用いられる通信システムの構成
　図１８は、ＳＬＶＳ－ＥＣが用いられる本実施形態に係る通信システム２０００の構成の一例を示す説明図である。
　通信システム２０００は、本実施形態に係る送信装置として機能する画像センサ３００と、本実施形態に係る受信装置として機能するＤＳＰ４００とを有する。画像センサ３００とＤＳＰ４００とは、例えば異なるＬＳＩ(Large　Scale　Integrated　Circuit)で構成され、撮像装置などの機器に設けられる。画像センサ３００およびＤＳＰ４００は、上記機器が備えているバッテリなどの内部電源（図示せず）から供給される電力、または、上記機器に接続されている外部電源から供給される電力などによって、駆動する。
　画像センサ３００は、撮像部３０２と、送信部３０４とを備える。
　撮像部３０２は、例えば、レンズ／撮像素子と信号処理回路とを含んで構成される。レンズ／撮像素子は、例えば、光学系のレンズと、ＣＭＯＳ（Complementary　Metal　Oxide　Semiconductor）やＣＣＤ（Charge　Coupled　Device）などの撮像素子を複数用いたイメージセンサとで構成される。信号処理回路は、例えば、ＡＧＣ（Automatic　Gain　Control）回路やＡＤＣ（Analog　to　Digital　Converter）を備え、撮像素子により生成されたアナログ信号をデジタル信号（画像データ）に変換する。そして、信号処理回路は、１フレームの画像を構成する画素データを、１画素のデータずつ順に送信部３０４に伝達する。
　送信部３０４は、撮像部３０２から伝達された各画素のデータを、例えば撮像部３０２から伝達された順に複数の伝送路に割り当て、複数の伝送路を介して並列にＤＳＰ４００に送信する。図１８では、画像センサ３００とＤＳＰ４００とが８本の伝送路を用いて画像データの伝送が行われる例を示している。以下では、図１８に示す伝送路を「Ｌａｎｅ」と示す場合がある。上述したように、本実施形態に係る伝送理Ｔは、有線の伝送路であってもよいし、無線の伝送路であってもよい。
　送信部３０４は、例えば図８に示す送信装置１００の構成を含む。また、送信部３０４は、例えば後述するフォーマットのパケットの生成など、ＳＬＶＳ－ＥＣ（受信同期にＣＤＲを使用するエンベディッドクロック方式のシリアル通信一例）に対応する構成を含む。
　ＤＳＰ４００は、受信部４０２と、処理部４０４とを備える。
　受信部４０２は、８本の伝送路を介して画像センサ３００から送信された画素データを受信し、各画素のデータを順に処理部４０４に伝達する。
　受信部４０２は、例えば図２に示す受信装置２００の構成を含む。
　処理部４０４は、受信部４０２から伝達された画素データに基づいて１フレームの画像を生成し、生成した画像に対して様々な処理を行う。処理部４０４が行う処理としては、例えば、画像データの圧縮、画像の表示制御、記録媒体への画像データの記録などが、挙げられる。
　通信システム２０００では、例えば図１８に示す構成の画像センサ３００とＤＳＰ４００との間で、画像データの伝送が行われる。
［３－２］フォーマット
　図１９は、図１８に示す画像センサ３００とＤＳＰ４００との間における１フレームの画像データの伝送に用いられるフォーマットの一例を示す説明図である。
　図１９のＡは、データの伝送に用いられるパケットの構造を示しており、図１９のＢは、パケットに含まれる各データの一例を示している。
　図１９のＡに示すように、パケットは、例えば、ヘッダと、画素のデータが格納されるペイロードと、フッタとを含む。１ライン分の画素データが格納されたペイロードに、ヘッダとフッタが付加されることによって１パケットが構成される。また、パケットには、制御コードであるＳｔａｒｔ　Ｃｏｄｅと、Ｅｎｄ　Ｃｏｄｅとが付加される。
　図２０は、ヘッダの構造の一例を示す説明図である。
　ヘッダには、Ｆｒａｍｅ　Ｓｔａｒｔ、Ｆｒａｍｅ　Ｅｎｄ、Ｌｉｎｅ　Ｖａｌｉｄ、Ｌｉｎｅ　Ｎｕｍｂｅｒ、Ｈｅａｄｅｒ　ＥＣＣ（Error　Correction　Code）などの、ペイロードに格納されている画素データの付加的なデータが含まれる。
　図２１は、図２０に示すヘッダに含まれる各種データを説明するための説明図である。
　Ｆｒａｍｅ　Ｓｔａｒｔは、フレームの先頭を示す１［ｂｉｔ］のデータである。例えば、後述する図１９に示す画像データ領域Ａ１１の１ライン目の画素データの伝送に用いられるパケットのヘッダのＦｒａｍｅ　Ｓｔａｒｔには、１の値が設定され、他のラインの画素データの伝送に用いられるパケットのヘッダのＦｒａｍｅ　Ｓｔａｒｔには、０の値が設定される。
　Ｆｒａｍｅ　Ｅｎｄは、フレームの終端を示す１［ｂｉｔ］のデータである。後述する図１９に示す有効画素領域Ａ１の終端ラインの画素データをペイロードに含むパケットのヘッダのＦｒａｍｅ　Ｅｎｄには、１の値が設定され、他のラインの画素データの伝送に用いられるパケットのヘッダのＦｒａｍｅ　Ｅｎdには、０の値が設定される。
　Ｌｉｎｅ　Ｖａｌｉｄは、ペイロードに格納されている画素データのラインが有効画素のラインであるか否かを示す１［ｂｉｔ］のデータである。後述する図１９に示す有効画素領域Ａ１内のラインの画素データの伝送に用いられるパケットのヘッダのＬｉｎｅ　Ｖａｌｉｄには、１の値が設定され、他のラインの画素データの伝送に用いられるパケットのヘッダのＬｉｎｅ　Ｖａｌｉｄには、０の値が設定される。
　Ｌｉｎｅ　Ｎｕｍｂｅｒは、ペイロードに格納されている画素データにより構成されるラインのライン番号を表すデータである。Ｌｉｎｅ　Ｎｕｍｂｅｒは、例えば、上記ライン番号を１３［ｂｉｔ］で表す。
　Ｒｅｓｅｒｖｅｄは拡張用の領域である。Ｒｅｓｅｒｖｅｄとしては、例えば３２［ｂｉｔ］の領域が挙げられる。
　図２０に示すヘッダを構成するヘッダ情報のデータ量としては、例えば６［ｂｙｔｅ］が挙げられる。なお、図２０に示すヘッダを構成するヘッダ情報のデータ量が６［ｂｙｔｅ］に限られないことは、言うまでもない。
　Ｈｅａｄｅｒ　ＥＣＣには、ＣＲＣ（Cyclic　Redundancy　Check）符号が含まれる。例えば、ヘッダを構成するヘッダ情報のデータ量が６［ｂｙｔｅ］である場合、Ｈｅａｄｅｒ　ＥＣＣには、ヘッダ情報に基づき計算された２［ｂｙｔｅ］のＣＲＣ符号が含まれる。また、Ｈｅａｄｅｒ　ＥＣＣには、ＣＲＣ符号に続けて、ヘッダ情報とＣＲＣ符号の組と同じデータ（例えば、８［ｂｙｔｅ］のデータ）が２つ含まれる。
　つまり、１つのパケットのヘッダには、同じヘッダ情報とＣＲＣ符号の組が３つ含まれ
る。例えばヘッダ情報とＣＲＣ符号の組が８［ｂｙｔｅ］のデータである場合、ヘッダ全体のデータ量は、１組目のヘッダ情報とＣＲＣ符号の組、２組目のヘッダ情報とＣＲＣ符号の組、および３組目のヘッダ情報とＣＲＣ符号の組を合計した２４［ｂｙｔｅ］となる。
　図２２は、ヘッダ情報とＣＲＣ符号の１つの組を構成するビット配列の一例を示す説明図であり、ヘッダ情報とＣＲＣ符号の１つの組が８［ｂｙｔｅ］のデータである場合におけるビット配列の一例を示している。
　ヘッダを構成する８［ｂｙｔｅ］のうちの１番目の１［ｂｙｔｅ］であるバイトＨ７には、１［ｂｉｔ］目から順に、Ｆｒａｍｅ　Ｓｔａｒｔ、Ｆｒａｍｅ　Ｅｎｄ、
Ｌｉｎｅ　Ｖａｌｉｄの各１［ｂｉｔ］と、Ｌｉｎｅ　Ｎｕｍｂｅｒの１３［ｂｉｔ］のうちの１～５［ｂｉｔ］目が含まれる。
　２番目の１［ｂｙｔｅ］であるバイトＨ６には、Ｌｉｎｅ　Ｎｕｍｂｅｒの１３［ｂｉｔ］のうちの６～１３［ｂｉｔ］目が含まれる。
　３番目の１［ｂｙｔｅ］であるバイトＨ５から６番目の１［ｂｙｔｅ］であるバイトＨ２がＲｅｓｅｒｖｅｄとなる。
　７番目の１［ｂｙｔｅ］であるバイトＨ１と８番目の１［ｂｙｔｅ］であるバイトＨ０にはＣＲＣ符号の各［ｂｉｔ］が含まれる。
　ヘッダは、例えば図２０～図２２を参照して説明した構造を有する。なお、ヘッダが、図２０～図２２を参照して説明した例に限られないことは、言うまでもない。
　再度図１９を参照して、１フレームの画像データの伝送に用いられるフォーマットについて説明する。
　水平方向の画素の並びをラインとすると、パケットのペイロードには、画素のデータが格納される。１フレームの画像データ全体の伝送は、図１９のＢに示す画像データ領域Ａ１１の垂直方向の画素数以上の数のパケットを用いて行われる。
　図１９のＢに示す有効画素領域Ａ１は、撮像部３０２により撮像された１フレームの画像の有効画素の領域である。図１９のＢにおける有効画素領域Ａ１の左側には、垂直方向の画素数が有効画素領域Ａ１の垂直方向の画素数と同じである、マージン領域Ａ２が設定される。
　図１９のＢにおける有効画素領域Ａ１の上側には、水平方向の画素数が有効画素領域Ａ１とマージン領域Ａ２全体の水平方向の画素数と同じである、前ダミー領域Ａ３が設定される。図１９の例においては、前ダミー領域Ａ３にＥｍｂｅｄｄｅｄ　Ｄａｔａが挿入されている。Ｅｍｂｅｄｄｅｄ　Ｄａｔａには、例えば、シャッタスピード、絞り値、ゲインなどの、撮像部３０２による撮像に関する設定値のデータが含まれる。
 　図１９のＢにおける有効画素領域Ａ１の下側には、水平方向の画素数が有効画素領域Ａ１とマージン領域Ａ２全体の水平方向の画素数と同じである、後ダミー領域Ａ４が設定される。上記Ｅｍｂｅｄｄｅｄ　Ｄａｔａは、前ダミー領域Ａ３ではなく、後ダミー領域Ａ４に挿入されていてもよい。
　画像データ領域Ａ１１は、例えば、有効画素領域Ａ１、マージン領域Ａ２、前ダミー領域Ａ３、および後ダミー領域Ａ４から構成される。
　画像データ領域Ａ１１を構成する各ラインの前にはヘッダが付加され、ヘッダの前には
Ｓｔａｒｔ　Ｃｏｄｅが付加される。また、画像データ領域Ａ１１を構成する各ラインの後ろにはフッタがオプションで付加され、フッタの後ろにはＥｎｄ　Ｃｏｄｅなどの制御コードが付加される。フッタが付加されない場合、画像データ領域Ａ１１を構成する各ラインの後ろにＥｎｄ　Ｃｏｄｅなどの制御コードが付加される。
　画像センサ３００は、撮像部３０２により撮像された１フレームの画像を送信するごとに、例えば図１９に示すフォーマットのデータを送信する。図１９に示すフォーマットが採用されることによって、ヘッダなどの付加的なデータやＳｔａｒｔ　Ｃｏｄｅ、Ｅｎｄ　Ｃｏｄｅなどの制御コードをラインごとのブランキング期間中に伝送することが可能となる。
　なお、図１８に示す画像センサ３００とＤＳＰ４００との間における１フレームの画像データの伝送に用いられるフォーマットの例が、図１９に示す例に限られないことは、言うまでもない。
［３－３］通信システム２０００におけるデータの伝送例
　図２３は、図１８に示す通信システム２０００におけるデータの伝送の一例を示す説明図であり、４つの伝送路により画像データの伝送が行われる例を示している。図２３に示す“ＸＶＳ”は垂直同期信号を示し、図２３に示す“ＸＨＳ”は水平同期信号を示している。図２３に示す“ＰＩＸ　ＤＡＴＡ”は、画素データの伝送が行われていることを示し、図２３に示す“Ｅ”は、Ｆｒａｍｅ　Ｅｎｄを示している。図２３に示す“ＢＬＫ”は、画素データの伝送が行われていないブランキング期間を示し、図２３に示す“Ｓ”は、Ｆｒａｍｅ　Ｓｔａｒｔを示している。
　図２３を参照して、通信システム２０００におけるデータの伝送の一例を説明する。画像センサ３００は、垂直同期信号が検出される時刻ｔ１までの間に１フレームの画像を構成する各ラインの画素データを、水平同期信号に従って送信する。
　画像センサ３００は、データ送信の期間に該当する図２３に示す“ＰＩＸ　ＤＡＴＡ”の期間は、第１クロック信号（高速クロック）に基づいて第１クロック信号が埋め込まれたデータを送信する。
　また、画像センサ３００は、データ送信の休止期間に該当する図２３に示すＢＬＫ”の期間は、第２クロック信号（低速クロック）に基づいて同期信号を送信する。上述したように、画像センサ３００は、図２３に示すＢＬＫ”の期間において、ＰＷＭデータを送信してもよい。
　通信システム２０００では、本実施形態に係る送信装置として機能する画像センサ３００が、データ送信の休止期間に該当する図２３に示すＢＬＫ”の期間において、第１クロック信号よりも低い周波数の第２クロック信号（低速クロック）を生成し、第２クロック信号に基づいて同期信号を送信する。
　よって、通信システム２０００では、図２３に示すＢＬＫ”の期間における画像センサ３００の消費電力が低減される。また、図２３に示すＢＬＫ”の期間において、画像センサ３００が同期信号を送信することによって、本実施形態に係る受信装置として機能するＤＳＰ４００におけるＣＤＲの同期は維持される。
　したがって、通信システム２０００では、ＤＳＰ４００におけるＣＤＲの同期を維持させつつ、画像センサ３００の低消費電力化を図ることが、実現される。
　なお、通信システム２０００におけるデータの伝送例が、図２３に示す例に限られないことは、言うまでもない。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　なお、以下のような構成も本開示の技術的範囲に属する。
（１）
　クロック信号を生成するクロック信号生成部と、
　前記クロック信号に基づいて動作し、前記クロック信号が埋め込まれたデータ、または、ＣＤＲの同期を維持させるための同期信号を送信する送信部と、
　を備え、
　データ送信の期間では、
　前記クロック信号生成部は、データ送信のための第１クロック信号を生成し、
　前記送信部は、前記第１クロック信号に基づいて前記第１クロック信号が埋め込まれたデータを送信し、
　データ送信の休止期間では、
　前記クロック信号生成部は、前記第１クロック信号よりも低い周波数の第２クロック信号を生成し、
　前記送信部は、前記第２クロック信号に基づいて前記同期信号を送信する、送信装置。
（２）
　前記クロック信号生成部は、前記第１クロック信号の波形を整形することにより、前記第２クロック信号を生成する、（１）に記載の送信装置。
（３）
　前記クロック信号生成部は、前記第１クロック信号のハイレベルのパルスを削除することと、前記第１クロック信号のローレベルのパルスを埋めることとの一方または双方により、前記第１クロック信号の波形を整形する、（２）に記載の送信装置。
（４）
　前記第２クロック信号の前記第１クロック信号に対する分周数は、下記の数式１で表される、（３）に記載の送信装置。
　分周数＝（前記ハイレベルのパルスを削除する数）＋（ローレベルのパルスを埋める数）＋１
・・・（数式１）
（５）
　前記クロック信号生成部は、ＰＷＭ信号として機能する前記第２クロック信号を生成する、（１）～（４）のいずれか１つに記載の送信装置。
（６）
　前記データ送信の休止期間は、画像データのブランキング期間である、（１）～（５）のいずれか１つに記載の送信装置。
（７）
　クロック信号が埋め込まれたデータ、または、ＣＤＲの同期を維持させるための同期信号を送信する送信装置と、
　受信されたデータまたは前記同期信号から前記クロック信号を抽出し、抽出された前記クロック信号に同期した同期化クロック信号を生成するＣＤＲ回路を備える受信装置と、
　を備え、
　前記送信装置は、
　前記クロック信号を生成するクロック信号生成部と、
　前記クロック信号に基づいて動作し、前記クロック信号が埋め込まれたデータ、または、前記同期信号を送信する送信部と、
　を備え、
　データ送信の期間では、
　前記クロック信号生成部は、データ送信のための第１クロック信号を生成し、
　前記送信部は、前記第１クロック信号に基づいて前記第１クロック信号が埋め込まれたデータを送信し、
　データ送信の休止期間では、
　前記クロック信号生成部は、前記第１クロック信号よりも低い周波数の第２クロック信号を生成し、
　前記送信部は、前記第２クロック信号に基づいて前記同期信号を送信する、通信システム。
　１０、１００　　送信装置
　１２、１０６　　ＰＬＬ回路
　１４、１０４、３０４　　送信部
　１６、１１０　　マルチプレクサ
　１８、１１２　　Ｄ型フリップフロップ
　２０、５２、１１４　　セレクタ
　２２、１１６　　ドライバ
　２４、５０、１１８　　分周回路
　１０２　　クロック信号生成部
　１０８　　クロック生成回路
　１３０　　信号生成部
　１３２　　波形政経部
　２００　　受信装置
　２０２　　レシーバ回路
　２０４　　ＣＤＲ回路
　２０６　　デマルチプレクサ
　２０８　　デコーダ
　３００　　画像センサ
　３０２　　撮像部
　４００　　ＤＳＰ
　４０２　　受信部
　４０４　　処理部
　１０００、２０００　　通信システム

Claims (7)

  1. 　クロック信号を生成するクロック信号生成部と、
    　前記クロック信号に基づいて動作し、前記クロック信号が埋め込まれたデータ、または、ＣＤＲ（Clock　Data　Recovery）の同期を維持させるための同期信号を送信する送信部と、
    　を備え、
    　データ送信の期間では、
    　前記クロック信号生成部は、データ送信のための第１クロック信号を生成し、
    　前記送信部は、前記第１クロック信号に基づいて前記第１クロック信号が埋め込まれたデータを送信し、
    　データ送信の休止期間では、
    　前記クロック信号生成部は、前記第１クロック信号よりも低い周波数の第２クロック信号を生成し、
    　前記送信部は、前記第２クロック信号に基づいて前記同期信号を送信する、送信装置。
  2. 　前記クロック信号生成部は、前記第１クロック信号の波形を整形することにより、前記第２クロック信号を生成する、請求項１に記載の送信装置。
  3. 　前記クロック信号生成部は、前記第１クロック信号のハイレベルのパルスを削除することと、前記第１クロック信号のローレベルのパルスを埋めることとの一方または双方により、前記第１クロック信号の波形を整形する、請求項２に記載の送信装置。
  4. 　前記第２クロック信号の前記第１クロック信号に対する分周数は、下記の数式１で表される、請求項３に記載の送信装置。
    　分周数＝（前記ハイレベルのパルスを削除する数）＋（ローレベルのパルスを埋める数）＋１
    ・・・（数式１）
  5. 　前記クロック信号生成部は、ＰＷＭ（Pulse　Width　Modulation）信号として機能する前記第２クロック信号を生成する、請求項１に記載の送信装置。
  6. 　前記データ送信の休止期間は、画像データのブランキング期間である、請求項１に記載の送信装置。
  7. 　クロック信号が埋め込まれたデータ、または、ＣＤＲ（Clock　Data　Recovery）の同期を維持させるための同期信号を送信する送信装置と、
    　受信されたデータまたは前記同期信号から前記クロック信号を抽出し、抽出された前記クロック信号に同期した同期化クロック信号を生成するＣＤＲ回路を備える受信装置と、
    　を備え、
    　前記送信装置は、
    　前記クロック信号を生成するクロック信号生成部と、
    　前記クロック信号に基づいて動作し、前記クロック信号が埋め込まれたデータ、または、前記同期信号を送信する送信部と、
    　を備え、
    　データ送信の期間では、
    　前記クロック信号生成部は、データ送信のための第１クロック信号を生成し、
    　前記送信部は、前記第１クロック信号に基づいて前記第１クロック信号が埋め込まれたデータを送信し、
    　データ送信の休止期間では、
    　前記クロック信号生成部は、前記第１クロック信号よりも低い周波数の第２クロック信号を生成し、
    　前記送信部は、前記第２クロック信号に基づいて前記同期信号を送信する、通信システム。
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