FR2742614A1 - Appareil pour la resynchronisation de donnees numeriques a grande vitesse - Google Patents
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- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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Abstract
La présente invention est relative à un appareil pour la resynchronisation de données numériques à grande vitesse. Cet appareil comprend: un générateur d'impulsion d'horloge multiphasée (201); un générateur de signal de sélection d'impulsion d'horloge de resynchronisation (202); un synthétiseur d'impulsion d'horloge de resynchronisation (203) et un dispositif de resynchronisation données (204).
Description
La présente invention concerne un appareil pour la resynchronisation de données numériques à grande vitesse dans lequel, dans des bits de données binaires transmis à grande vitesse, des données peuvent être resynchronisées d'une manière stable, même s 'il existe un désalignement statique dû à une différence de retard entre l'impulsion d'horloge de resynchronisation et les données et un désalignement dynamique dû à la variation des caractéristiques en fonction du temps et de la température.
Dans le système numérique classique dans lequel des données sont transmises à grande vitesse, il y a beaucoup de cas dans lesquels le système total fonctionne en synchronisme avec une impulsion d'horloge de système. Dans ces cas, si les phases des données et de l'impulsion d'horloge ne sont pas correctes (c'est-à-dire si les bords des données et les bords de l'impulsion d'horloge ne sont pas suffisamment séparés pour correspondre au temps de positionnement d'une bascule bistable et à un temps de retard), alors il se produit un état métastable et, par conséquent, les données ne peuvent pas être resynchronisées d'une manière stable.
Dans une tentative pour résoudre le problème ci-dessus, on a proposé un procédé de récupération de 1 'im- pulsion d'horloge basé sur une structure de boucle à blocage de phase (PLL), comme décrit par exemple dans le brevet britannique N08 039 874 de C.P. Summer, le brevet US N" 4 400667 de M. Belkin et le brevet US N04 535 459 de
C.R. Hogge.
C.R. Hogge.
Avec ce procédé, les données peuvent être resynchronisées d'une. manière stable pendant une transmission de données à grande vitesse . Toutefois, sa construction est relativement compliquée et on utilise des composants analogiques,tels qu'un oscillateur à commande par tension, un filtre passe-bas et des éléments semblables. Par conséquent, il est difficile d'atteindre une forte densité et le procédé n'est pas économique.
Pour essayer d'éviter les inconvénients cidesssus, on a proposé un autre procédé. Selon ce procédé, une impulsion d'horloge externe ayant quatre phases (0 , 90 , 1800 et 2700) est engendrée pour détecter le bord des données. Ensuite, par utilisation de cette détection, on forme un signal de commande pour la sélection d'une valeur de retard appropriée pour les phases de l'impulsion externe, parmi les données ayant des retards de phase successifs. Toutefois, avec ce procédé, puisqu'on utilise une impulsion d'horloge quadriphasée, la génération des impulsions devient difficile lorsque la fréquence devient élevée (R. R. Cordell (IEEE Journal of Solid State Circuits, vol. 23, N02, 1988)).
Afin d'éviter cet inconvénient, on utilise seulement une impulsion d'horloge ayant des phases opposées aux phases de l'impulsion d'horloge externe, pour réduire le nombre des impulsions d'horloge de phases différentes.
Dans ce cas, puisqu'on utilise une impulsion d'horloge ayant des phases inversées, la marge de synchronisation du système est réduite et, par conséquent, la fréquence de fonctionnement générale du système est diminuée (R.R.
Cordell (brevet US N"4 821 296)). Pour améliorer cette situation, on engendre une impulsion d'horloge ayant une pluralité de phases par utilisation d'un dispositif de retard , de sorte qu'on peut utiliser une impulsion d'horloge externe ayant une phase unique (brevet US N05 278 873 de S.W.Lowery)-.
La figure 1 illustre la constitution de l'appareil usuel de resynchronisation de données binaires décrit ci-dessus. Sur cette figure, le repère 101 désigne un détecteur de bord, le repère 102 désigne une unité de commande d'incrément-décrément et le repère 103 désigne un registre et multiplexeur D/DD . Le détecteur de bord 101 retarde l'impulsion d'horloge externe-au moyen d'un dispositif de retard ayant de nombreux étages . Ainsi, on engendre une impulsion d'horloge externe ayant une pluralité de phases et, par utilisation de ces phases, on détecte les bords des données. L' unité de commande d'incrément-décrément 102 utilise les signaux de détection de bord des données détectées de façon à engendrer des signaux de commande haut/bas pour commander le circuit de registre et multiplexeur D/DD 103. Le registre et multiplexeur D/DD 103 reçoit les signaux de commande haut/bas pour la sélection de données synchronisées avec la phase de l'impulsion d'horloge externe, les données choisies étant sorties par l'intermédiaire d'un multiplexeur.
Le procédé décrit ci-dessus présente l'avantage de ne pas nécessiter une impulsion d'horloge ayant une pluralité de phases. Plus précisément, il utilise une impulsion d'horloge monophasée. Toutefois, comme les procédés décrits précédemment, les données aléatoires non périodiques sont retardées au moyen d'un dispositif de retard et, par conséquent, le fonctionnement du système devient dépendant de la configuration des données. Par conséquent, si les phases des données présentent une différence continue supérieure à un certain laps de temps de façon à s'écarter d'une limite de retard prédéterminée, alors il faut procéder à une initialisation. Il en résulte donc une perte de données et, de ce fait, le système tombe dans un état de défaut.
La présente invention vise à éviter les inconvénients des procédés connus.
En conséquence, un objet de la présente invention est de procurer un appareil pour la resynchronisation de données numériques à grande vitesse, dans lequel une impulsion d'horloge externe périodique et régulière est retardée au moyen d'un dispositif de retard de sorte que le fonctionnement du système devient indépendant de la configuration des données et, même si la phase des données présente une différence continue, un tampon élastique peut l'absorber de façon à éviter une perte de données et la chute du système dans un état de défaut et, même si un état métastable apparaît, sa probabilité globale peut être sensiblement réduite.
Pour atteindre l'objectif ci-dessus, l'appareil de resynchronisation de données numériques à grande vi tesse conforme à la présente invention comprend : un générateur d'impulsion d'horloge multiphasée pour engendrer n (n étant un nombre naturel) impulsions d'horloge multiphasées ayant n phases par utilisation d'une impulsion d'horloge externe ; un générateur de signal de sélection d'impulsion d'horloge de resynchronisation pour recevoir l'impulsion d'horloge multiphasée du générateur d'impulsion d'horloge multiphasée, de façon à engendrer des signaux de commande pour la sélection d'une ou plusieurs impulsions d'horloge dont les bords sont proches du centre d'un intervalle élémentaire des données d'entrée externes, parmi les impulsions d'horloge multiphasées ; un synthétiseur d'impulsion d'horloge de resynchronisation pour recevoir l'impulsion d'horloge multiphasée venant du générateur d'impulsion d'horloge multiphasée et les signaux de sélection d'impulsion d'horloge de resynchronisation venant du générateur de signal de sélection d'impulsion d'hoorloge de resynchronisation, pour synthétiser l'impulsion d'horloge de resynchronisation de manière que les bords de l'impulsion d'horloge de resynchronisation se forment au centre de l'intervalle élémentaire des données externes d'entrée; et un dispositif de resynchronisation des données, pour recevoir l'impulsion d'horloge de resynchronisation synthétisée fournie par le synthétiseur d'impulsion d'horloge de resynchronisation afin de resynchroniser les données externes d'entrée.
Outre les dispositions qui précèdent,l'invention comprend encore d'autres dispositions qui ressortiront de la description qui va suivre.
L'invention sera mieux comprise à l'aide du complément de description ci-après, qui se réfère aux dessins annexés dans lesquels
la figure 1 illustre la constitution d'un appareil de resynchronisation de données numériques à grande vitesse suivant l'art antérieur
la figure 2 illustre l'appareil de resynchronisation de données numériques à grande vitesse conforme à la présente invention
la figure 3 illustre un mode de réalisation du générateur d'impulsion d'horloge multiphasée conforme à la présente invention
la figure 4 illustre les séquencements de temps principaux du générateur d'impulsion d'horloge multiphasée conforme à la présente invention
la figure 5 illustre un mode de réalisation du générateur de signal de sélection d'impulsion d'horloge conforme à la présente invention
la figure 6 illustre un exemple du générateur de signal de sélection d'impulsion d'horloge conforme à la présente invention
la figure 7 illustre un mode de réalisation d'une bascule bistable à étages multiples du générateur de signal de sélection d'impulsion d'horloge conforme à la présente invention
la figure 8 illustre un mode de réalisation du circuit générateur de signal de sélection d'impulsion d'horloge conforme à la présente invention
la figure 9 est un chronogramme représentant les séquencements de temps principaux du générateur de signal de sélection d'impulsion d'horloge conforme à la présente invention
la figure 10 illustre un mode de réalisation du synthétiseur d'impulsion d'horloge conforme à la présente invention ; et
la figure 11 est un chronogramme indiquant les séquencements de temps principaux du synthétiseur d'impulsion d'horloge conforme à la présente invention..
la figure 1 illustre la constitution d'un appareil de resynchronisation de données numériques à grande vitesse suivant l'art antérieur
la figure 2 illustre l'appareil de resynchronisation de données numériques à grande vitesse conforme à la présente invention
la figure 3 illustre un mode de réalisation du générateur d'impulsion d'horloge multiphasée conforme à la présente invention
la figure 4 illustre les séquencements de temps principaux du générateur d'impulsion d'horloge multiphasée conforme à la présente invention
la figure 5 illustre un mode de réalisation du générateur de signal de sélection d'impulsion d'horloge conforme à la présente invention
la figure 6 illustre un exemple du générateur de signal de sélection d'impulsion d'horloge conforme à la présente invention
la figure 7 illustre un mode de réalisation d'une bascule bistable à étages multiples du générateur de signal de sélection d'impulsion d'horloge conforme à la présente invention
la figure 8 illustre un mode de réalisation du circuit générateur de signal de sélection d'impulsion d'horloge conforme à la présente invention
la figure 9 est un chronogramme représentant les séquencements de temps principaux du générateur de signal de sélection d'impulsion d'horloge conforme à la présente invention
la figure 10 illustre un mode de réalisation du synthétiseur d'impulsion d'horloge conforme à la présente invention ; et
la figure 11 est un chronogramme indiquant les séquencements de temps principaux du synthétiseur d'impulsion d'horloge conforme à la présente invention..
I1 doit être bien entendu, toutefois, que ces dessins et les parties descriptives correspondantes sont donnés uniquement à titre d'illustration de l'objet de l'invention, dont ils ne constituent en aucune manière une limitation.
On décrit maintenant un mode préféré de réalisation de la présente invention, avec référence à la figure 2.
La figure 2 illustre l'appareil de resynchronisation de données numériques à grande vitesse conforme à la présente invention.
Le repère 201 désigne un générateur d'impulsion d'horloge multiphasée, le repère 202 désigne un générateur de signal de sélection d'impulsion d'horloge de resynchronisation,le repère 203 désigne un synthétiseur d'impulsion d'horloge de resynchronisation , le repère 204 désigne une unité de resynchronisation des données et le repère 205 désigne un tampon élastique.
Comme représenté, le générateur d'impulsion d'horloge multiphasée 201 engendre n impulsions d'horloge multiphasées ayant n phases par utilisation d'une impulsion d'horloge externe d'entrée . Dans les n impulsions d'horloge multiphasées ayant n phases, la différence de phase entre la première impulsion d'horloge et la dernière impulsion d'horloge de l'impulsion d'horloge multiphasée est égale ou supérieure à une période T de l'impulsion d'horloge externe d'entrée (c'est-à-dire que la différence de phase P entre une impulsion d'horloge arbitraire de l'impulsion d'horloge multiphasée et l'impulsion d'horlogeimmédia- tement précédente satisfait à la relation P > T/(n-l).
Le générateur de signal de sélection d'impulsion d'horloge de resynchronisation 202 reçoit l'impulsion d'horloge multiphasée venant du générateur d'impulsion d'horloge multiphasée 201. Ensuite,l'unité 202 engendre des signaux de commande pour la sélection d'une ou plusieurs impulsions d'horloge dont les bords apparaissent près du centre de l'intervalle élémentaire de données des données externes d'entrée, parmi les n impulsions d'horloge multiphasées (c'est-à-dire que les bords sont tels que, si la resynchronisation est effectuée au bord montant de l'impulsion d'horloge, elle indique le bord montant, tandis que si la resynchronisation est effectuée au bord descendant, elle indique le bord descendant).
Le synthétiseur d'impulsion d'horloge de resynchronisation 203 reçoit l'impulsion d'horloge multiphasée venant du générateur d'impulsion d'horloge multiphasée 201 et les signaux de sélection d'impulsion d'horloge de re
synchronisation venant du générateur de signal de sélection d'impulsion d'horloge de resynchronisation 202, et il les synthétise d'une manière telle que les bords de l'impulsion d'horloge de resynchronisation apparaissent au centre de l'intervalle élémentaire des données externes d'entrée.
synchronisation venant du générateur de signal de sélection d'impulsion d'horloge de resynchronisation 202, et il les synthétise d'une manière telle que les bords de l'impulsion d'horloge de resynchronisation apparaissent au centre de l'intervalle élémentaire des données externes d'entrée.
L'unité de resynchronisation des données 204 resynchronise les données externes d'entrée par utilisation de l'impulsion d'horloge de resynchronisation synthétisée fournie par le synthétiseur d'impulsion d'horloge de resynchronisation 203.
Lorsque la phase des données externes d'entrée varie lentement de plus d'une période jusqu'à une valeur positive ou une valeur négative par rapport à l'impulsion d'horloge externe d'entrée, le tampon élastique 205 absorbe les variations, de sorte qu'il ne se produit pas de glissement. Ensuite, le tampon élastique 205 émet les données resynchronisées (resynchronisées par l'impulsion d'horloge de resynchronisation du synthétiseur d'impulsion d'horloge de resynchronisation 203) d'une manière telle que les données finalement resynchronisées (resynchronisées à nouveau par l'impulsion d'horloge externe d'entrée) doivent être synchronisées avec la phase de l'impulsion d'horloge externe d'entrée.
La figure 3 illustre un mode de réalisation du générateur d'impulsion d'horloge multiphasée conforme à la présente invention. Sur cette figure, les repères 301, 302,...,30 En/2)-l] , 30(n/2) désignent des modules de génération d'impulsion d'horloge de phase positive, pour engendrer une impulsion d'horloge de phase normale et une impulsion d'horloge de phase inverse. En outre, le repère 311 désigne un dispositif de retard pour retarder l'entrée, et les repères 321 et 322 désignent des inverseurs.
Comme représenté sur cette figure, une horloge externe d'entrée est reçue dans le module de génération d'horloge positive de premier étage 301. Ensuite, l'horloge est retardée par le dispositif de retard 311 et elle est ensuite formée en une impulsion d'horloge de phase inverse DCPN1 et une impulsion d'horloge de phase normale
DCP1 par l'inverseur 321. Ensuite, l'impulsion d'horloge de phase normale DCP1 qui a été engendrée par le module de génération d'horloge de phase positive 301 est envoyée au module de génération d'horloge de phase positive du module de génération d'horloge positive 302.
DCP1 par l'inverseur 321. Ensuite, l'impulsion d'horloge de phase normale DCP1 qui a été engendrée par le module de génération d'horloge de phase positive 301 est envoyée au module de génération d'horloge de phase positive du module de génération d'horloge positive 302.
Le module de génération d'horloge de phase positive 302 reçoit l'impulsion d'horloge de phase normale DCP1 venant du module de génération d'horloge de phase positive 301, de sorte que l'impulsion DCP1 est retardée par le dispositif de retard. Ensuite, au moyen de deux inverseurs, on forme une impulsion d'horloge de phase normale DCP2 et une impulsion d'horloge de phase inverse DCPN2. Ensuite, l'impulsion d'horloge de phase normale ainsi formée est envoyée au module de génération d'horloge de phase positive du module de génération d'horloge de phase positive 303.
Plus précisément, 30r (où r est un nombre naturel plus petit que n/2) reçoit l'horloge de phase normale qui a été engendrée par l'étage précédent [c'est-à-dire 30(r-1)J
Ensuite, l'horloge est retardée par un dispositif de retard puis, par l'intermédiaire de deux inverseurs, on produit une impulsion d'horloge de phase normale DCPr et une impulsion d'horloge de phase inverse DCPNr. Ensuite, l'impulsion d'horloge de phase normale DCPr qui a été engendrée par l'étage 30r est envoyée à l'étage suivant p(c'est-à-dire 30(r+1,3
Le module de génération d'horloge de phase positive 30(n/2), qui est le dernier étage, reçoit une horloge de phase normale DCP (n/2)-1 de façon à engendrer une impulsion d'horloge de phase normale DCP(n/2) et une impulsion d'horloge de phase inverse DCPN(n/2).
Ensuite, l'horloge est retardée par un dispositif de retard puis, par l'intermédiaire de deux inverseurs, on produit une impulsion d'horloge de phase normale DCPr et une impulsion d'horloge de phase inverse DCPNr. Ensuite, l'impulsion d'horloge de phase normale DCPr qui a été engendrée par l'étage 30r est envoyée à l'étage suivant p(c'est-à-dire 30(r+1,3
Le module de génération d'horloge de phase positive 30(n/2), qui est le dernier étage, reçoit une horloge de phase normale DCP (n/2)-1 de façon à engendrer une impulsion d'horloge de phase normale DCP(n/2) et une impulsion d'horloge de phase inverse DCPN(n/2).
Ces deux impulsions d'horlgoe sont émises à l'extérieur. Dans ces conditions, les retards produits par le dispositif de retard sont tous les mêmes. En outre, la dif férence de phase P entre la sortie d'impulsion d'horloge de phase normale DCPr d'un étage arbitraire 30r et la sortie d'impulsion d'horloge de phase normale de l'étage suivant (ou la différence de phase entre une sortie d'impulsion d'horloge de phase inverse arbitraire DCPNr et l'impulsion d'horloge de phase inverse DCPN(r-1) de l'étage suivant) est égale ou supérieure à T/(n-1).
Autrement dit, lorsque la condition de différence de phase P a T(n-1) est satisfaite, l'impulsion d'horloge de phase normale qui est retardée séquentiellement d'une certaine différence de phase peut détecter tous les bords de données qui apparaissent entre le bord montant et le bord descendant de l'impulsion d'horloge. En outre, l'impulsion d'horloge de phase inverse qui est retardée séquentiellement d'une certaine différence de phase peut détecter tous les bords de données qui apparaissent entre le bord montant et le bord descendant de l'impul sion d'horloge.
La figure 4 illustre les séquencements de temps principaux du générateur d'impulsion d'horloge multiphasée conforme à la présente invention. Sur cette figure, les repères DCP1, DCP2,..., DCPE(n/2)-2 , DCP t(n/2)-1] et DCP(n/2) désignent une impulsion d'horloge multiphasée normale, tandis que les repères DCPNî, DCPN2,...,
DCPN r(n/2)-2] , DCPNt(n/2)-1] et DCPN(n/2) désignent une impulsion d'horloge multiphasée inverse.
DCPN r(n/2)-2] , DCPNt(n/2)-1] et DCPN(n/2) désignent une impulsion d'horloge multiphasée inverse.
L'impulsion d'horloge de phase normale DCP1 est un signal qui est obtenu par retard d'une impulsion d'horloge externe au moyen d'un dispositif de retard et de deux inverseurs,d'une manière telle que l'impulsion d'horloge retardée doit avoir une différence de phase de
P par rapport à l'impulsion d'horloge externe d'entrée.
P par rapport à l'impulsion d'horloge externe d'entrée.
L'impulsion d'horloge de phase normale DCP2 est un signal qui est obtenu par retard de l'impulsion d'horloge de phase normale DCP1 au moyen d'un dispositif de retard et de deux inverseurs d'une manière telle que l'impulsion d'horloge retardée ait une différence de phase de P par rapport à l'impulsion d'horloge de phase normale
DCP1 de l'étage précédent.
DCP1 de l'étage précédent.
Autrement dit, une impulsion d'horloge arbitraire DCPr est un signal qui est obtenu par retard de l'impulsion d'horloge de phase normale DCP (r-l) au moyen d'un dispositif de retard et de deux inverseurs d'une manière telle que l'impulsion d'horloge retardée ait une différence de phase de P par rapport à l'impulsion d'horloge de phase normale DCP(r-1) de l'étage précédent.
L'impulsion d'horloge de phase normale DCP(n/2) est un signal qui est obtenu par retard de l'impulsion d'horloge de phase normale DCP1 au moyen d'un dispositif de retard et de deux inverseurs d'une manière telle que l'impulsion d'horloge retardée ait une différence de phase de P. La différence de phase de DCP1 à DCP (n-1) est plus grande que la demi-période (T/2) de l'impulsion d'horloge externe d'entrée. Par conséquent, l'impulsion d'horloge multitphasée normale allant de DCP1 à DCP(n/2) peut détecter les bords,quel que soit l'endroit où les bords montants des données d'entrée apparaissent entre les bords montants et descendants des impulsions d'horloge d'entrée.
L'impulsion d'horloge de phase inverse DCPN1 est un signal qui est obtenu par retard de l'impulsion d'horloge externe d'entrée au moyen d'un dispositif de retard et d'un inverseur d'une manière telle que l'impulsion d'horloge retardée ait une différence de phase de P.
Autrement dit, une impulsion d'horloge arbitraire
DCPNr (sauf r=1) est un signal qui est obtenu par retard de l'impulsion d'horloge de phase inverse DCPN(r-1) aumoyen d'un dispositif de retard et de deux inverseurs, avec une différence de phase de P.
DCPNr (sauf r=1) est un signal qui est obtenu par retard de l'impulsion d'horloge de phase inverse DCPN(r-1) aumoyen d'un dispositif de retard et de deux inverseurs, avec une différence de phase de P.
DCPN(n/2)est un signal qui est obtenu par retard de l'impulsion DCPNttn12)-1] au moyen d'un dispositif de retard et de deux inverseurs, avec une différence de phase de P. La différence de phase entre DCPN1 et DCPNtn/2) est plus grande que la demi-période (T/2) de l'impulsion d1hor- loge externe d'entrée. Par conséquent, l'impulsion d'horloge multiphasée inverse allant de DCPN1 à DCPN(n/2) peut détecter les bords montants des données d'entrée, quel que soit l'endroit où les bords montants des données d'entrée apparaissent entre les bords montants et les bords tombants des impulsions d'horloge d'entrée.
La figure 5 est un schéma de principe d'un mode de réalisation du générateur de signal de sélection d'impulsion d'horloge conforme à la présente invention. Le repère 501 désigne une unité de génération de signal de sélection d'impulsion d'horloge de phase normale et le repère 502 désigne une unité de génération de signal de sélection d'impulsion d'horloge de phase inverse.
Comme représenté sur cette figure, l'unité 501 de génération de signal de sélection d'impulsion d'horloge de phase normale reçoit les impulsions d'horloge multiphasées normales DCP1 à DCP(n/2) et les données externes d'entrée, de façon à fournir un signal de commande pour la sélection d'une impulsion d'horloge dont le bord apparait près du centre de l'intervalle élémentaire des données externes d'entrée, parmi les n/2 impulsions d'horloge multiphasées normales (le bord précité.est le bord montant lorsqu'on effectue la resynchronisation avec le bord montant de l'impulsion d'horloge, tandis qu'il est le bord descendant lorsqu'on effectue la resynchronisation avec le bord descendant de l'impulsion d'horloge).
L'unité 502 de génération de signal de sélection d'impulsion d'horloge de phase inverse reçoit les impul sions d'horloge multiphasées inverses DCPN1 à DCPN(n/2) et les données externes d'entrée, de façon à fournir un signal de commande pour la sélection d'une ou plusieurs impulsions d'horloge dans lesquelles le bord apparaît près du centre de l'intervalle élémentaire des données externes d'entrée, parmi les n/2 impulsions d'horloge multiphasées inverses (le bord précité est le bord montant lorsqu'on effectue la resynchronisation avec le bord montant de l'impulsion d'horloge, tandis qu'il est le bord descendant lorsqu'on effectue la resynchronisation avec le bord descendant de l'impulsion d'horloge).
La figure 6 illustre un exemple du générateur de signal de sélection d'impulsion d'horloge conforme à la présente invention. Celui-ci est habituellement utilisé sur l'unité 501 de génération de signal de sélection d'impulsion d'horloge de phase normale et sur l'unité 502 de génération de signal de sélection d'impulsion d'horloge de phase inverse de la figure 5. Les repères 601,602,603,..., 60 ((n/2) -2] , 60 [(n/2)-13 et 60(n/2) et les repères 621, 622,...,62(n-2) désignent des bascules de type D. D'autre part, les repères 611,612,.. ,61(n-2) désignent des circuits de génération de signal de sélection d'impulsion d'horloge.
Les bascules D 601,602,603,...,60 [(n/2)-2], 60 [(n/2)-1] et 60(n/2) reçoivent respectivement l'impulsion d'horloge multiphasée normale DCP1, DCP2, ...,DCP[(n/2)-2],
DCP [(n/2)-1] et DCP(n/2) et l'impulsion d'horloge multiphasée inverse DCPNî, DCPN2,... ,DCPN[(n/2)-2j , DCPN[(n/2)-11 et DCPN(n/2), de façon à resynchroniser les données externes d'entrée par utilisation de l'impulsion d'horloge, les sorties étant tAl,A2,A3,...,A[(n/2)-2i , A[(n/2)-1] et
A(n/2) j
Les circuits de génération de signal de sélection d'impulsion d'horloge 611, 612,..., 61(n-2) reçoivent respectivement les valeurs de sortie resynchronisées A1,A2,
A3,...,A[(n/2)-2] , At(n/2)-13 et A(n/2) des bascules
D 601,602,603,...,60 [(n/2)-2] , 60 [(n/2)-1] et 60(n/2). Ensuite, lorsqu'un bord des données externes d'entrée est détecté, un signal "0" est fourni tandis que, lorsqu'aùcun bord n'est détecté, un signal "1" est fourni{B1,B2,..., B L(n/2)-2J.
DCP [(n/2)-1] et DCP(n/2) et l'impulsion d'horloge multiphasée inverse DCPNî, DCPN2,... ,DCPN[(n/2)-2j , DCPN[(n/2)-11 et DCPN(n/2), de façon à resynchroniser les données externes d'entrée par utilisation de l'impulsion d'horloge, les sorties étant tAl,A2,A3,...,A[(n/2)-2i , A[(n/2)-1] et
A(n/2) j
Les circuits de génération de signal de sélection d'impulsion d'horloge 611, 612,..., 61(n-2) reçoivent respectivement les valeurs de sortie resynchronisées A1,A2,
A3,...,A[(n/2)-2] , At(n/2)-13 et A(n/2) des bascules
D 601,602,603,...,60 [(n/2)-2] , 60 [(n/2)-1] et 60(n/2). Ensuite, lorsqu'un bord des données externes d'entrée est détecté, un signal "0" est fourni tandis que, lorsqu'aùcun bord n'est détecté, un signal "1" est fourni{B1,B2,..., B L(n/2)-2J.
Les bascules D 621, 622,623,...,62[(n/2)-2] resynchronisent les signaux de détection de bord {B1,B2,...,
B[(n/2)-2]} des circuits de génération de signal de sélection d'impulsion d'horloge par utilisation de l'impulsion d'horloge de phase normale DCPl,DCP2,...,DCP[(n/2)-21 , DCPt(n/2)-1] et DCP(n/2) et de l'impulsion d'horloge de phase inverse DCPNl,DCPN2,...,DCPNt(n/2)-2],(DCPN[(n/2)-13 et DCPN(n/2) , leurs sorties étant tEN1,EN2,...,EN [(n/2)-2]
Dans ces conditions, les bascules D 601,602,603,..., 60[(n/2)-2] , 60t(N/2)-1t et 60(n/2) et les bascules 621, 622,623,...,62[(n/2)-2) peuvent être utilisées en deux étages comme représenté sur la figure 7 ou en étages multiples, de façon à réduire la probabilité d'apparition d'une métastabilité.
B[(n/2)-2]} des circuits de génération de signal de sélection d'impulsion d'horloge par utilisation de l'impulsion d'horloge de phase normale DCPl,DCP2,...,DCP[(n/2)-21 , DCPt(n/2)-1] et DCP(n/2) et de l'impulsion d'horloge de phase inverse DCPNl,DCPN2,...,DCPNt(n/2)-2],(DCPN[(n/2)-13 et DCPN(n/2) , leurs sorties étant tEN1,EN2,...,EN [(n/2)-2]
Dans ces conditions, les bascules D 601,602,603,..., 60[(n/2)-2] , 60t(N/2)-1t et 60(n/2) et les bascules 621, 622,623,...,62[(n/2)-2) peuvent être utilisées en deux étages comme représenté sur la figure 7 ou en étages multiples, de façon à réduire la probabilité d'apparition d'une métastabilité.
La figure 8 illustre un mode de réalisation du circuit de génération de signal de sélection d'impulsion d'horloge conforme à la présente invention. Le repère 811 désigne un inverseur et les repères 812, 813 et 814 désignent des portes NON-OU.
Sur cette figure, les repères Am, A(m+1) et
A(m+2) (où m est un nombre naturel égal ou inférieur à
m ième ième n) désignent respectivement les m , (m+l)ième et (m+2) ième valeurs de sortie parmi les valeurs de sortie resynchronisées Al, A2,A3,..., A[(n/2)-21 , A t(n/2)-1] et A(n/2) des bascules D 601,602,603,... ,60 ((n/2)-2i 60t(n/2)-13 et 60(n/2). Si les valeurs logiques sont différentes entre Am et A(m+l) et entre Am et A(m+2), la valeur Bm est une valeur logique "0" ; sinon, Bm est une valeur logique "1".
A(m+2) (où m est un nombre naturel égal ou inférieur à
m ième ième n) désignent respectivement les m , (m+l)ième et (m+2) ième valeurs de sortie parmi les valeurs de sortie resynchronisées Al, A2,A3,..., A[(n/2)-21 , A t(n/2)-1] et A(n/2) des bascules D 601,602,603,... ,60 ((n/2)-2i 60t(n/2)-13 et 60(n/2). Si les valeurs logiques sont différentes entre Am et A(m+l) et entre Am et A(m+2), la valeur Bm est une valeur logique "0" ; sinon, Bm est une valeur logique "1".
Dans le circuit de génération de signal de sélection d'impulsion d'horloge,les entrées DCP1,DCP2,....
DCP(n/2) dans les bascules D 601,602,603,.. .,60f(n/2)-2j, 60 [(n/2)-1 et 60(n/2) ne peuvent pas satisfaire au temps de positionnement ou au temps de maintien par rapport au bord montant (ou descendant) des données externes d'entrée. Par conséquent, il se produit un état métastable et, par suite, dans le cas où la sortie est une valeur logique "1" ou "O" ou même si des oscillations se produisent, si la largeur d'impulsion est plus petite que le temps de retard de l'inverseur 801 ou des portes NON-OU 811,812 et 813, alors le système fonctionne d'une manière stable.
La probabilité d'instabilité du système, résultant de la métastabilité, peut donc être sensiblement réduite.
Les figures 9A et 9B sont des chronogrammes illustrant le fonctionnement du circuit de la figure 6 pour engendrer des signaux de sélection d'horloge en fonction de la phase des données d'entrée. Les repères DCPm,
DCP(m+1) et DCP(m+2) (où m est un nombre naturel plus pe tit que n) désignent les mième , (m+1)ièmeet et impulsions d'horloge multiphasées émises par le générateur d'impulsion d'horloge multiphasée. Le repère ENm désigne un mième signal de sélection d'impulsion d'horloge qui est engendré lorqu'un bord de données est détecté par le générateur de signal de sélection d'impulsion d'horloge.
DCP(m+1) et DCP(m+2) (où m est un nombre naturel plus pe tit que n) désignent les mième , (m+1)ièmeet et impulsions d'horloge multiphasées émises par le générateur d'impulsion d'horloge multiphasée. Le repère ENm désigne un mième signal de sélection d'impulsion d'horloge qui est engendré lorqu'un bord de données est détecté par le générateur de signal de sélection d'impulsion d'horloge.
Sur la figure 9A, à un instant arbitraire tl, le bord des données d'entrée ne se trouve pas dans les parties de bord de DCPm, DCP(m+l) et DCP(m+2). Par contre, à un instant t2 où la phase des données d'entrée est changée du fait 4'instabilité ou d'excursions, le bord montant des données d'entrée se trouve entre le bord montant de DCPm et le bord montant de DCP(m+1). Dans cette situation, lorsque les impulsions d'horloge d'entrée DCPm, DCP(m+1) et
DCP(m+2) sont resynchronisées au moyen du bord montant des données, un état métastable n'apparaît dans aucune de ces impulsions. Dans cette situation, les valeurs resynchronisées de DCPm et DCP(m+1), qui sont resynchronisées au moyen du bord montant des données d'entrée, deviennent différentes l'une de l'autre. Par conséquent, on peut détecter le fait qu'un bord apparaît dans cet intervalle, et le résultat est resynchronisé au moyen de DCPm.
DCP(m+2) sont resynchronisées au moyen du bord montant des données, un état métastable n'apparaît dans aucune de ces impulsions. Dans cette situation, les valeurs resynchronisées de DCPm et DCP(m+1), qui sont resynchronisées au moyen du bord montant des données d'entrée, deviennent différentes l'une de l'autre. Par conséquent, on peut détecter le fait qu'un bord apparaît dans cet intervalle, et le résultat est resynchronisé au moyen de DCPm.
Sur la figure 9B,à un instant arbitraire tl, le bord des données d'entrée n'existe pas dans les parties de bord de DCPm, DCP(m+l) et DCP(m+2). Par contre,à un instant t2, lorsque la phase des données d'entrée est modifiée du fait d'instabilité ou d'excursions, si les impulsions d'horloge d'entrée DCPm, DCP(m+1) et DCP(m+2) sont resynchronisées au moyen du bord montant des données, DCPm et DCP(m+2) sont resynchronisées de façon stable tandis que DCP(m+1) reste dans un état métastable. Dans ce cas également, les résultats resynchronisés des impulsions DCPm et DCP(m+2) sont différents l'un de l'autre et, par utilisation de ce fait, on peut détecter une apparition d'un bord à l'intérieur de l'intervalle mentionné. Les résultats sont resynchronisés au moyen de DCPm et la sortie est ENm.
La figure 10 illustre un mode de réalisation du synthétiseur d'impulsion d'horloge conforme à la présente invention. Les repères 1001,1002,...,100t(n/2)-11 et 100(n/2) et 1011,1012,...,101t(n/2)-1] et 101(n/2) et 1031 désignent des portes OU à deux entrées et les repères 1021 et 1022 désignent des portes NON-ET à (n/2) entrées.
Comme représenté sur cette figure, les horloges de retard multiphasées normales DCP1,DCP2,...,DCP L(n/2)-3) et DCP[(n/2)-23 , qui sont entrées en provenance du générateur d'horloge multiphasée, sont synthétisées comme suit.
Plus précisément, dans le cas où elles sont choisies par les signaux de sélection ENO, ENl,...,EN[(n/2)-31 et EN[(n/2)-23 par l'intermédiaire des portes OU 1001,1002, ...,100 [(n/2)-11 et 100(n/2) , (c' est-à-dire dans le cas où le signal de sélection logique est "0"), elles sont transférées de façon à être synthétisées avec une autre impulsion d'horloge ayant une autre phase qui a été transférée par la- porte NON-ET 1021. D'autre part, dans le cas où elles ne sont pas choisies (c'est-à-dire dans le cas où le signal logique de sélection est "1", elles sont bloquées de façon à être émises à une valeur logique "1".
Les horloges de retard multiphasées inverses DCPNî, DCPN2,...,DCPn(n/2)-3i et DCPN[(n/2)-2), qui sont entrées en provenance du générateur d'impulsion d'horloge multiphasée, sont synthétisées comme suit. Plus précisément, dans le cas où elles sont choisies par les signaux de sélection ENNO, En1,..., ENNt(n/2)-3] et ENN((n/2)-2i par l'intermédiaire des portes OU 1011,1012,...,l0îL(n/2)-li et 101(n/2), (c'est-à-dire dans le cas où le signal logique de sélection est "0"), elles sont transférées de façon à être synthétisées avec une autre impulsion d'horloge ayant une autre phase qui a été transférée par la porte NON-ET 1021.D'autre part, dans le cas où elles ne sont pas choisies (c'est-à-dire dans le cas où le signal logique de sélection est "1"), elles sont bloquées de fa çon à être émises à une valeur logique"1".
La porte OU à deux entrées 1031 synthétise finalement les horloges synthétisées de phase normale de la porte NON-ET 1021 avec les horloges synthétisées de phase inverse de la porte NON-ET 1022, pour fournir le résultat synthétisé à l'extérieur.
La figure 11 est un chronogramme illustrant les séquencements de temps principaux du synthétiseur d'impulsion d'horloge conforme à la présente invention, dans le cas où une impulsion d'horloge de phase normale DCPp (p étant un nombre naturel plus petit que[(n/2)-2 et une impulsion d'horloge de phase inverse DCPq (q étant un nombre naturel plus petit que[(n/2)-2)Jsont choisies sur la figure 10.
Comme représenté sur la figure 11, toutes les horloges de phase normale autres que l'impulsion d'horloge de phase normale choisie DCPp ont une valeur logique "1" et, par conséquent, elles sont bloquées par les portes OU à deux entrées 1001,1002,...,100 !(n/2)-31 et 1001(n/2)-2].
Seule l'impulsion DCPp est inversée en phase par la porte
NON-ET à deux entrées 1021, de façon à être appliquée à une borne d'entrée de la porte OU à deux entrées 1031.
NON-ET à deux entrées 1021, de façon à être appliquée à une borne d'entrée de la porte OU à deux entrées 1031.
Toutes les horloges de phase inverse autres que l'impulsion d'horloge de phase inverse choisie DCPq ont une valeur logique "1" et, par conséquent, elles sont bloquées par les portes OU à deux entrées 1011,1012,..., 101[(n/2)-31 et 101[(n/2)-2l. Seule, l'impulsion DCPq est inversée en phase par la porte NON-ET à deux entrées 1022, de façon à être envoyée à une borne d'entrée de la porte
OU àdeuxentrées 1031.
OU àdeuxentrées 1031.
La porte OU à deux entrées 1031 synthétise finalement l'impulsion d'horloge de la porte NON-ET à deux entrées 1021 et de la porte NON-ET à deux entrées 1022, de façon à fournir le résultat synthétisé à l'extérieur.
Conformément à la présente invention comme décrit ci-dessus,l'appareil peut être utilisé pour la resynchronisation de données numériques à grande vitesse et il procure les avantages ci-après, comparativement à l'appa reil connu.
Premièrement, une impulsion d'horloge externe périodique et régulière est retardée au moyen d'un dispositif de retard, de sorte que le fonctionnement du système devient indépendant de la configuration des données. Deuxièmement, même si les phases des données présentent une différence continue (dérive) supérieure à un certain laps de temps, un tampon élastique absorbe cette différence et il ne se produit donc pas de perte de données, avec le résultat que le système n' est pas mis en panne. Troisièmement, même dans le cas où un état de métastabilité apparaît, sa probabilité d'apparition peut être sensiblement réduite par utilisation d'une logique, ce qui permet de resynchroniser les données d'une manière stable.
Ainsi que cela ressort de ce qui précède, l'invention ne se limite nullement à ceux de ses modes de réalisation et d'application qui viennent d'être décrits de façon plus explicite ; elle en embrasse au contraire toutes les variantes qui peuvent venir à l'esprit du technicien en la matière sans s'écarter du cadre ni de la portée de la présente invention.
Claims (7)
1.- Appareil pour la resynchronisation de données numériques à grande vitesse, comprenant
un générateur d'impulsion d'horloge multiphasée (201) pour engendrer n (n étant un nombre naturel) impulsions d'horloge multiphasées ayant n phases, par utilisation d'une impulsion d'horloge externe d'entrée
un générateur de signal de sélection d'impulsion d'horloge de resynchronisation (202) pour recevoir l'impulsion d'horloge multiphasée venant dudit générateur d'impulsion d'horloge multiphasée (201), de façon à engendrer des signaux de commande pour la sélection d'une ou plusieurs impulsions d'horloge dont les bords sont proches du centre d'un intervalle élémentaire des données externes d'entrée, parmi les impulsions d'horloge multiphasées
un synthétiseur d'impulsion d'horloge de resynchronisation (203) pour recevoir l'impulsion d'horloge multiphasée venant dudit générateur d'impulsion d'horloge multiphasée (201) et les signaux de sélection d'impulsion d'horloge de resynchronisation venant dudit générateur de signal de sélection d'impulsion d'horloge de resynchronisation (202), pour synthétiser l'impulsion d'horloge de resynchronisation de sorte que les bords de l'impulsion d'horloge de resynchronisation se forment au centre d'un intervalle élémentaire des données externes d'entrée ; et
un dispositif de resynchronisation des données (204), pour recevoir l'impulsion d'horloge de resynchronisation synthétisée fournie par ledit synthétiseur d'impulsion d'horloge de resynchronisation (203) afin de resynchroniser les données externes d'entrée.
2.- Appareil suivant la revendication 1, comprenant en outre un tampon élastique, pour absorber les écarts lorsque les phases des données externes d'entrée varient lentement (dérivent) de plus d'une période à une valeur positive ou à une valeur négative par rapport à l'im- pulsion d'horloge externe d'entrée, afin d'éviter un glissement ; et pour produire des données resynchronisées (resynchronisées par l'impulsion d'horloge de resynchronisation dudit synthétiseur (203) d'impulsion d'horloge de resynchronisation), d'une manière telle que les données finalement resynchronisées (à nouveau resynchronisées par l'impulsion d'horloge externe d'entrée) sont synchronisées avec la phase de l'impulsion d'horloge externe d'entrée.
3.- Appareil suivant la revendication l,dans lequel ledit générateur d'impulsion d'horloge multiphasée (201) comprend un ou plusieurs modules de génération d'horloge de phase positive (301 à 30(n/2)) pour engendrer une impulsion d'horloge de phase normale et une impulsion d'horloge de phase inverse.
4.- Appareil suivant la revendication l,dans lequel ledit module de génération d'horloge de phase ppsitive (301) comprend
un dispositif de retard (311) (un premier étage) pour recevoir les impulsions d'horloge externe d'entrée et les retarder pendant un certain laps de temps
un premier inverseur (321) pour inverser une sortie dudit dispositif de retard (311) afin de fournir une
impulsion d'horloge de phase inverse ; et
un deuxième inverseur (322) pour inverser à nouveau une sortie dudit premier inverseur (321) afin de fournir une sortie de phase normale ; et
dans lequel les moyens de génération d'horloge de phase positive (302 à 30(n/2) du deuxième étage et des étages suivants reçoivent une impulsion d'horloge de phase normale (DCP1) venant dudit module de génération d'horloge de phase positive (301) d'un étage précédent afin de la retarder par l'intermédiaire d'un dispositif de retard et de former une impulsion d'horloge de phase normale (DCP2) et une impulsion d'horloge de phase inverse (DCPN2) par l'intermédiaire de deux inverseurs de façon à produire une entrée d'horloge d'un étage suivant, pour constituer ainsi une construction à étages multiples.
5.- Appareil suivant une quelconque des revendications 1 et 4, dans lequel ledit générateur de signal de sélection d'impulsion d'horloge (202) comprend
une unité de génération de signal de sélection d'impulsion d'horloge de phase normale (501) qui reçoit des horloges multiphasées normales et des données externes d'entrée de façon à fournir un signal de commande pour la sélection d'une impulsion d'horloge dont un bord apparaît près du centre d'un intervalle élémentaire des données externes d'entrée, parmi n/2 impulsions d'horloge multiphasées normales ; et
une unité de génération de signal de sélection d'impulsion d'horloge de phase inverse (502) qui reçoit des horloges multiphasées inverses et des données externes d'entrée de façon à fournir un signal de commande pour la sélection d'une ou plusieurs impulsions d'horloge dans lesquelles un bord apparaît près du centre de l'intervalle élémentaire des données externes d'entrée, parmi les n/2 impulsions d'horloge multiphasées inverses.
6.- Appareil suivant la revendication 1, dans lequel ledit générateur de signal de sélection d'impulsion d'horloge (202) comprend
une ou plusieurs premières bascules D (601,602, 603,...,601(n/2)-23 , 60[(n/2)-ll et 60(n/2) pour recevoir respectivement des impulsions d'horloge de phase normale ou des impulsions d'horloge de phase inverse, venant dudit générateur d'impulsion d'horloge multiphasée (201), à leurs bornes d'entrée D afin de resynchroniser les données externes d'entrée
un ou plusieurs circuits de génération de signal de sélection d'impulsion d'horloge (611 à 61(nu2)) pour recevoir respectivement les valeurs de sortie resynchronisées venant desdites premières bascules D (601,602,603,..., 60[(n/2)-2] , 60n/2)-l) et 60(n/2)) afin de fournir un signal "0" lorsqu'un bord des données externes d'entrée est détecté et de fournir un signal "1" lorsqu'aucun bord n'est détecté ; et
une ou plusieurs deuxièmes bascules D (621,622, 623, ...,62[(n/2)-2]) pour la resynchronisation des signaux de détection de bord fournis par lesdits circuits de génération de signal de sélection d'impulsion d'horloge, par utilisation des impulsions d'horloge de phase normale et des impulsions d'horloge de phase inverse dudit générateur d'impulsion d'horloge multiphasée (201).
7.- Appareil suivant la revendication 1, dans lequel lesdites premières bascules D (601,602,603 60[(n/2)-2], 60[(n/2)-li et 60(n/2)) et lesdites deuxièmes bascules D (621,622,623,...,62 In/2)-27) sont prévues sous une forme multi-étagée.
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