JPS63107237A - 信号処理装置 - Google Patents
信号処理装置Info
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- JPS63107237A JPS63107237A JP25164486A JP25164486A JPS63107237A JP S63107237 A JPS63107237 A JP S63107237A JP 25164486 A JP25164486 A JP 25164486A JP 25164486 A JP25164486 A JP 25164486A JP S63107237 A JPS63107237 A JP S63107237A
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- JP
- Japan
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- circuit
- voltage
- signal processing
- negative
- switching regulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 7
- 230000000737 periodic effect Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 description 28
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Interface Circuits In Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、信号処理装置に関するもので、例えば、デ
ィジタル電話交換装置におけるニーダ／デコーダ（ＣＯ
ＤＥＣ）に利用して有効な技術に関するものである。
ィジタル電話交換装置におけるニーダ／デコーダ（ＣＯ
ＤＥＣ）に利用して有効な技術に関するものである。
ディジタル電話交換装置として、加入者からの音声信号
をディジタル信号に変換して、送受信するディジタル電
話交換方式が開発されている。このディジタル電話交換
装置に使用され、加入者電話器からのアナログ音声信号
をディジタル信号に変換して送信するコーグと、受信さ
れたディジタル音声信号をアナログ音声信号に変換して
加入者電話器に伝えるデコーダとは１つの半導体集積回
路装置（ＣＯＤＥＣ）により構成される。
をディジタル信号に変換して、送受信するディジタル電
話交換方式が開発されている。このディジタル電話交換
装置に使用され、加入者電話器からのアナログ音声信号
をディジタル信号に変換して送信するコーグと、受信さ
れたディジタル音声信号をアナログ音声信号に変換して
加入者電話器に伝えるデコーダとは１つの半導体集積回
路装置（ＣＯＤＥＣ）により構成される。
ｃｏＤＥＣについては、例えば１９８１年６月３０日付
朝倉書店発行「集積回路応用ハンドブッりｊ第５９３負
〜６００頁がある。
朝倉書店発行「集積回路応用ハンドブッりｊ第５９３負
〜６００頁がある。
上記Ｃ０ＤＥＣでは、ディジタル回路とアナログ回路が
混在し、スイッチングキャパシタフィルタや音声出力回
路を構成する増幅回路は、正極及７び負極の動作電圧を
必要とする。このため、上記ＧＯＤＥＣは、二電源系で
動作させる必要があり、電源装置が大型、高コストにな
ってしまう。
混在し、スイッチングキャパシタフィルタや音声出力回
路を構成する増幅回路は、正極及７び負極の動作電圧を
必要とする。このため、上記ＧＯＤＥＣは、二電源系で
動作させる必要があり、電源装置が大型、高コストにな
ってしまう。
この発明の目的は、実質的に単一電源化した信号処理装
置を提供することにある。
置を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。
、本明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ディジタル的な信号処理に用いられるクロッ
ク信号を利用して、スイッチングレギュレータにより逆
極性の動作電圧を形成してアナログ回路を正及び負の二
電源により動作させるものである。
ク信号を利用して、スイッチングレギュレータにより逆
極性の動作電圧を形成してアナログ回路を正及び負の二
電源により動作させるものである。
上記した手段によれば、実質的な電源装置としてはディ
ジタル的な信号処理を行う回路に用いられる正又は負の
単一電源により構成することができる。
ジタル的な信号処理を行う回路に用いられる正又は負の
単一電源により構成することができる。
第１図には、この発明が適用されたＣ０ＤＥＣの一実施
例のブロック図が示されている。
例のブロック図が示されている。
同図において、信号処理を行うＣ０ＤＥＣと、その負極
性の動作電圧を形成するスイッチングレギレータＳＷＲ
とは、それぞれ半導体ｇ、積回路装置により構成される
。
性の動作電圧を形成するスイッチングレギレータＳＷＲ
とは、それぞれ半導体ｇ、積回路装置により構成される
。
上記Ｃ０ＤＥＣに含まれる信号処理回路Ｃ／Ｄのうち、
送信側回路は、次の回路により構成される。アナログ送
信信号は、例えばＡ／Ｄ変換のためのサンプリング動作
によって発生する折り返し雑音を除去するブリフィルタ
を通り、その後パンドパフィルタを通ってＡ／Ｄ変換回
路に供給される。ここで同時に圧縮されたＰＣＭ−Ｃ０
ＤＥとなる。出力回路からＰＣＭ（パルスコード変調）
されたディジタル出力信号が送信される。また、圧縮回
路は、例えばリニアなアナログ信号をディジタル変換す
る際、対数圧縮させることによって、送信すべき情ｉｆ
を少なくするものである。このような信号処理のために
、例えば１２８ＫＨ２のような周波数のクロック信号Ｃ
ＬＫが用いられる。
送信側回路は、次の回路により構成される。アナログ送
信信号は、例えばＡ／Ｄ変換のためのサンプリング動作
によって発生する折り返し雑音を除去するブリフィルタ
を通り、その後パンドパフィルタを通ってＡ／Ｄ変換回
路に供給される。ここで同時に圧縮されたＰＣＭ−Ｃ０
ＤＥとなる。出力回路からＰＣＭ（パルスコード変調）
されたディジタル出力信号が送信される。また、圧縮回
路は、例えばリニアなアナログ信号をディジタル変換す
る際、対数圧縮させることによって、送信すべき情ｉｆ
を少なくするものである。このような信号処理のために
、例えば１２８ＫＨ２のような周波数のクロック信号Ｃ
ＬＫが用いられる。
このクロック信号ＣＬＫは、クロック発生回路ＣＧによ
って形成される。このクロック発生回路ＣＧは、上記入
力信号に含まれる同期信号φ１を受けるＰＬＬ （フェ
ーズ・ロックド・ループ）回路により形成された基準信
号φ３を受けて、上記クロック信号ＣＬＫを形成するも
のである。なお、受信側回路は、上記の場合とは逆の信
号処理を行い、アナログ信号を加入者側に伝える。
って形成される。このクロック発生回路ＣＧは、上記入
力信号に含まれる同期信号φ１を受けるＰＬＬ （フェ
ーズ・ロックド・ループ）回路により形成された基準信
号φ３を受けて、上記クロック信号ＣＬＫを形成するも
のである。なお、受信側回路は、上記の場合とは逆の信
号処理を行い、アナログ信号を加入者側に伝える。
このため、上記ＧＯＤＥＣは、ディジタル的な信号処理
回路と、アナログ回路を含む。ディジタル的な信号処理
回路は、例えば正の単一電圧＋Ｖ（例えば＋５Ｖ）によ
って動作し、アナログ回路は上記電圧＋Ｖと負の動作電
圧（例えば−５Ｖ）−■を必要とする。
回路と、アナログ回路を含む。ディジタル的な信号処理
回路は、例えば正の単一電圧＋Ｖ（例えば＋５Ｖ）によ
って動作し、アナログ回路は上記電圧＋Ｖと負の動作電
圧（例えば−５Ｖ）−■を必要とする。
この実施例では、上記のＣ０ＤＥＣにおける信号処理動
作を実質的に単一電源によって動作させるため、図示し
ないが上記＋Ｖのみを形成する電源装置が用いられる。
作を実質的に単一電源によって動作させるため、図示し
ないが上記＋Ｖのみを形成する電源装置が用いられる。
上記負の動作電圧−Ｖを形成するために、スイッチング
レギレータＳＷＲが設けられる。このスイッチングレギ
レータＳＷＲは、上記＋■と回路の接地電位ＧＮＤの供
給によって動作状態にされ、この動作状態において上記
ＰＬＬ回路における所定の周期的な信号φ２を受けて負
極性の電圧−■を形成する。この電圧−Ｖは、Ｃ０ＤＥ
Ｃの上記アナログ回路等の負極性の電源端子に供給され
る。
レギレータＳＷＲが設けられる。このスイッチングレギ
レータＳＷＲは、上記＋■と回路の接地電位ＧＮＤの供
給によって動作状態にされ、この動作状態において上記
ＰＬＬ回路における所定の周期的な信号φ２を受けて負
極性の電圧−■を形成する。この電圧−Ｖは、Ｃ０ＤＥ
Ｃの上記アナログ回路等の負極性の電源端子に供給され
る。
第２図には、上記スイッチングレギレータＳＷＲの一実
施例の回路図が示されている。
施例の回路図が示されている。
上記ＰＬＬ回路によって形成されるクロック信号φ２は
、ＰチャンネルＭＯ３ＦＥＴＱＩとＮチャンネルＭＯ３
ＦＥＴＱ２から構成されるＣＭＯＳインバータ回路の入
力端子に供給される。このＣＭＯＳインバータ回路の出
力信号は、一方において同様なＰチャンネルＭＯ３ＦＥ
ＴＱ３とＮチャンネルＭＯ３ＦＥＴＱ４から構成される
ＣＭＯＳインバータ回路の入力端子に供給される。これ
によって、上記２つのＣＭＯＳインバータ回路の出力端
子から、上記クロック信号φ２に同期した相補的なタイ
ミング信号φ、φが形成される。
、ＰチャンネルＭＯ３ＦＥＴＱＩとＮチャンネルＭＯ３
ＦＥＴＱ２から構成されるＣＭＯＳインバータ回路の入
力端子に供給される。このＣＭＯＳインバータ回路の出
力信号は、一方において同様なＰチャンネルＭＯ３ＦＥ
ＴＱ３とＮチャンネルＭＯ３ＦＥＴＱ４から構成される
ＣＭＯＳインバータ回路の入力端子に供給される。これ
によって、上記２つのＣＭＯＳインバータ回路の出力端
子から、上記クロック信号φ２に同期した相補的なタイ
ミング信号φ、φが形成される。
上記出力側のＣＭＯＳインバータ回路（Ｑ３゜Ｑ４）の
出力端子から得られる非反転のクロック信号φは、キャ
パシタＣ１の一方の電極に供給される。このキャパシタ
Ｃ１の他方の電極（ノードＮｌ）はダイオード形態のＭ
ＯＳＦＥＴＱ５を介して回路の接地電位に接続される。
出力端子から得られる非反転のクロック信号φは、キャ
パシタＣ１の一方の電極に供給される。このキャパシタ
Ｃ１の他方の電極（ノードＮｌ）はダイオード形態のＭ
ＯＳＦＥＴＱ５を介して回路の接地電位に接続される。
上記入力側のＣＭＯＳインバータ回路（Ｑｌ、Ｑ２）の
出力端子から得られる反転のクロック信号φは、キャパ
シタＣ２の一方の電極に供給される。上記キャパシタＣ
２の他方の電極（ノードＮ２）は、一方においてダイオ
ード形態のＭＯ３ＦＥＴＱ６を介して上記キャパシタＣ
Ｉの他方の電極側に接続される。上記キャパシタＣ２の
他方の電極は、他方においてダイオード形態のＭＯ３Ｆ
ＥＴＱ７を介して出力キャパシタＣ３の一方の電極に接
続される。
出力端子から得られる反転のクロック信号φは、キャパ
シタＣ２の一方の電極に供給される。上記キャパシタＣ
２の他方の電極（ノードＮ２）は、一方においてダイオ
ード形態のＭＯ３ＦＥＴＱ６を介して上記キャパシタＣ
Ｉの他方の電極側に接続される。上記キャパシタＣ２の
他方の電極は、他方においてダイオード形態のＭＯ３Ｆ
ＥＴＱ７を介して出力キャパシタＣ３の一方の電極に接
続される。
このキャパシタＣ３の他方の電極には回路の接地電位が
与えられる。
与えられる。
上記ダイオード形態のＭＯ３ＦＥＴＱ５は、キャパシタ
Ｃ１の他方の電極側から回路の接地電位側に向かって電
流を流す、また、ダイオード形態のＭＯ３ＦＥＴＱ７は
、キャパシタＣ２の他方の電極からキャパシタＣ１の他
方の電極側に向かって電流を流す。さらに、ダイオード
形態のＭＯ３ＦＥＴＱ７は、出力キャパシタＣ３の一方
の電極からキャパシタＣ２の他方の電極に向かって電流
を流すようにされる。そして、この出力キャパシタＣ３
の一方の電極から、言い換えるならば、キャパシタＣ３
に蓄積された電荷により、負の電圧−■が形成される。
Ｃ１の他方の電極側から回路の接地電位側に向かって電
流を流す、また、ダイオード形態のＭＯ３ＦＥＴＱ７は
、キャパシタＣ２の他方の電極からキャパシタＣ１の他
方の電極側に向かって電流を流す。さらに、ダイオード
形態のＭＯ３ＦＥＴＱ７は、出力キャパシタＣ３の一方
の電極からキャパシタＣ２の他方の電極に向かって電流
を流すようにされる。そして、この出力キャパシタＣ３
の一方の電極から、言い換えるならば、キャパシタＣ３
に蓄積された電荷により、負の電圧−■が形成される。
このスイッチングレギレータＳＷＲの動作を次に説明す
る。
る。
非反転タイミング信号φがハ・ｆレベル（＋Ｖ）のとき
、キャパシタＣ１には＋Ｖ−Ｖｔｈ（ＶｔｈはＭＯ３Ｆ
ＥＴＱ５のしきい値電圧）にチャージアップされる。非
反転タイミング信号φがロウレベル（回路の接地電位）
に変化すると、キャパシタＣ１の他方の電極（ノードＮ
ｌ）の電位は−（＋Ｖ −Ｖ ｔｈ）のような負極性の
電圧にされる。このとき、反転タイミング信号φがハイ
レベル（＋■）になるため、キャパシタＣ２の両電極に
は＋Ｖとダイオード形態のＭＯ３ＦＥＴＱ６を介して−
（＋Ｖ−Ｖｔｈ）が供給される。このため、キャパシタ
Ｃ２には、＋ ２ Ｖ−２Ｖｔｈ （２ＶｔｈはＭＯ３
ＦＥＴＱ５とＱ６のしきい値電圧）にチャージアップさ
れる。そして、反転のタイミング信号φがロウレベル（
回路の接地電位）に変化すると、キャパシタＣ２の他方
の電極（ノードＮ２）の電位は、−（＋ ２ Ｖ−２Ｖ
ｔｈ）のような負極性の電位にされる。したがって、ダ
イオード形態のＭＯ３ＦＥＴＱ７がオン状態なって、上
記負の電圧により出力キャパシタＣ３をチャージアップ
する。
、キャパシタＣ１には＋Ｖ−Ｖｔｈ（ＶｔｈはＭＯ３Ｆ
ＥＴＱ５のしきい値電圧）にチャージアップされる。非
反転タイミング信号φがロウレベル（回路の接地電位）
に変化すると、キャパシタＣ１の他方の電極（ノードＮ
ｌ）の電位は−（＋Ｖ −Ｖ ｔｈ）のような負極性の
電圧にされる。このとき、反転タイミング信号φがハイ
レベル（＋■）になるため、キャパシタＣ２の両電極に
は＋Ｖとダイオード形態のＭＯ３ＦＥＴＱ６を介して−
（＋Ｖ−Ｖｔｈ）が供給される。このため、キャパシタ
Ｃ２には、＋ ２ Ｖ−２Ｖｔｈ （２ＶｔｈはＭＯ３
ＦＥＴＱ５とＱ６のしきい値電圧）にチャージアップさ
れる。そして、反転のタイミング信号φがロウレベル（
回路の接地電位）に変化すると、キャパシタＣ２の他方
の電極（ノードＮ２）の電位は、−（＋ ２ Ｖ−２Ｖ
ｔｈ）のような負極性の電位にされる。したがって、ダ
イオード形態のＭＯ３ＦＥＴＱ７がオン状態なって、上
記負の電圧により出力キャパシタＣ３をチャージアップ
する。
これと同時に、キャパシタＣ１には上記チャージアップ
動作が行われる。このようなキャパシタＣＩないしＣ３
によるチャージポンプ作用によって、出力電圧−■は、
−（＋２Ｖ−３Ｖｔｈ）（Ｄような電圧にされる。ココ
テ、３ＶｔｈはＭＯ３ＦＥＴＱ５ないしＱｌのしきい値
電圧の和である。上記ＭＯ３ＦＥＴＱ６やＭＯＳＦＥＴ
７は、そのソース電位が一定の電位を持つため、基板効
果によって比較的高いしきい値電圧を持つ。このため、
電圧＋Ｖが５■のときに、−５Ｖを形成するために、上
記のような２倍電圧発生回路が用いられる。すなわち、
３Ｖｔｈが約５Ｖになっても、−５Ｖの電圧を形成する
ことができる。なお、負極性の電圧が一５ｖより絶対値
的に大きな値にされる場合、直列キャパシタによる分圧
回路を設けることによって、簡単にレベルシフトするこ
とができる。
動作が行われる。このようなキャパシタＣＩないしＣ３
によるチャージポンプ作用によって、出力電圧−■は、
−（＋２Ｖ−３Ｖｔｈ）（Ｄような電圧にされる。ココ
テ、３ＶｔｈはＭＯ３ＦＥＴＱ５ないしＱｌのしきい値
電圧の和である。上記ＭＯ３ＦＥＴＱ６やＭＯＳＦＥＴ
７は、そのソース電位が一定の電位を持つため、基板効
果によって比較的高いしきい値電圧を持つ。このため、
電圧＋Ｖが５■のときに、−５Ｖを形成するために、上
記のような２倍電圧発生回路が用いられる。すなわち、
３Ｖｔｈが約５Ｖになっても、−５Ｖの電圧を形成する
ことができる。なお、負極性の電圧が一５ｖより絶対値
的に大きな値にされる場合、直列キャパシタによる分圧
回路を設けることによって、簡単にレベルシフトするこ
とができる。
上記キャパシタＣＩないしＣ３は、上記アナログ回路に
消費される比較的大きな電流供給能力を持つようにする
ため、比較的大きな容量値を持つようにされる。これに
伴い、ＣＭ ＯＳインバータ回路も、そのＭＯＳＦＥＴ
のサイズが大きくされることによって、高速に上記チャ
ージアップ動作を行うようにされる。それ故、上記スイ
ッチングレギレータは、独立した半導体集積回路装置に
より構成されるものである。
消費される比較的大きな電流供給能力を持つようにする
ため、比較的大きな容量値を持つようにされる。これに
伴い、ＣＭ ＯＳインバータ回路も、そのＭＯＳＦＥＴ
のサイズが大きくされることによって、高速に上記チャ
ージアップ動作を行うようにされる。それ故、上記スイ
ッチングレギレータは、独立した半導体集積回路装置に
より構成されるものである。
なお、上記アナログ回路の消費電力が比較的小さく、か
つ基板上に比較的大きなキャパシタやＭＯＳＦＥＴを形
成する余裕があれば、上記スイッチングレギレータは、
上記Ｃ０ＤＥＣと同じ半導体集積回路に形成するもので
あってもよい。
つ基板上に比較的大きなキャパシタやＭＯＳＦＥＴを形
成する余裕があれば、上記スイッチングレギレータは、
上記Ｃ０ＤＥＣと同じ半導体集積回路に形成するもので
あってもよい。
上記実施例から得られる作用効果は、下記の通りである
。すなわち、 （１）ディジタル的な信号処理に用いられるクロック信
号を利用して、スイッチングレギレータにより逆極性の
動作電圧を形成してアナログ回路を正及び負の二重源に
より動作させることによって、実質的な電源装置として
はディジタル的な信号処理を行う回路に用いられる正又
は負の単一電源により構成することができるという効果
が得られる。
。すなわち、 （１）ディジタル的な信号処理に用いられるクロック信
号を利用して、スイッチングレギレータにより逆極性の
動作電圧を形成してアナログ回路を正及び負の二重源に
より動作させることによって、実質的な電源装置として
はディジタル的な信号処理を行う回路に用いられる正又
は負の単一電源により構成することができるという効果
が得られる。
（２）上記（１）により、電源装置の簡素化が図られる
ため、信号処理装置の小型、低コスト化を図ることがで
きるという効果が得られる。
ため、信号処理装置の小型、低コスト化を図ることがで
きるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、スイッチング
レギレータの具体的構成は、ダイオード形態のＭＯＳＦ
ＥＴをタイミング信号によってスイッチ動作させること
によって、レベル損失な（電圧を伝えるようにしてもよ
い。この場合には、２倍の電圧を形成するキャパシタＣ
２を省略できるものである。このようにスイッチングレ
ギレータの具体的構成は、種々の実施形態を採ることが
できるものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、スイッチング
レギレータの具体的構成は、ダイオード形態のＭＯＳＦ
ＥＴをタイミング信号によってスイッチ動作させること
によって、レベル損失な（電圧を伝えるようにしてもよ
い。この場合には、２倍の電圧を形成するキャパシタＣ
２を省略できるものである。このようにスイッチングレ
ギレータの具体的構成は、種々の実施形態を採ることが
できるものである。
以上の説明では本願発明者によってなされた発明をその
背景となった技術分野であるディジタル電話交換装置に
おけるニーダ／デコーダに適用した場合について説明し
たが、この発明はこれに限定されるものではなく、例え
ば、ディジタル的な信号処理回路とアナログ回路のよう
に正及び負極性の動作電圧を必要とする信号処理回路を
含む信号処理装置に広く利用できる。
背景となった技術分野であるディジタル電話交換装置に
おけるニーダ／デコーダに適用した場合について説明し
たが、この発明はこれに限定されるものではなく、例え
ば、ディジタル的な信号処理回路とアナログ回路のよう
に正及び負極性の動作電圧を必要とする信号処理回路を
含む信号処理装置に広く利用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ディジタル的な信号処理に用いられるクロ
ック信号を利用して、スイッチングレギレータにより逆
極性の動作電圧を形成してアナログ回路を正及び負の二
重源により動作させることによって、実質的な電源装置
としてはディジタル的な信号処理を行う回路に用いられ
る正又は負の単一電源により構成することができるもの
となる。
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、ディジタル的な信号処理に用いられるクロ
ック信号を利用して、スイッチングレギレータにより逆
極性の動作電圧を形成してアナログ回路を正及び負の二
重源により動作させることによって、実質的な電源装置
としてはディジタル的な信号処理を行う回路に用いられ
る正又は負の単一電源により構成することができるもの
となる。
第１図は、この発明の一実施例を示すブロック図、
第２図は、そのスイッチングレギレータの一実施例を示
す回路図である。 Ｃ／Ｄ・・信号処理回路、ＣＧ・・クロック発生回路、
ＰＬＬ・・フェーズ・ロックド・ループ回路、ＳＷＲ・
・スイッチングレギレータ第 １ 図 第２図
す回路図である。 Ｃ／Ｄ・・信号処理回路、ＣＧ・・クロック発生回路、
ＰＬＬ・・フェーズ・ロックド・ループ回路、ＳＷＲ・
・スイッチングレギレータ第 １ 図 第２図
Claims (1)
- 【特許請求の範囲】 １、一方の極性の動作電圧を受けて、ディジタル的な信
号処理回路及びその動作に必要なクロック信号を形成す
るクロック発生回路と、上記クロック信号を受けて逆極
性の動作電圧を形成するスイッチングレギレータと、上
記一方の極性と、上記スイッチングレギレータにより形
成された逆極性の動作電圧とを受けて動作するアナログ
回路とを含むことを特徴とする信号処理装置。 ２、上記信号処理回路及びそのクロック発生回路並びに
アナログ回路は、第１の半導体集積回路装置により構成
され、上記スイッチングレギレータは第２の半導体集積
回路装置により構成されるものであることを特徴とする
特許請求の範囲第１項記載の信号処理装置。 ３、上記第１の半導体集積回路装置は、ディジタル電話
交換装置におけるコーダ／デコーダを構成するものであ
ることを特徴とする特許請求の範囲第２項記載の信号処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25164486A JPS63107237A (ja) | 1986-10-24 | 1986-10-24 | 信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25164486A JPS63107237A (ja) | 1986-10-24 | 1986-10-24 | 信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63107237A true JPS63107237A (ja) | 1988-05-12 |
Family
ID=17225888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25164486A Pending JPS63107237A (ja) | 1986-10-24 | 1986-10-24 | 信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107237A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0559123A2 (en) * | 1992-03-02 | 1993-09-08 | Oki Electric Industry Co., Ltd. | Codec |
-
1986
- 1986-10-24 JP JP25164486A patent/JPS63107237A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0559123A2 (en) * | 1992-03-02 | 1993-09-08 | Oki Electric Industry Co., Ltd. | Codec |
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