RU99118225A - Схема для генерации отрицательных напряжений - Google Patents
Схема для генерации отрицательных напряженийInfo
- Publication number
- RU99118225A RU99118225A RU99118225/09A RU99118225A RU99118225A RU 99118225 A RU99118225 A RU 99118225A RU 99118225/09 A RU99118225/09 A RU 99118225/09A RU 99118225 A RU99118225 A RU 99118225A RU 99118225 A RU99118225 A RU 99118225A
- Authority
- RU
- Russia
- Prior art keywords
- terminal
- transistor
- circuit
- clock signals
- transistors
- Prior art date
Links
- 239000003990 capacitor Substances 0.000 claims 4
- 230000000875 corresponding Effects 0.000 claims 1
Claims (6)
1. Схема для генерации отрицательных напряжений с первым транзистором (Тх2), первый вывод которого соединен с входным выводом (Е), а второй вывод которого соединен с выходным выводом (А) схемы, и вывод затвора которого через первый конденсатор (Сb2) соединен с первым выводом тактового сигнала, со вторым транзистором (Тy2), первый вывод которого соединен с выводом затвора первого транзистора (Тх2), второй вывод которого соединен со вторым выводом первого транзистора (Тх2) и вывод затвора которого соединен с первым выводом первого транзистора (Тх2) и со вторым конденсатором (Ср2), первый вывод которого соединен со вторым выводом первого транзистора (Тх2), а второй вывод которого соединен со вторым выводом тактового сигнала, причем транзисторы (Тх2, Тy2) являются МОП-транзисторами, выполненными в технике тройного кармана, отличающаяся тем, что первый вывод третьего транзистора (Tz2) соединен со вторым выводом первого транзистора (Тх2), второй вывод третьего транзистора (Tz2) соединен с карманом/карманами (Kw), содержащим(и) транзисторы (Тх2, Тy2, Tz2), и вывод затвора третьего транзистора (Tz2) соединен с первым выводом первого транзистора (Тх2).
2. Схема по п. 1, отличающаяся тем, что первый вывод четвертого транзистора (Tza2) соединен с первым выводом первого транзистора (Тх2), второй вывод четвертого транзистора (Tza2) соединен с карманом/карманами, содержащим(и) транзисторы (Тх2, Тy2, Tza2, Tzb2), а вывод затвора четвертого транзистора (Tza2) соединен со вторым выводом первого транзистора (Тх2).
3. Схема по п. 1, отличающаяся тем, что первый вывод третьего конденсатора (С3) соединен с первым выводом первого транзистора (Тх2) и второй вывод третьего конденсатора (С3) соединен с карманом/карманами (Kw), содержащим(и) транзисторы (Тх2, Тy2, Tz2).
4. Генератор накачки заряда для генерации отрицательных напряжений, в котором последовательно включены, по меньшей мере, две схемы по любому из пп. 1-3 и входной вывод первой из этих схем соединен с потенциалом корпуса.
5. Способ эксплуатации генератора накачки заряда по п. 4, отличающийся тем, что тактовые сигналы (F1, F2, или, соответственно, F3, F4) на выводах тактовых сигналов соответствующей схемы смещены на половину длительности периода по сравнению с тактовыми сигналами (F3, F4, или, соответственно, F1, F2) предыдущей схемы.
6. Способ по п. 5, отличающийся тем, что скважность импульсов, по меньшей мере, тактовых сигналов (F2, F4) на вторых выводах тактовых сигналов является больше, чем 0,5.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19702535 | 1997-01-24 | ||
| DE19702535.8 | 1997-01-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU99118225A true RU99118225A (ru) | 2001-07-10 |
| RU2189686C2 RU2189686C2 (ru) | 2002-09-20 |
Family
ID=7818267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU99118225/09A RU2189686C2 (ru) | 1997-01-24 | 1997-09-23 | Схема для генерации отрицательных напряжений |
Country Status (11)
| Country | Link |
|---|---|
| EP (1) | EP0954896B1 (ru) |
| JP (1) | JP3386141B2 (ru) |
| KR (1) | KR100403825B1 (ru) |
| CN (1) | CN1123110C (ru) |
| AT (1) | ATE204413T1 (ru) |
| BR (1) | BR9714533A (ru) |
| DE (1) | DE59704336D1 (ru) |
| ES (1) | ES2163135T3 (ru) |
| RU (1) | RU2189686C2 (ru) |
| UA (1) | UA52716C2 (ru) |
| WO (1) | WO1998033264A1 (ru) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3554497B2 (ja) * | 1998-12-08 | 2004-08-18 | シャープ株式会社 | チャージポンプ回路 |
| DE19953882C2 (de) | 1999-11-09 | 2001-10-18 | Infineon Technologies Ag | Ladungspumpe zum Erzeugen von hohen Spannungen für Halbleiterschaltungen |
| TW486869B (en) * | 1999-12-27 | 2002-05-11 | Sanyo Electric Co | Voltage producing circuit and a display device provided with such voltage producing circuit |
| EP1550017A4 (en) * | 2002-09-20 | 2007-06-27 | Atmel Corp | NEGATIVE CHARGE PUMP WITH MAIN BODY TENSION |
| CN101867290A (zh) * | 2010-06-17 | 2010-10-20 | 清华大学 | 低功耗电荷泵电路 |
| CN103123801B (zh) * | 2011-11-18 | 2016-03-30 | 智原科技股份有限公司 | 存储器装置及其负位线信号产生装置 |
| CN104767383B (zh) * | 2015-04-21 | 2017-07-14 | 苏州芯宽电子科技有限公司 | 一种低压四相位电荷泵升压电路 |
| CN107306082B (zh) * | 2016-04-18 | 2020-05-22 | 晶门科技（深圳）有限公司 | 电荷泵电路 |
| JP6783879B2 (ja) | 2019-01-29 | 2020-11-11 | ウィンボンド エレクトロニクス コーポレーション | チャージポンプ回路 |
| CN111224541B (zh) * | 2020-02-18 | 2024-05-31 | 恩智浦有限公司 | 控制功率开关的开关顺序以缓解电压过应力 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8702734A (nl) * | 1987-11-17 | 1989-06-16 | Philips Nv | Spanningsvermenigvuldigschakeling en gelijkrichtelement. |
| IT1221261B (it) * | 1988-06-28 | 1990-06-27 | Sgs Thomson Microelectronics | Moltiplicatore di tensione omos |
| JP3307453B2 (ja) * | 1993-03-18 | 2002-07-24 | ソニー株式会社 | 昇圧回路 |
| US5422586A (en) * | 1993-09-10 | 1995-06-06 | Intel Corporation | Apparatus for a two phase bootstrap charge pump |
| TW271011B (ru) * | 1994-04-20 | 1996-02-21 | Nippon Steel Corp |
-
1997
- 1997-09-23 AT AT97909176T patent/ATE204413T1/de active
- 1997-09-23 DE DE59704336T patent/DE59704336D1/de not_active Expired - Lifetime
- 1997-09-23 RU RU99118225/09A patent/RU2189686C2/ru active
- 1997-09-23 BR BR9714533-5A patent/BR9714533A/pt not_active IP Right Cessation
- 1997-09-23 WO PCT/DE1997/002154 patent/WO1998033264A1/de active IP Right Grant
- 1997-09-23 ES ES97909176T patent/ES2163135T3/es not_active Expired - Lifetime
- 1997-09-23 JP JP53146198A patent/JP3386141B2/ja not_active Expired - Fee Related
- 1997-09-23 KR KR10-1999-7004777A patent/KR100403825B1/ko not_active IP Right Cessation
- 1997-09-23 UA UA99074266A patent/UA52716C2/ru unknown
- 1997-09-23 EP EP97909176A patent/EP0954896B1/de not_active Expired - Lifetime
- 1997-09-23 CN CN97181534A patent/CN1123110C/zh not_active Expired - Lifetime
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5907484A (en) | Charge pump | |
| KR970051145A (ko) | 전위 발생회로 | |
| ATE334500T1 (de) | Ladungspumpen-leistungsversorgungsschaltung | |
| KR980005030A (ko) | 승압된 백게이트 바이어스를 갖는 다단 승압 회로 | |
| KR950030149A (ko) | 반도체 승압회로 | |
| RU99118225A (ru) | Схема для генерации отрицательных напряжений | |
| EP0174694A1 (en) | Circuit for generating a substrate bias | |
| KR960015568A (ko) | 승압전위 발생회로 | |
| RU2189686C2 (ru) | Схема для генерации отрицательных напряжений | |
| KR100294584B1 (ko) | 반도체메모리장치의기판바이어스전압발생회로 | |
| KR880014748A (ko) | 전류 발생회로 | |
| EP0404125B1 (en) | Booster circuit | |
| KR970055471A (ko) | 작은 정현파 입력의 디지탈 논리레벨 변환회로 | |
| KR970023446A (ko) | 네가티브 전압 구동 회로 | |
| KR100206183B1 (ko) | 반도체 메모리 장치의 고전압 발생 회로 | |
| KR100452636B1 (ko) | 반도체 메모리 장치용 클럭 발생기 | |
| KR100466198B1 (ko) | 승압회로 | |
| KR100675881B1 (ko) | 백바이어스전압(ｖｂｂ) 발생 회로 | |
| KR100349349B1 (ko) | 승압 전압 발생기 | |
| US5568079A (en) | Step-up method and step-up circuit | |
| JP3102588B2 (ja) | 昇圧回路 | |
| SU1267552A1 (ru) | Преобразователь посто нного напр жени | |
| KR200326693Y1 (ko) | 반도체 메모리 장치의 차아지 펌프회로 | |
| KR970051095A (ko) | 챠지펌프 회로 | |
| JPS6132457A (ja) | 基板電圧発生回路 |