JP2000004158A - 分周器及びｐｌｌ周波数シンセサイザ - Google Patents

Abstract

(57)【要約】 【課題】電源ノイズの発生を抑えることができる分周器
を提供する。 【解決手段】シフトレジスタ１は、クロック信号ＣＬＫ
に基づいてシリアル信号ＤＴを順次取り込み、取り込ん
だシリアル信号ＤＴをパラレル信号Ｄａｔａに変換す
る。カウンタ２は、シフトレジスタ１のパラレル信号Ｄ
ａｔａに基づいてカウント開始値を設定し、外部から入
力されるパルス信号ｆｉｎに基づいてカウント開始値か
らカウント動作し、そのカウント値に基づいてパルス信
号ｆｉｎを分周した分周信号ｆｏｕｔを出力する。位相
制御回路３は、カウンタ２と、シフトレジスタ１とが同
時に動作しないように、パルス信号ｆｉｎとクロック信
号ＣＬＫの位相を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、出力信号周波数を
設定された周波数に一致させるように動作するＰＬＬ周
波数シンセサイザ及びＰＬＬ周波数シンセサイザに好適
な分周器に関するものである。

【０００２】近年、携帯電話等の移動体通信機器にＰＬ
Ｌ周波数シンセサイザが使用されている。このようなＰ
ＬＬ周波数シンセサイザでは、移動体通信機器の利便性
を向上させるために、出力信号周波数を所望の周波数に
速やかに切り替える必要がある。近年のデジタル方式の
通信機器では、搬送波の周波数を時分割で切り替える方
式が採用され、特にこの方式ではＰＬＬ周波数シンセサ
イザの出力信号周波数を高速かつ正確に切り替える必要
がある。

【０００３】

【従来の技術】図８は、従来のＰＬＬ周波数シンセサイ
ザ１０のブロック回路図を示す。シフトレジスタ１１に
は、外部からシリアル信号ＤＴ、クロック信号ＣＬＫ、
ロード信号ＬＥが入力される。シフトレジスタ１１は、
ロード信号ＬＥがＬレベルの期間、クロック信号ＣＬＫ
の立ち上がりエッジに同期してシリアル信号ＤＴを順次
取り込む。そして、シフトレジスタ１１は、Ｈレベルの
ロード信号ＬＥに応答して、取り込んだシリアル信号Ｄ
Ｔをパラレル信号Ｄａｔａとしてリファレンスカウンタ
１２、メインカウンタ１３に出力する。

【０００４】リファレンスカウンタ１２には、前記パラ
レル信号Ｄａｔａと第１設定信号ＤＬ１が入力される。
リファレンスカウンタ１２は、第１設定信号ＤＬ１に応
答し、パラレル信号Ｄａｔａに基づく基準分周比を設定
する。又、リファレンスカウンタ１２には、基準発振器
１９から出力される発振信号ＯＳＣがバッファ回路１４
を介して基準発振信号ｆosc として入力される。そし
て、リファレンスカウンタ１２は、設定された基準分周
比に基づいて基準発振信号ｆosc を分周し、その分周信
号を基準信号ｆｒとして位相比較器１５に出力する。

【０００５】詳述すると、リファレンスカウンタ１２
は、前記パラレル信号Ｄａｔａをカウント開始値とす
る。このカウント開始値は基準分周比に対応している。
リファレンスカウンタ１２は、基準発振信号ｆosc の立
ち上がりエッジを検出する毎にそのカウント開始値から
カウントアップ動作を行う。そして、リファレンスカウ
ンタ１２は、カウント値が予め定めた所定値になったと
き、即ちカウントアップが終了したとき、Ｈレベルの基
準信号ｆｒを所定時間（例えば基準発振信号ｆoscの１
周期分の時間）出力する。

【０００６】メインカウンタ１３には、前記パラレル信
号Ｄａｔａと第２設定信号ＤＬ２が入力される。メイン
カウンタ１３は、第２設定信号ＤＬ２に応答し、パラレ
ル信号Ｄａｔａに基づく比較分周比を設定する。又、メ
インカウンタ１３には、電圧制御発振器１８から出力さ
れる出力信号ｆvco が入力される。メインカウンタ１３
は、設定された比較分周比に基づいて出力信号ｆvco を
分周し、その分周信号を比較信号ｆｐとして位相比較器
１５に出力する。そして、メインカウンタ１３は、リフ
ァレンスカウンタ１２と同様に動作して出力信号ｆvco
を分周する。

【０００７】詳述すると、メインカウンタ１３は、前記
パラレル信号Ｄａｔａをカウント開始値とする。このカ
ウント開始値は比較分周比に対応している。メインカウ
ンタ１３は、出力信号ｆvco の立ち上がりエッジを検出
する毎にそのカウント開始値からカウントアップ動作を
行う。そして、メインカウンタ１３は、カウント値が予
め定めた所定値になったとき、Ｈレベルの比較信号ｆｐ
を所定時間出力する。

【０００８】位相比較器１５には、基準信号ｆｒと比較
信号ｆｐが入力される。位相比較器１５は、基準信号ｆ
ｒの立ち上がりエッジを比較信号ｆｐのそれと比較す
る。そして、位相比較器１５は、両信号ｆｒ，ｆｐの周
波数差及び位相差に応じたパルス信号をチャージポンプ
１６に出力する。

【０００９】チャージポンプ１６は、位相比較器１５か
ら出力されるパルス信号に基づいて、その出力段のプル
アップ側トランジスタあるいはプルダウントランジスタ
がオンされる。そして、次段のローパスフィルタ１７を
負荷として、プルアップ側トランジスタがオンされると
その出力電圧が上昇し、プルダウン側トランジスタがオ
ンされるとその出力電圧が低下する。

【００１０】ローパスフィルタ１７は、チャージポンプ
１６の負荷として動作し、チャージポンプ１６の出力信
号を平滑して、電圧制御発振器（ＶＣＯ）１８に出力す
る。電圧制御発振器１８は、ローパスフィルタ１７の出
力電圧に応じた周波数の出力信号ｆvco を出力し、その
出力信号ｆvco はメインカウンタ１３に入力される。こ
の出力信号ｆvco は、通信機器の搬送波として利用され
る。そして、メインカウンタ１３は、比較分周比に基づ
いて出力信号ｆvco を分周し、その分周信号を比較信号
ｆｐとして位相比較器１５に出力する。

【００１１】このようなＰＬＬ周波数シンセサイザ１０
は、上記のような動作を繰り返し実行し、出力信号ｆvc
o の周波数を、リファレンスカウンタ１２の基準分周比
とメインカウンタ１３の比較分周比に対応する周波数に
ロックする。

【００１２】

【発明が解決しようとする課題】ところが、上記のよう
な動作において、クロック信号ＣＬＫと、リファレンス
カウンタ１２の基準発振信号ｆosc とは非同期である。
従って、リファレンスカウンタ１２のカウント動作と、
シフトレジスタ１１のシフト動作とは非同期である。

【００１３】そのため、基準発振信号ｆosc の立ち上が
りエッジとクロック信号ＣＬＫの立ち上がりエッジが揃
う場合がある。この場合、リファレンスカウンタ１２と
シフトレジスタ１１とが同時に動作してしまい、このと
き、無視できないほど大きな電源ノイズが発生してしま
う。

【００１４】このような電源ノイズが発生すると、例え
ばリファレンスカウンタ１２では基準発振信号ｆosc の
ミスカウントや基準分周比の設定ミス等の誤動作が発生
したり、チャージポンプ１６ではその出力信号のレベル
が不意に変動する。すると、ロックはずれやロックアッ
プ時間が長くなるという不具合が生じてしまう。その結
果、ＰＬＬ周波数シンセサイザ１０は、出力信号ｆvco
の周波数を高速かつ正確に切り替えることができなくな
る。

【００１５】本発明は、上記問題点を解決するためにな
されたものであって、その目的は、電源ノイズの発生を
抑えることができる分周器、及びその分周器を用いて、
出力信号の周波数を高速かつ正確に切り替えることがで
きるＰＬＬ周波数シンセサイザを提供することにある。

【００１６】

【課題を解決するための手段】図１は、請求項１の原理
説明図である。即ち、シフトレジスタ１は、外部から入
力されるクロック信号ＣＬＫに基づいてシリアル信号Ｄ
Ｔを順次取り込み、取り込んだシリアル信号ＤＴをパラ
レル信号Ｄａｔａに変換する。カウンタ２は、シフトレ
ジスタ１のパラレル信号Ｄａｔａに基づいてカウント開
始値を設定し、外部から入力されるパルス信号ｆｉｎに
基づいてカウント開始値からカウント動作し、そのカウ
ント値に基づいてパルス信号ｆｉｎを分周した分周信号
ｆｏｕｔを出力する。位相制御回路３は、カウンタ２
と、シフトレジスタ１とが同時に動作しないように、パ
ルス信号ｆｉｎとクロック信号ＣＬＫの位相を制御す
る。

【００１７】請求項２に記載の発明は、請求項１に記載
の分周器において、前記カウンタは、パルス信号の立ち
上がりエッジに基づいてカウント動作するものであり、
前記シフトレジスタは、クロック信号の立ち上がりエッ
ジに基づいて動作するものであって、前記位相制御回路
は、クロック信号の立ち上がりエッジと、パルス信号の
立ち下がりエッジとを同期させる同期回路を備えた。

【００１８】請求項３に記載の発明は、請求項２に記載
の分周器において、外部から入力されるパワーセーブ信
号に基づいて、パワーセーブモードと通常動作モードに
切り替えられ、そのパワーセーブモード時に前記カウン
タ及び同期回路の動作が停止するものであって、前記パ
ワーセーブモード時には、外部から入力されるクロック
信号を前記シフトレジスタに出力し、前記通常動作モー
ド時には、前記同期回路の出力信号をクロック信号とし
て前記シフトレジスタに出力するセレクタ回路を備え
た。

【００１９】請求項４に記載の発明は、請求項１〜３の
いずれかに記載の分周器において、前記シフトレジスタ
は、クロック信号に基づいてシリアル信号を順次取り込
み、入力されるロード信号に基づいて取り込んだシリア
ル信号をパラレル信号に変換して出力するものであっ
て、前記位相制御回路は、クロック信号、シリアル信
号、ロード信号をそれぞれ異なる時間で遅延する遅延回
路を備えた。

【００２０】請求項５に記載の発明は、比較信号と基準
信号との位相を比較する位相比較器と、前記位相比較器
の出力信号を電圧信号に変換するチャージポンプと、前
記チャージポンプの出力電圧に基づく周波数の出力信号
を出力する電圧制御発振器と、外部から入力されるクロ
ック信号に基づいてシリアル信号を順次取り込み、取り
込んだシリアル信号をパラレル信号に変換するシフトレ
ジスタと、前記シフトレジスタのパラレル信号に基づい
てカウント開始値を設定し、外部から入力される基準発
振信号に基づいて前記カウント開始値からカウント動作
し、そのカウント値に基づいて前記基準発振信号を分周
した前記基準信号を出力するリファレンスカウンタと、
前記シフトレジスタのパラレル信号に基づいてカウント
開始値を設定し、前記電圧制御発振器の出力信号に基づ
いて前記カウント開始値からカウント動作し、そのカウ
ント値に基づいて前記電圧制御発振器の出力信号を分周
した前記比較信号を出力するメインカウンタとを備えた
ＰＬＬ周波数シンセサイザであって、前記リファレンス
カウンタとメインカウンタの少なくとも一方と、前記シ
フトレジスタとが同時に動作しないように、前記基準発
振信号、前記電圧制御発振器の出力信号と、前記クロッ
ク信号の位相を制御する位相制御回路を備えた。

【００２１】請求項６に記載の発明は、請求項５に記載
のＰＬＬ周波数シンセサイザにおいて、前記リファレン
スカウンタは、前記基準発振信号の立ち上がりエッジに
基づいてカウント動作するものであり、前記シフトレジ
スタは、クロック信号の立ち上がりエッジに基づいて動
作するものであって、前記位相制御回路には、クロック
信号の立ち上がりエッジと、基準発振信号の立ち下がり
エッジとを同期させる同期回路を備えた。

【００２２】請求項７に記載の発明は、請求項６に記載
のＰＬＬ周波数シンセサイザにおいて、外部から入力さ
れるパワーセーブ信号に基づいて、パワーセーブモード
と通常動作モードに切り替えられ、そのパワーセーブモ
ード時に前記リファレンスカウンタ及び同期回路の動作
が停止するものであって、前記パワーセーブモード時に
は、外部から入力されるクロック信号を前記シフトレジ
スタに出力し、前記通常動作モード時には、前記同期回
路の出力信号をクロック信号として前記シフトレジスタ
に出力するセレクタ回路を備えた。

【００２３】請求項８に記載の発明は、請求項５〜７の
いずれかに記載のＰＬＬ周波数シンセサイザにおいて、
前記シフトレジスタは、クロック信号に基づいてシリア
ル信号を順次取り込み、入力されるロード信号に基づい
て取り込んだシリアル信号をパラレル信号に変換して出
力するものであって、前記位相制御回路には、クロック
信号、シリアル信号、ロード信号をそれぞれ異なる時間
で遅延する遅延回路を備えた。

【００２４】（作用）従って、請求項１に記載の発明に
よれば、位相制御回路は、カウンタを動作させるパルス
信号と、シフトレジスタを動作させるクロック信号の位
相を制御して、カウンタと、シフトレジスタとが同時に
動作することを防止する。従って、大きな電源ノイズの
発生が抑えられるので、電源ノイズに起因するカウンタ
の誤動作等を低減することができる。

【００２５】請求項２に記載の発明によれば、同期回路
は、クロック信号の立ち上がりエッジと、パルス信号の
立ち下がりエッジとを同期させ、カウンタと、シフトレ
ジスタとが同時に動作することを防止する。従って、請
求項１と同様に、大きな電源ノイズの発生が抑えられる
ので、電源ノイズに起因するカウンタの誤動作等を低減
することができる。

【００２６】請求項３に記載の発明によれば、外部から
入力されるパワーセーブ信号に基づいて、パワーセーブ
モードと通常動作モードに切り替えられ、そのパワーセ
ーブモード時にはカウンタ及び同期回路の動作が停止さ
れる。セレクタ回路は、パワーセーブモード時には、外
部から入力されるクロック信号をシフトレジスタに出力
し、通常動作モード時には、同期回路の出力信号をクロ
ック信号としてシフトレジスタに出力する。そのため、
パワーセーブモード時にも、シフトレジスタにはクロッ
ク信号が入力されるので常時シリアル信号が取り込ま
れ、そのシリアル信号に基づいたパラレル信号がカウン
タに出力される。そのため、カウンタにはカウント開始
値がセットされる。これにより、通常動作モードに切り
替えられたとき、カウンタは分周信号を短時間で出力す
ることができる。

【００２７】請求項４に記載の発明によれば、遅延回路
は、シフトレジスタに入力されるクロック信号、シリア
ル信号、ロード信号をそれぞれ異なる時間で遅延して、
各信号の立ち上がり若しくは立ち下がりエッジをずら
す。このシフトレジスタは、クロック信号、シリアル信
号、ロード信号が同じタイミングで入力されると誤動作
するおそれがあるため、各信号のタイミングをずらすこ
とで、その誤動作が防止される。

【００２８】請求項５に記載の発明によれば、位相制御
回路は、リファレンスカウンタ、メインカウンタを動作
させる基準発振信号、電圧制御発振器の出力信号の少な
くとも一方と、シフトレジスタを動作させるクロック信
号の位相を制御して、リファレンスカウンタとメインカ
ウンタの少なくとも一方と、シフトレジスタとが同時に
動作することを防止する。従って、大きな電源ノイズの
発生が抑えられるので、電源ノイズに起因するカウンタ
の誤動作や、チャージポンプの出力信号レベルが不意に
変動することを抑えることができる。その結果、電圧制
御発振器の出力信号の周波数を高速かつ正確に切り替え
ることができる。

【００２９】請求項６に記載の発明によれば、同期回路
は、クロック信号の立ち上がりエッジと、基準発振信号
の立ち下がりエッジとを同期させ、リファレンスカウン
タと、シフトレジスタとが同時に動作することを防止す
る。従って、請求項５と同様に、大きな電源ノイズの発
生が抑えられるので、電源ノイズに起因するカウンタの
誤動作や、チャージポンプの出力信号レベルが不意に変
動することを抑えることができる。その結果、電圧制御
発振器の出力信号（ＰＬＬ周波数シンセサイザの出力信
号）の周波数を高速かつ正確に切り替えることができ
る。

【００３０】請求項７に記載の発明によれば、外部から
入力されるパワーセーブ信号に基づいて、パワーセーブ
モードと通常動作モードに切り替えられ、そのパワーセ
ーブモード時にはリファレンスカウンタ及び同期回路の
動作が停止される。セレクタ回路は、パワーセーブモー
ド時には、外部から入力されるクロック信号をシフトレ
ジスタに出力し、通常動作モード時には、同期回路の出
力信号をクロック信号としてシフトレジスタに出力す
る。そのため、パワーセーブモード時にも、シフトレジ
スタにはクロック信号が入力されるので常時シリアル信
号が取り込まれ、そのシリアル信号に基づいたパラレル
信号が各カウンタに出力される。そのため、カウンタに
はカウント開始値がセットされる。これにより、通常動
作モードに切り替えられたとき、各カウンタはそれぞれ
基準信号，比較信号を短時間で出力することができる。
その結果、ＰＬＬ周波数シンセサイザのロックアップ時
間が短縮される。

【００３１】請求項８に記載の発明によれば、遅延回路
は、シフトレジスタに入力されるクロック信号、シリア
ル信号、ロード信号をそれぞれ異なる時間で遅延して、
各信号の立ち上がり若しくは立ち下がりエッジをずら
す。このシフトレジスタは、クロック信号、シリアル信
号、ロード信号が同じタイミングで入力されると誤動作
するおそれがあるため、各信号のタイミングをずらすこ
とで、その誤動作が防止される。従って、電圧制御発振
器の出力信号（ＰＬＬ周波数シンセサイザの出力信号）
の周波数をより高速かつ正確に切り替えることができ
る。

【００３２】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図２〜図７に従って説明する。尚、説明の便宜
上、図８に示す従来例と同様の構成については同一の符
号を付してその説明を一部省略する。

【００３３】図２は、本実施の形態のＰＬＬ周波数シン
セサイザ２０のブロック回路図を示す。シフトレジスタ
１１には、外部からシリアル信号ＤＴ、クロック信号Ｃ
ＬＫ、ロード信号ＬＥが、位相制御回路としての同期回
路２１、遅延回路２２、セレクタ回路２３を介して入力
される。

【００３４】同期回路２１には、基準発振器１９から出
力される発振信号ＯＳＣがバッファ回路１４を介して基
準発振信号ｆosc として入力される。この同期回路２１
は、シリアル信号ＤＴ、クロック信号ＣＬＫ、ロード信
号ＬＥを、基準発振信号ｆosc の立ち下がりエッジに同
期したシリアル信号ＤＴ１、クロック信号ＣＬＫ１、ロ
ード信号ＬＥ１として出力する。

【００３５】尚、前記バッファ回路１４には外部からパ
ワーセーブ信号ＰＳが入力される。このパワーセーブ信
号ＰＳは、ＰＬＬ周波数シンセサイザ２０のパワーセー
ブモード時にはＬレベルとなり、通常動作モード時には
Ｈレベルになる信号である。そして、前記バッファ回路
１４は、Ｌレベルのパワーセーブ信号ＰＳに基づいて基
準発振信号ｆosc の出力を停止し、Ｈレベルのパワーセ
ーブ信号ＰＳに基づいて基準発振信号ｆosc を出力す
る。

【００３６】又、Ｌレベルのパワーセーブ信号ＰＳに基
づいて基準発振信号ｆosc の出力が停止されると、前記
同期回路２１はシリアル信号ＤＴ１、クロック信号ＣＬ
Ｋ１、ロード信号ＬＥ１の出力を停止する。

【００３７】遅延回路２２には、前記シリアル信号ＤＴ
１、クロック信号ＣＬＫ１、ロード信号ＬＥ１が入力さ
れる。この遅延回路２２は、シリアル信号ＤＴ１、クロ
ック信号ＣＬＫ１、ロード信号ＬＥ１を、この順に遅延
時間を長くしたシリアル信号ＤＴ２、クロック信号ＣＬ
Ｋ２、ロード信号ＬＥ２として出力する。これらの遅延
時間は、前記基準発振信号ｆosc のＨレベルあるいはＬ
レベルである時間と異なる時間である。

【００３８】セレクタ回路２３は、外部からシリアル信
号ＤＴ、クロック信号ＣＬＫ、ロード信号ＬＥが入力さ
れるとともに、前記シリアル信号ＤＴ２、クロック信号
ＣＬＫ２、ロード信号ＬＥ２が入力される。又、セレク
タ回路２３には前記パワーセーブ信号ＰＳが入力され
る。

【００３９】そして、セレクタ回路２３は、Ｌレベルの
パワーセーブ信号ＰＳに基づいて、外部から入力される
シリアル信号ＤＴ、クロック信号ＣＬＫ、ロード信号Ｌ
Ｅをシリアル信号ＤＴ３、クロック信号ＣＬＫ３、ロー
ド信号ＬＥ３として出力する。又、セレクタ回路２３
は、Ｈレベルのパワーセーブ信号ＰＳに基づいて、前記
遅延回路２２からのシリアル信号ＤＴ２、クロック信号
ＣＬＫ２、ロード信号ＬＥ２をシリアル信号ＤＴ３、ク
ロック信号ＣＬＫ３、ロード信号ＬＥ３として出力す
る。つまり、セレクタ回路２３は、パワーセーブ信号Ｐ
ＳがＬレベル又はＨレベルのどちらであっても、シリア
ル信号ＤＴ３、クロック信号ＣＬＫ３、ロード信号ＬＥ
３を出力し続けるように構成されている。

【００４０】シフトレジスタ１１は、前記セレクタ回路
２３から出力されたロード信号ＬＥ３がＬレベルの期
間、クロック信号ＣＬＫ３の立ち上がりエッジに同期し
てシリアル信号ＤＴ３を順次取り込む。そして、シフト
レジスタ１１は、Ｈレベルのロード信号ＬＥに応答し
て、取り込んだシリアル信号ＤＴ３をパラレル信号Ｄａ
ｔａとしてリファレンスカウンタ１２、メインカウンタ
１３に出力する。

【００４１】リファレンスカウンタ１２には、前記パラ
レル信号Ｄａｔａと第１設定信号ＤＬ１が入力される。
リファレンスカウンタ１２は、第１設定信号ＤＬ１に応
答し、パラレル信号Ｄａｔａに基づく基準分周比を設定
する。又、リファレンスカウンタ１２には、前記基準発
振信号ｆosc が入力される。そして、リファレンスカウ
ンタ１２は、設定された基準分周比に基づいて基準発振
信号ｆosc を分周し、その分周信号を基準信号ｆｒとし
て位相比較器１５に出力する。

【００４２】詳述すると、リファレンスカウンタ１２
は、前記パラレル信号Ｄａｔａをカウント開始値とす
る。このカウント開始値は基準分周比に対応している。
リファレンスカウンタ１２は、基準発振信号ｆosc の立
ち上がりエッジを検出する毎にそのカウント開始値から
カウントアップ動作を行う。そして、リファレンスカウ
ンタ１２は、カウント値が予め定めた所定値になったと
き、即ちカウントアップが終了したとき、Ｈレベルの基
準信号ｆｒを所定時間（例えば基準発振信号ｆoscの１
周期分の時間）出力する。

【００４３】尚、リファレンスカウンタ１２は、前記バ
ッファ回路１４から基準発振信号ｆosc の出力が停止、
即ちＰＬＬ周波数シンセサイザ２０のパワーセーブ時に
は、カウント動作を停止する。

【００４４】メインカウンタ１３には、前記パラレル信
号Ｄａｔａと第２設定信号ＤＬ２が入力される。メイン
カウンタ１３は、第２設定信号ＤＬ２に応答し、パラレ
ル信号Ｄａｔａに基づく比較分周比を設定する。又、メ
インカウンタ１３には、電圧制御発振器１８から出力さ
れる出力信号ｆvco が入力される。メインカウンタ１３
は、設定された比較分周比に基づいて出力信号ｆvco を
分周し、その分周信号を比較信号ｆｐとして位相比較器
１５に出力する。そして、メインカウンタ１３は、リフ
ァレンスカウンタ１２と同様に動作して出力信号ｆvco
を分周する。

【００４５】詳述すると、メインカウンタ１３は、前記
パラレル信号Ｄａｔａをカウント開始値とする。このカ
ウント開始値は比較分周比に対応している。メインカウ
ンタ１３は、出力信号ｆvco の立ち上がりエッジを検出
する毎にそのカウント開始値からカウントアップ動作を
行う。そして、メインカウンタ１３は、カウント値が予
め定めた所定値になったとき、Ｈレベルの比較信号ｆｐ
を所定時間出力する。

【００４６】位相比較器１５には、基準信号ｆｒと比較
信号ｆｐが入力される。位相比較器１５は、基準信号ｆ
ｒの立ち上がりエッジを比較信号ｆｐのそれと比較す
る。そして、位相比較器１５は、両信号ｆｒ，ｆｐの周
波数差及び位相差に応じたパルス信号をチャージポンプ
１６に出力する。

【００４７】チャージポンプ１６は、位相比較器１５か
ら出力されるパルス信号に基づいて、その出力段のプル
アップ側トランジスタあるいはプルダウントランジスタ
がオンされる。そして、次段のローパスフィルタ１７を
負荷として、プルアップ側トランジスタがオンされると
その出力電圧が上昇し、プルダウン側トランジスタがオ
ンされるとその出力電圧が低下する。

【００４８】ローパスフィルタ１７は、チャージポンプ
１６の負荷として動作し、チャージポンプ１６の出力信
号を平滑して、電圧制御発振器（ＶＣＯ）１８に出力す
る。電圧制御発振器１８は、ローパスフィルタ１７の出
力電圧に応じた周波数の出力信号ｆvco を出力し、その
出力信号ｆvco はメインカウンタ１３に入力される。こ
の出力信号ｆvco は、通信機器の搬送波として利用され
る。そして、メインカウンタ１３は、比較分周比に基づ
いて出力信号ｆvco を分周し、その分周信号を比較信号
ｆｐとして位相比較器１５に出力する。

【００４９】このようなＰＬＬ周波数シンセサイザ２０
は、上記のような動作を繰り返し実行し、出力信号ｆvc
o の周波数を、リファレンスカウンタ１２の基準分周比
とメインカウンタ１３の比較分周比に対応する周波数に
ロックする。

【００５０】図３は、前記同期回路２１の具体的構成を
示す。同期回路２１は、３つのＤフリップフロップ（以
下、ＤＦＦという）３１ａ〜３１ｃと、３つのインバー
タ回路３２とから構成される。

【００５１】ＤＦＦ３１ａのデータ入力端子Ｄにはシリ
アル信号ＤＴが入力され、クロック入力端子には基準発
振信号ｆosc がインバータ回路３２を介して入力され
る。ＤＦＦ３１ａは、基準発振信号ｆosc の立ち下がり
エッジに応答して、その出力端子Ｑからシリアル信号Ｄ
Ｔ１を出力する。

【００５２】又、ＤＦＦ３１ｂのデータ入力端子Ｄには
クロック信号ＣＬＫが入力され、クロック入力端子には
基準発振信号ｆosc がインバータ回路３２を介して入力
される。ＤＦＦ３１ｂは、基準発振信号ｆosc の立ち下
がりエッジに応答して、その出力端子Ｑからクロック信
号ＣＬＫ１を出力する。

【００５３】又、ＤＦＦ３１ｃのデータ入力端子Ｄには
ロード信号ＬＥが入力され、クロック入力端子には基準
発振信号ｆosc がインバータ回路３２を介して入力され
る。ＤＦＦ３１ｃは、基準発振信号ｆosc の立ち下がり
エッジに応答して、その出力端子Ｑからロード信号ＬＥ
１を出力する。

【００５４】つまり、同期回路２１は、図６に示すよう
に、シリアル信号ＤＴ、クロック信号ＣＬＫ、ロード信
号ＬＥを、基準発振信号ｆosc の立ち下がりエッジに同
期したシリアル信号ＤＴ１、クロック信号ＣＬＫ１、ロ
ード信号ＬＥ１として出力する。従って、本実施の形態
の同期回路２１では、シリアル信号ＤＴ１、クロック信
号ＣＬＫ１、ロード信号ＬＥ１が前記基準発振信号ｆos
c の立ち上がりと同時に立ち上がることを防止してい
る。尚、基準発振信号ｆosc の出力が停止されると、前
記同期回路２１はシリアル信号ＤＴ１、クロック信号Ｃ
ＬＫ１、ロード信号ＬＥ１の出力を停止する。

【００５５】図４は、前記遅延回路２２の具体的構成を
示す。遅延回路２２は、６つのバッファ回路３３から構
成され、そのバッファ回路３３の動作遅延時間を利用し
ている。尚、この６つのバッファ回路３３の動作遅延時
間は同じである。

【００５６】そして、この遅延回路２２は、前記同期回
路２１から出力されたシリアル信号ＤＴ１を１段のバッ
ファ回路３３を介してシリアル信号ＤＴ２として出力
し、クロック信号ＣＬＫ１を２段のバッファ回路３３を
介してクロック信号ＣＬＫ２として出力し、ロード信号
ＬＥ１を３段のバッファ回路３３を介してロード信号Ｌ
Ｅ２として出力する。

【００５７】つまり、遅延回路２２は、図６に示すよう
に、シリアル信号ＤＴ１に対してシリアル信号ＤＴ２を
１段分のバッファ回路３３の動作遅延時間ｔ１だけ遅延
させ、クロック信号ＣＬＫ１に対してクロック信号ＣＬ
Ｋ２を２段分のバッファ回路３３の動作遅延時間ｔ２だ
け遅延させ、ロード信号ＬＥ１に対してロード信号ＬＥ
２を３段分のバッファ回路３３の動作遅延時間ｔ３だけ
遅延させている。従って、遅延回路２２は、シリアル信
号ＤＴ２、クロック信号ＣＬＫ２、ロード信号ＬＥ２の
立ち上がり若しくは立ち下がりエッジをずらしている。
尚、この動作遅延時間ｔ１〜ｔ３は、前記基準発振信号
ｆosc のＨレベルあるいはＬレベルである時間と異なる
ように、バッファ回路３３の動作遅延時間が予め設定さ
れている。

【００５８】図５は、前記セレクタ回路２３の具体的構
成を示す。セレクタ回路２３は、６つのＡＮＤ回路３４
ａ〜３４ｆと、３つのＯＲ回路３５ａ〜３５ｃと、３つ
のインバータ回路３６とから構成される。

【００５９】ＡＮＤ回路３４ａには、前記遅延回路２２
から出力されたシリアル信号ＤＴ２と、前記パワーセー
ブ信号ＰＳが入力される。ＡＮＤ回路３４ｂには、前記
シリアル信号ＤＴと、パワーセーブ信号ＰＳがインバー
タ回路３６を介して入力される。ＡＮＤ回路３４ａ，３
４ｂの出力信号は、ＯＲ回路３５ａに入力される。そし
て、ＯＲ回路３５ａは、その出力信号をシリアル信号Ｄ
Ｔ３として出力する。

【００６０】又、ＡＮＤ回路３４ｃには、前記遅延回路
２２から出力されたクロック信号ＣＬＫ２と、前記パワ
ーセーブ信号ＰＳが入力される。ＡＮＤ回路３４ｄに
は、前記クロック信号ＣＬＫと、パワーセーブ信号ＰＳ
がインバータ回路３６を介して入力される。ＡＮＤ回路
３４ｃ，３４ｄの出力信号は、ＯＲ回路３５ｂに入力さ
れる。そして、ＯＲ回路３５ｂは、その出力信号をクロ
ック信号ＣＬＫ３として出力する。

【００６１】又、ＡＮＤ回路３４ｅには、前記遅延回路
２２から出力されたロード信号ＬＥ２と、前記パワーセ
ーブ信号ＰＳが入力される。ＡＮＤ回路３４ｆには、前
記ロード信号ＬＥと、パワーセーブ信号ＰＳがインバー
タ回路３６を介して入力される。ＡＮＤ回路３４ｅ，３
４ｆの出力信号は、ＯＲ回路３５ｃに入力される。そし
て、ＯＲ回路３５ｃは、その出力信号をロード信号ＬＥ
３として出力する。

【００６２】このようなセレクタ回路２３では、図７に
示すように、ＰＬＬ周波数シンセサイザ２０をパワーセ
ーブモードとすべくＬレベルのパワーセーブ信号ＰＳに
基づいて、ＡＮＤ回路３４ａ，３４ｃ，３４ｅの出力信
号がＬレベルに固定される。又、ＡＮＤ回路３４ｂ，３
４ｄ，３４ｆの一方の入力端子にはＨレベルの信号が入
力される。そのため、セレクタ回路２３は、シリアル信
号ＤＴ、クロック信号ＣＬＫ、ロード信号ＬＥを、シリ
アル信号ＤＴ３、クロック信号ＣＬＫ３、ロード信号Ｌ
Ｅ３として出力する。

【００６３】一方、ＰＬＬ周波数シンセサイザ２０を通
常動作モードとすべくＨレベルのパワーセーブ信号ＰＳ
に基づいて、ＡＮＤ回路３４ｂ，３４ｄ，３４ｆの出力
信号がＬレベルに固定される。又、ＡＮＤ回路３４ａ，
３４ｃ，３４ｅの一方の入力端子にはＨレベルの信号が
入力される。そのため、セレクタ回路２３は、シリアル
信号ＤＴ２、クロック信号ＣＬＫ２、ロード信号ＬＥ２
を、シリアル信号ＤＴ３、クロック信号ＣＬＫ３、ロー
ド信号ＬＥ３として出力する。

【００６４】つまり、セレクタ回路２３は、パワーセー
ブ信号ＰＳがＬレベル又はＨレベル、即ちパワーセーブ
モード又は通常動作モードのどちらであっても、シリア
ル信号ＤＴ３、クロック信号ＣＬＫ３、ロード信号ＬＥ
３を出力し続ける。

【００６５】次に、上記のように構成されたＰＬＬ周波
数シンセサイザ２０の作用を図６，図７に従って説明す
る。 ［通常動作モード］このモードでは、パワーセーブ信号
ＰＳがＨレベルに切り替えられる。従って、同期回路２
１は動作可能状態であり、バッファ回路１４は基準発振
信号ｆoscを出力する。そのため、リファレンスカウン
タ１２は基準発振信号ｆosc に基づいてカウント動作す
る。

【００６６】そして、同期回路２１では、シリアル信号
ＤＴ、クロック信号ＣＬＫ、ロード信号ＬＥが、基準発
振信号ｆosc の立ち下がりエッジに同期したシリアル信
号ＤＴ１、クロック信号ＣＬＫ１、ロード信号ＬＥ１と
して出力される。そのため、各信号ＤＴ１，ＣＬＫ１，
ＬＥ１が前記基準発振信号ｆosc の立ち上がりと同時に
立ち上がることがない。

【００６７】次に、遅延回路２２では、シリアル信号Ｄ
Ｔ１、クロック信号ＣＬＫ１、ロード信号ＬＥ１が、そ
れぞれ動作遅延時間ｔ１，ｔ２，ｔ３だけ遅延したシリ
アル信号ＤＴ２、クロック信号ＣＬＫ２、ロード信号Ｌ
Ｅ２として出力される。そのため、各信号ＤＴ２，ＣＬ
Ｋ２，ロード信号ＬＥ２は、その立ち上がり若しくは立
ち下がりエッジがずれることになる。

【００６８】又、動作遅延時間ｔ１〜ｔ３は、前記基準
発振信号ｆosc のＨレベルあるいはＬレベルである時間
と異なるようにバッファ回路３３の動作遅延時間が予め
設定されているので、シリアル信号ＤＴ２、クロック信
号ＣＬＫ２、ロード信号ＬＥ２と、前記基準発振信号ｆ
osc の立ち上がりとが同時に立ち上がることがない。

【００６９】次に、セレクタ回路２３では、シリアル信
号ＤＴ２、クロック信号ＣＬＫ２、ロード信号ＬＥ２
が、シリアル信号ＤＴ３、クロック信号ＣＬＫ３、ロー
ド信号ＬＥ３としてシフトレジスタ１１に出力される。

【００７０】このようにして、クロック信号ＣＬＫ３と
基準発振信号ｆosc とが同時に立ち上がることが防止さ
れるので、シフトレジスタ１１とリファレンスカウンタ
１２とが同時に動作することはない。従って、本実施の
形態では、電源ノイズの発生が抑えられる。

【００７１】しかも、遅延回路２２によって、シリアル
信号ＤＴ３、クロック信号ＣＬＫ３、ロード信号ＬＥ３
がそれぞれずれてシフトレジスタ１１に入力される。こ
れは、シリアル信号ＤＴ３、クロック信号ＣＬＫ３、ロ
ード信号ＬＥ３が同じタイミングで入力されると、その
シフトレジスタ１１が誤動作するおそれがあるため、本
実施の形態ではその誤動作が防止される。

【００７２】そして、このようなシフトレジスタ１１及
びリファレンスカウンタ１２を含みＰＬＬ周波数シンセ
サイザ２０が動作して、出力信号ｆvco の周波数がリフ
ァレンスカウンタ１２の基準分周比とメインカウンタ１
３の比較分周比に対応する周波数に高速かつ確実にロッ
クされる。

【００７３】［パワーセーブモード］このモードでは、
パワーセーブ信号ＰＳがＬレベルに切り替えられる。従
って、バッファ回路１４は基準発振信号ｆosc の出力を
停止する。そのため、リファレンスカウンタ１２及びメ
インカウンタ１３はカウント動作を停止する。従って、
両カウンタ１２，１３の消費電力が抑えられる。

【００７４】又、Ｌレベルのパワーセーブ信号ＰＳに基
づいて、同期回路２１は非動作状態になるが、セレクタ
回路２３では外部から入力されるシリアル信号ＤＴ、ク
ロック信号ＣＬＫ、ロード信号ＬＥが、シリアル信号Ｄ
Ｔ３、クロック信号ＣＬＫ３、ロード信号ＬＥ３として
シフトレジスタ１１に出力される。従って、本実施の形
態ではパワーセーブモード時においても、シフトレジス
タ１１がクロック信号ＣＬＫ３に同期してシリアル信号
ＤＴ３を取り込み、ロード信号ＬＥ３に基づいてパラレ
ル信号Ｄａｔａをリファレンスカウンタ１２及びメイン
カウンタ１３に出力する。そのため、両カウンタ１２，
１３にはカウント開始値がセットされる。これにより、
ＰＬＬ周波数シンセサイザ２０が通常動作モードに切り
替えられたとき、各カウンタ１２，１３はそれぞれ基準
信号ｆｒ，比較信号ｆｐを短時間で出力することができ
る。その結果、ＰＬＬ周波数シンセサイザ２０が通常動
作モードに切り替えられたときのロックアップ時間が、
通常動作モードに切り替えられてからカウント開始値を
セットする場合に比べて短くなる。

【００７５】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）同期回路２１は、シリアル信号ＤＴ、クロック信
号ＣＬＫ、ロード信号ＬＥを、基準発振信号ｆosc の立
ち下がりエッジに同期したシリアル信号ＤＴ１、クロッ
ク信号ＣＬＫ１、ロード信号ＬＥ１として出力する。そ
のため、各信号ＤＴ１，ＣＬＫ１，ＬＥ１が前記基準発
振信号ｆosc の立ち上がりと同時に立ち上がることが防
止される。従って、基準発振信号ｆosc の立ち上がりエ
ッジに基づいて動作するリファレンスカウンタ１２と、
クロック信号ＣＬＫ３の立ち上がりエッジに基づいて動
作するシフトレジスタ１１とが同時に動作することが防
止される。従って、大きな電源ノイズの発生が抑えられ
るので、電源ノイズに起因するリファレンスカウンタ１
２の誤動作や、チャージポンプ１６の出力信号レベルが
不意に変動することを抑えることができる。その結果、
電圧制御発振器（ＶＣＯ）１８の出力信号ｆvco の周波
数を高速かつ正確に切り替えることができる。

【００７６】（２）遅延回路２２は、シリアル信号ＤＴ
１、クロック信号ＣＬＫ１、ロード信号ＬＥ１を、それ
ぞれ動作遅延時間ｔ１，ｔ２，ｔ３だけ遅延したシリア
ル信号ＤＴ２、クロック信号ＣＬＫ２、ロード信号ＬＥ
２として出力する。そのため、シリアル信号ＤＴ２、ク
ロック信号ＣＬＫ２、ロード信号ＬＥ２は、その立ち上
がり若しくは立ち下がりエッジがずれる。これは、シフ
トレジスタ１１にシリアル信号ＤＴ３、クロック信号Ｃ
ＬＫ３、ロード信号ＬＥ３が同じタイミングで入力され
ると、そのシフトレジスタ１１が誤動作するおそれがあ
るため、本実施の形態ではその誤動作を防止することが
できる。従って、電圧制御発振器（ＶＣＯ）１８の出力
信号ｆvco の周波数をより高速かつ正確に切り替えるこ
とができる。

【００７７】（３）パワーセーブモード時になると、同
期回路２１は非動作状態になるが、セレクタ回路２３
は、外部から入力されるシリアル信号ＤＴ、クロック信
号ＣＬＫ、ロード信号ＬＥを、シリアル信号ＤＴ３、ク
ロック信号ＣＬＫ３、ロード信号ＬＥ３としてシフトレ
ジスタ１１に出力する。従って、本実施の形態ではパワ
ーセーブモード時においても、シフトレジスタ１１がク
ロック信号ＣＬＫ３に同期してシリアル信号ＤＴ３を取
り込み、ロード信号ＬＥ３に基づいてパラレル信号Ｄａ
ｔａをリファレンスカウンタ１２及びメインカウンタ１
３に出力する。そのため、両カウンタ１２，１３にはカ
ウント開始値がセットされる。これにより、ＰＬＬ周波
数シンセサイザ２０が通常動作モードに切り替えられた
とき、各カウンタ１２，１３はそれぞれ基準信号ｆｒ，
比較信号ｆｐを短時間で出力することができる。その結
果、ＰＬＬ周波数シンセサイザ２０が通常動作モードに
切り替えられたときのロックアップ時間を、通常動作モ
ードに切り替えられてからカウント開始値をセットする
場合に比べて短くすることができる。

【００７８】尚、本発明は前記実施の形態の他、以下の
態様で実施してもよい。 ○上記実施の形態では、同期回路２１において、各ＤＦ
Ｆ３１ａ，３１ｂ，３１ｃのクロック入力端子に、基準
発振信号ｆosc をインバータ回路３２を介して入力し、
各出力端子Ｑから出力される信号をシリアル信号ＤＴ
１、クロック信号ＣＬＫ１、ロード信号ＬＥ１とした
が、基準発振信号ｆosc を各ＤＦＦ３１ａ，３１ｂ，３
１ｃのクロック入力端子に直接入力し、出力端子バーＱ
からそれぞれ出力される信号をシリアル信号ＤＴ１、ク
ロック信号ＣＬＫ１、ロード信号ＬＥ１としてもよい。
この場合、インバータ回路３２を省略することができ
る。

【００７９】○上記実施の形態では、遅延回路２２にお
いて、各信号ＤＴ１，ＣＬＫ１，ＬＥ１に対して異なる
遅延時間ｔ１〜ｔ３を付与するため、同じ動作遅延時間
を有するバッファ回路３３の段数を変えて構成したが、
異なる遅延時間ｔ１〜ｔ３を有する１段のバッファ回路
としてもよい。又、バッファ回路３３に代えてインバー
タ回路を用いてもよい。又、容量を用いて、遅延時間ｔ
１〜ｔ３を生成するようにしてもよい。

【００８０】更に、遅延回路２２を省略してもよい。即
ち、同期回路２１から出力された各信号ＤＴ１，ＣＬＫ
１，ＬＥ１を、直接セレクタ回路２３に入力する構成と
してもよい。

【００８１】○上記実施の形態では、パワーセーブ信号
ＰＳに基づいて各信号ＤＴ３，ＣＬＫ３，ＬＥ３を、各
信号ＤＴ，ＣＬＫ，ＬＥ又は各信号ＤＴ２，ＣＬＫ２，
ＬＥ２のいずれかに切り替えるセレクタ回路２３を設け
たが、パワーセーブ信号ＰＳが必要ないときには、この
セレクタ回路２３を省略することができる。

【００８２】○上記実施の形態では、同期回路２１にお
いて、基準発振信号ｆosc の立ち下がりエッジに同期し
た各信号ＤＴ１，ＣＬＫ１，ＬＥ１を出力するようにし
たが、基準発振信号ｆosc の代わりに電圧制御発振器
（ＶＣＯ）１８の出力信号ｆvco を用いてもよい。

【００８３】

【発明の効果】以上詳述したように、本発明によれば、
電源ノイズの発生を抑えることができる分周器、及びそ
の分周器を用いて、出力信号の周波数を高速かつ正確に
切り替えることができるＰＬＬ周波数シンセサイザを提
供することができる。

【図面の簡単な説明】

【図１】 本発明の原理説明図。

【図２】 一実施形態のＰＬＬ周波数シンセサイザのブ
ロック図。

【図３】 同期回路の回路図。

【図４】 遅延回路の回路図。

【図５】 セレクタ回路の回路図。

【図６】 同期回路・遅延回路のタイミング図。

【図７】 セレクタ回路のタイミング図。

【図８】 従来のＰＬＬ周波数シンセサイザのブロック
図。

【符号の説明】

１ シフトレジスタ ２ カウンタ ３ 位相制御回路 ＣＬＫ クロック信号 ＤＴ シリアル信号 Ｄａｔａ パラレル信号 ｆｉｎ パルス信号 ｆｏｕｔ 分周信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 考樹 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5J004 BB01 BB03 DD18 DE04

Claims (8)

【特許請求の範囲】
1. 【請求項１】 外部から入力されるクロック信号に基づ
   いてシリアル信号を順次取り込み、取り込んだシリアル
   信号をパラレル信号に変換するシフトレジスタと、 前記シフトレジスタのパラレル信号に基づいてカウント
   開始値を設定し、外部から入力されるパルス信号に基づ
   いて前記カウント開始値からカウント動作し、そのカウ
   ント値に基づいて前記パルス信号を分周した分周信号を
   出力するカウンタとを備えた分周器であって、 前記カウンタと、前記シフトレジスタとが同時に動作し
   ないように、前記パルス信号と前記クロック信号の位相
   を制御する位相制御回路を備えたことを特徴とする分周
   器。
2. 【請求項２】 請求項１に記載の分周器において、 前記カウンタは、パルス信号の立ち上がりエッジに基づ
   いてカウント動作するものであり、 前記シフトレジスタは、クロック信号の立ち上がりエッ
   ジに基づいて動作するものであって、 前記位相制御回路は、クロック信号の立ち上がりエッジ
   と、パルス信号の立ち下がりエッジとを同期させる同期
   回路を備えたことを特徴とする分周器。
3. 【請求項３】 請求項２に記載の分周器において、 外部から入力されるパワーセーブ信号に基づいて、パワ
   ーセーブモードと通常動作モードに切り替えられ、その
   パワーセーブモード時に前記カウンタ及び同期回路の動
   作が停止するものであって、 前記パワーセーブモード時には、外部から入力されるク
   ロック信号を前記シフトレジスタに出力し、前記通常動
   作モード時には、前記同期回路の出力信号をクロック信
   号として前記シフトレジスタに出力するセレクタ回路を
   備えたことを特徴とする分周器。
4. 【請求項４】 請求項１〜３のいずれかに記載の分周器
   において、 前記シフトレジスタは、クロック信号に基づいてシリア
   ル信号を順次取り込み、入力されるロード信号に基づい
   て取り込んだシリアル信号をパラレル信号に変換して出
   力するものであって、 前記位相制御回路には、クロック信号、シリアル信号、
   ロード信号をそれぞれ異なる時間で遅延する遅延回路を
   備えたことを特徴とする分周器。
5. 【請求項５】 比較信号と基準信号との位相を比較する
   位相比較器と、 前記位相比較器の出力信号を電圧信号に変換するチャー
   ジポンプと、 前記チャージポンプの出力電圧に基づく周波数の出力信
   号を出力する電圧制御発振器と、 外部から入力されるクロック信号に基づいてシリアル信
   号を順次取り込み、取り込んだシリアル信号をパラレル
   信号に変換するシフトレジスタと、 前記シフトレジスタのパラレル信号に基づいてカウント
   開始値を設定し、外部から入力される基準発振信号に基
   づいて前記カウント開始値からカウント動作し、そのカ
   ウント値に基づいて前記基準発振信号を分周した前記基
   準信号を出力するリファレンスカウンタと、 前記シフトレジスタのパラレル信号に基づいてカウント
   開始値を設定し、前記電圧制御発振器の出力信号に基づ
   いて前記カウント開始値からカウント動作し、そのカウ
   ント値に基づいて前記電圧制御発振器の出力信号を分周
   した前記比較信号を出力するメインカウンタとを備えた
   ＰＬＬ周波数シンセサイザであって、 前記リファレンスカウンタとメインカウンタの少なくと
   も一方と、前記シフトレジスタとが同時に動作しないよ
   うに、前記基準発振信号、前記電圧制御発振器の出力信
   号と、前記クロック信号の位相を制御する位相制御回路
   を備えたことを特徴とするＰＬＬ周波数シンセサイザ。
6. 【請求項６】 請求項５に記載のＰＬＬ周波数シンセサ
   イザにおいて、 前記リファレンスカウンタは、前記基準発振信号の立ち
   上がりエッジに基づいてカウント動作するものであり、 前記シフトレジスタは、クロック信号の立ち上がりエッ
   ジに基づいて動作するものであって、 前記位相制御回路には、クロック信号の立ち上がりエッ
   ジと、基準発振信号の立ち下がりエッジとを同期させる
   同期回路を備えたことを特徴とするＰＬＬ周波数シンセ
   サイザ。
7. 【請求項７】 請求項６に記載のＰＬＬ周波数シンセサ
   イザにおいて、 外部から入力されるパワーセーブ信号に基づいて、パワ
   ーセーブモードと通常動作モードに切り替えられ、その
   パワーセーブモード時に前記リファレンスカウンタ及び
   同期回路の動作が停止するものであって、 前記パワーセーブモード時には、外部から入力されるク
   ロック信号を前記シフトレジスタに出力し、前記通常動
   作モード時には、前記同期回路の出力信号をクロック信
   号として前記シフトレジスタに出力するセレクタ回路を
   備えたことを特徴とするＰＬＬ周波数シンセサイザ。
8. 【請求項８】 請求項５〜７のいずれかに記載のＰＬＬ
   周波数シンセサイザにおいて、 前記シフトレジスタは、クロック信号に基づいてシリア
   ル信号を順次取り込み、入力されるロード信号に基づい
   て取り込んだシリアル信号をパラレル信号に変換して出
   力するものであって、 前記位相制御回路には、クロック信号、シリアル信号、
   ロード信号をそれぞれ異なる時間で遅延する遅延回路を
   備えたことを特徴とするＰＬＬ周波数シンセサイザ。