JP2002057579A - フラクショナルｎ周波数シンセサイザ - Google Patents

Abstract

(57)【要約】 【課題】基準信号の有理数倍の周波数の出力信号を送出
することができるフラクショナルＮ周波数シンセサイザ
に関し、出力信号に含まれるフラクショナルスプリアス
を従来例以上に低減すると共に、ロック動作の高速化を
図る。 【解決手段】分周器９が分周数としてＮおよび（Ｎ＋
１）を取るように制御し、分周器９の分周数を（Ｎ＋
１）とするタイミングが比較信号Ｓp の位相誤差が遅れ
の場合でも進みの場合でも起こり得るようにし、かつ、
チャージポンプ回路５がローパスフィルタ６側から電流
を吸い込むときは、スプリアスキャンセル回路１５から
ローパスフィルタ６側に電流ＩＳＣＨを吐き出し、チャ
ージポンプ回路５がローパスフィルタ６側に電流を吐き
出すときは、ローパスフィルタ６側からスプリアスキャ
ンセル回路１５に電流ＩＳＣＬを吸い込むようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基準信号の有理数
倍の周波数の出力信号を送出することができるＰＬＬ
（Ｐhase Ｌocked Ｌoop）周波数シンセサイザであるフ
ラクショナルＮ周波数シンセサイザに関する。

【０００２】

【従来の技術】図９はＰＬＬ周波数シンセサイザの一例
を示す回路図である。図９中、１は電圧制御発振器、２
は電圧制御発振器１の出力信号Ｓo（周波数ｆo）を分周
して比較信号Ｓp（周波数ｆp）を出力する分周器、３は
水晶発振器（図示せず）の出力信号Ｓosc（周波数ｆos
c）を分周して基準信号Ｓr（周波数ｆr）を出力する分
周器である。

【０００３】また、４は基準信号Ｓr と比較信号Ｓp と
の位相比較を行い位相比較信号を出力する位相比較器、
５は位相比較器４から出力される位相比較信号に制御さ
れて電流の吸い込みや、吐き出しを行うチャージポンプ
回路、６はチャージポンプ回路５の出力電流を制御電圧
に変換して電圧制御発振器１に供給するローパスフィル
タである。

【０００４】このように構成されたＰＬＬ周波数シンセ
サイザにおいては、分周器２の分周数をＮ（但し、Ｎは
正の整数）とすると、出力信号Ｓo の周波数ｆo は、 ｆo ＝Ｎ×ｆr ・・・（１） となる。したがって、分周器２の分周数Ｎを切り換える
ことによって、出力信号Ｓo の周波数ｆo を周波数ｆr
の間隔で切り換えることができ、基準信号Ｓr の整数倍
の周波数の出力信号Ｓo を送出することができる。

【０００５】分周器２の分周数Ｎを切り換えた場合、出
力信号Ｓo の周波数ｆo が（１）式で示される周波数ｆ
o に出来るだけ早く到達してロックさせる必要があり、
このためには、ロックアップ特性を向上させる必要があ
る。これを図る方法として、たとえば、基準信号Ｓr の
周波数ｆr を高くする方法が考えられる。しかし、基準
信号Ｓr の周波数ｆr を高くすると、出力信号Ｓo の周
波数間隔が広くなってしまい、周波数帯域が定められた
通信装置では、使用できる周波数の数（バンド数）が減
少してしまうという不都合が起こる。

【０００６】そこで、出力信号Ｓo の周波数ｆo を基準
信号Ｓr の周波数ｆr よりも小さい周波数間隔で切り換
えることができるようにし、基準信号Ｓr の周波数ｆr
を高くしても、出力信号Ｓo の周波数間隔が広くならな
いようにし、ロックアップ特性を向上させると共に、使
用できる周波数の数が減少しないようにしたＰＬＬ周波
数シンセサイザであるフラクショナルＮ周波数シンセサ
イザが提案されており、図１０は、その一例を示してい
る（特開平１０−１５４９３５号公報）。

【０００７】図１０に示す従来のフラクショナルＮ周波
数シンセサイザは、アキュムレータ７とスプリアスキャ
ンセル回路８を設けると共に、分周器２の代わりに、ア
キュムレータ７から出力されるオーバーフロー信号ＳＯ
Ｖにより分周数が制御される分周器９を設け、その他に
ついては、図９に示すＰＬＬ周波数シンセサイザと同様
に構成したものである。

【０００８】アキュムレータ７は、基準信号Ｓr を同期
信号とし、基準信号Ｓr と比較信号Ｓp との位相比較周
期ごとにデータＦを累算し、その累算値ＡＣＭをスプリ
アスキャンセル回路８に供給すると共に、オーバーフロ
ー信号ＳＯＶを分周数制御信号として分周器９に供給す
るものである。

【０００９】スプリアスキャンセル回路８は、出力信号
Ｓo に含まれるスプリアスを低減するための電流ＩＳＣ
を出力するものであり、１０はパルス形成回路、１１は
パルス形成回路１０から出力されるパルス電圧信号ＳＰ
Ｖにより駆動される定電流源である。

【００１０】パルス形成回路１０は、スプリアスキャン
セル基準信号Ｓs と、基準信号Ｓrを使用したリセット
信号ＲＥＳＥＴと、アキュムレータ７の累算値ＡＣＭを
入力して、図１１に示すように、スプリアスキャンセル
基準信号ｆs に同期して、リセット信号ＲＥＳＥＴが入
力されると同時に立ち上がり、アキュムレータ７の累算
値ＡＣＭに比例したパルス幅を有するパルス電圧信号Ｓ
ＰＶを出力するものであり、定電流源１１は、パルス電
圧信号ＳＰＶにより駆動され、アキュムレータ７の累算
値ＡＣＭに比例した時間幅の電流ＩＳＣを出力するもの
である。

【００１１】分周器９は、通常は、分周数をＮとし、ア
キュムレータ７からオーバーフロー信号ＳＯＶが出力さ
れたときは、オーバーフロー信号ＳＯＶが出力された位
相比較周期の間、分周数を（Ｎ＋１）とするものであ
る。

【００１２】このように構成された従来のフラクショナ
ルＮ周波数シンセサイザにおいては、アキュムレータ７
の累算値ＡＣＭは、基準信号Ｓr と比較信号Ｓp との位
相比較周期ごとにＦずつ増加していく。そして、アキュ
ムレータ７がｎビット構成であれば、累算値ＡＣＭが２
ⁿ 以上になると、アキュムレータ７はオーバーフロー信
号ＳＯＶを分周器９に送出し、分周器９は、オーバーフ
ロー信号ＳＯＶが供給されたときは、オーバーフロー信
号ＳＯＶが供給された位相比較周期の間は、分周数をＮ
から（Ｎ＋１）とする。

【００１３】すなわち、図１０に示す従来のフラクショ
ナルＮ周波数シンセサイザにおいては、分周器９の分周
数は、位相比較周期２ⁿ 回のうち、Ｆ回は（Ｎ＋１）と
なり、（２ⁿ −Ｆ）回はＮとなる。したがって、出力信
号Ｓo の周波数ｆo は、位相比較周期２ⁿ 回のうち、Ｆ
回は、 ｆo１＝（Ｎ＋１）×ｆr となり、（２ⁿ −Ｆ）回は、 ｆo２＝Ｎ×ｆr となる。

【００１４】この結果、出力信号Ｓo の平均周波数ｆo
は、 ｆo ＝（Ｎ＋１）×ｆr ×Ｆ／２ⁿ ＋Ｎ×ｆr ×（２ⁿ −Ｆ）／２ⁿ ＝ｆr （Ｎ＋Ｆ／２ⁿ ）・・・（２） となる。（２）式から分かるように、データＦの値を切
り換えることによって、出力信号Ｓo の平均周波数ｆo
を基準信号Ｓr の周波数ｆr よりも小さい周波数間隔
（ｆr ×１／２ⁿ ）で切り換えることができる。なお、
一般に、Ｆ／２ⁿ を分数分周数といい、２ⁿ をモジュロ
値という。

【００１５】ところで、図９に示すＰＬＬ周波数シンセ
サイザにアキュムレータ７を追加しただけでは、出力信
号Ｓo の平均周波数ｆo は、（２）式で表されるもの
の、実際の出力信号Ｓo は、ｆo１＝（Ｎ＋１）×ｆr
と、ｆo２＝Ｎ×ｆr との間で常に変動していることか
ら、出力信号Ｓo の周波数スペクトルを観測すると、中
心周波数から±ｍ×（ｆr ／２ⁿ ）［但し、ｍ＝１、
２、・・・］だけずれた位置に、スプリアスが発生して
しまう。そこで、図１０に示す従来のフラクショナルＮ
周波数シンセサイザにおいては、スプリアスキャンセル
回路８を設けることにより、スプリアスの低減化を図る
としている。

【００１６】図１２は図１０に示す従来のフラクショナ
ルＮ周波数シンセサイザの動作例を示すタイムチャート
であり、アキュムレータ７が３ビット構成、データＦが
２の場合を示しており、図１２Ａは位相比較周期、図１
２Ｂは基準信号Ｓr 、図１２Ｃは比較信号Ｓp 、図１２
Ｄはアキュムレータ７の累算値ＡＣＭ、図１２Ｅはアキ
ュムレータ７が出力するオーバーフロー信号ＳＯＶおよ
び分周器９の分周数、図１２Ｆはチャージポンプ回路５
の出力電流ＩＣＰ、図１２Ｇはスプリアスキャンセル回
路８の出力電流ＩＳＣ、図１２Ｈはチャージポンプ回路
５の出力電流ＩＣＰとスプリアスキャンセル回路８の出
力電流ＩＳＣとの合成電流ＩＤＯを示している。

【００１７】ここで、アキュムレータ７は、位相比較周
期ごとに、２（Ｆ）を加算していくので、累算値ＡＣＭ
は、位相比較周期ごとに、図１２Ｄに示すように、０→
２→４→６→０→２→・・・と変化し、アキュムレータ
７は、図１２Ｅに示すように、４回の位相比較周期に１
回の割合でオーバーフロー信号ＳＯＶを出力することに
なる。

【００１８】他方、分周器９は、通常は分周数をＮに設
定されているが、オーバーフロー信号ＳＯＶが供給され
た位相比較周期（Ｃ０、Ｃ４、Ｃ８）の間は、図１２Ｅ
に示すように、分周数を（Ｎ＋１）に変化させ、スプリ
アスキャンセル回路８は、図１２Ｇに示すように、アキ
ュムレータ７の累算値ＡＣＭに比例した時間幅の電流Ｉ
ＳＣを出力し、これを、図１２Ｈに示すように、チャー
ジポンプ回路５の出力電流ＩＣＰに重ね合わせることに
なる。

【００１９】図１２Ｆに示すように、チャージポンプ回
路５の出力電流ＩＣＰは、周期的な変化をしているた
め、出力信号Ｓo にスプリアスが含まれる原因となる
が、スプリアスキャンセル回路８は、チャージポンプ回
路５の出力電流ＩＣＰと反対方向の電流ＩＳＣを出力さ
せているので、チャージポンプ回路５の出力電流ＩＣＰ
の波形の面積とスプリアスキャンセル回路８の出力電流
ＩＳＣの波形の面積が等しければ、チャージポンプ回路
５の出力電流ＩＣＰの周期的な変化を打ち消すことがで
き、出力信号Ｓo に含まれるスプリアスを減少させるこ
とができる。

【００２０】

【発明が解決しようとする課題】図１０に示す従来のフ
ラクショナルＮ周波数シンセサイザにおいては、分周器
９の分周数が（Ｎ＋１）とされるのは、比較信号Ｓp の
位相誤差が進みの場合のみであり、また、スプリアスキ
ャンセル回路８は、アキュムレータ７の累算値ＡＣＭに
比例した時間幅の電流ＩＳＣを吐き出すのみであるの
で、比較信号Ｓp の位相誤差およびスプリアスキャンセ
ル回路８の出力電流ＩＳＣの時間幅が大きくなり、出力
信号Ｓo に含まれるスプリアスを有効に減少させること
ができないという問題点があった。

【００２１】本発明は、かかる点に鑑み、出力信号Ｓo
に含まれるフラクショナルスプリアスを従来例以上に低
減することができると共に、ロック動作の高速化を図る
ことができるようにしたフラクショナルＮ周波数シンセ
サイザを提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明は、基準信号と比
較信号とを位相比較する位相比較器と、位相比較器の出
力側に接続されたチャージポンプ回路と、チャージポン
プ回路の出力側に接続されたローパスフィルタと、ロー
パスフィルタの出力側に接続された電圧制御発振器と、
電圧制御発振器の出力信号を分周して比較信号を出力す
る分周器を有するフラクショナルＮ周波数シンセサイザ
であって、分周器が分周数としてＮおよび（Ｎ＋１）を
取るように制御し、分周器の分周数を（Ｎ＋１）とする
タイミングが比較信号の位相誤差が遅れの場合でも進み
の場合でも起こり得るようにした分周数制御回路と、チ
ャージポンプ回路がローパスフィルタ側から電流を吸い
込むときは、ローパスフィルタ側に電流を吐き出し、チ
ャージポンプ回路がローパスフィルタ側に電流を吐き出
すときは、ローパスフィルタ側から電流を吸い込むスプ
リアスキャンセル回路を有するというものである。

【００２３】本発明においては、分周器が分周数として
Ｎおよび（Ｎ＋１）を取るように制御し、かつ、分周器
の分周数を（Ｎ＋１）とするタイミングが比較信号の位
相誤差が遅れの場合でも進みの場合でも起こり得るよう
にし、かつ、チャージポンプ回路がローパスフィルタ側
から電流を吸い込むときは、スプリアスキャンセル回路
からローパスフィルタ側に電流を吐き出し、チャージポ
ンプ回路がローパスフィルタ側に電流を吐き出すとき
は、ローパスフィルタ側からスプリアスキャンセル回路
に電流を吸い込むようにしている。

【００２４】したがって、比較信号の位相誤差およびス
プリアスキャンセル回路の出力電流の最大幅を半減する
ことができ、フラクショナルスプリアスを低減すること
ができると共に、得ようとする分数分周数の分母値、い
わゆるモジュロ値の最大値を２倍にすることができ、ロ
ック動作の高速化を図ることができる。

【００２５】

【発明の実施の形態】以下、図１〜図８を参照して、本
発明の一実施形態について説明する。なお、図１におい
て、図９および図１０に対応する部分には同一符号を付
し、その重複説明は省略する。

【００２６】図１は本発明の一実施形態を示す回路図で
ある。本発明の一実施形態は図１０に示す従来のフラク
ショナルＮ周波数シンセサイザを改良するものであり、
出力信号Ｓo の平均周波数ｆo を ｆo ＝ｆr （Ｎ＋Ｆ／Ｑ） とするものである。但し、Ｆ／Ｑは分数分周数であり、
Ｆは０以上の整数、Ｑは２以上の整数である。

【００２７】本発明の一実施形態が図１０に示す従来例
と異なる点は、図１０に示すアキュムレ−タ７と回路構
成および機能の異なるアキュムレ−タ１２を設けている
点、ＡＣＭ×２＞Ｑ判定回路１３を設けている点、ＡＣ
Ｍ×２＞Ｑ判定回路１３から出力される分周数制御信号
ＣＬＮで分周器９の分周数を可変するようにしている
点、ＡＣＭデータ変換回路１４を設けている点、図１０
に示すスプリアスキャンセル回路８と回路構成および機
能の異なるスプリアスキャンセル回路１５を設けている
点であり、その他については、図１０に示す従来例と同
様に構成されている。

【００２８】アキュムレ−タ１２は、ＡＣＭ×２＞Ｑ判
定回路１３から出力される分周数制御信号ＣＬＮが
“０”のときは、基準信号Ｓr を同期信号として、基準
信号Ｓrと比較信号Ｓp との位相比較周期ごとにデータ
Ｆを累算して出力し、ＡＣＭ×２＞Ｑ判定回路１３から
出力される分周数制御信号ＣＬＮが“１”のときは、累
算値ＡＣＭをＡＣＭデータ変換回路１４から出力される
ＡＣＭ変換データＢＣＭに書き換えるように構成された
ものである。なお、アキュムレータ１２の同期信号は、
基準信号Ｓr に限らず、位相比較周期と等しい周期を有
する信号であれば良い。

【００２９】ＡＣＭ×２＞Ｑ判定回路１３は、アキュム
レータ１２の累算値ＡＣＭを２倍した値（ＡＣＭ×２）
が分数分周数（Ｆ／Ｑ）の分母値Ｑ、すなわち、モジュ
ロ値Ｑを越えているか否かを判定して分周数制御信号Ｃ
ＬＮを出力するものであり、ＡＣＭ×２≦Ｑの場合に
は、分周数制御信号ＣＬＮ＝“０”とし、ＡＣＭ×２＞
Ｑの場合には、分周数制御信号ＣＬＮ＝“１”とする。
そして、分周器９は、分周数制御信号ＣＬＮ＝“０”と
された位相比較周期の間は分周数をＮとし、分周数制御
信号ＣＬＮ＝“１”とされた位相比較周期の間は分周数
を（Ｎ＋１）とする。

【００３０】ＡＣＭデータ変換回路１４は、分周数制御
信号ＣＬＮ＝“０”のとき（ＡＣＭ×２≦Ｑのとき）
は、アキュムレータ１２が出力する累算値ＡＣＭをその
ままその出力値ＢＣＭとして出力し、分周数制御信号Ｃ
ＬＮ＝“１”のとき（ＡＣＭ×２＞Ｑのとき）は、アキ
ュムレータ１２が出力する累算値ＡＣＭからモジュロ値
Ｑを減算した値（ＡＣＭ−Ｑ）をその出力値ＢＣＭとし
て出力するものである。

【００３１】また、スプリアスキャンセル回路１５にお
いて、１６は基準信号Ｓr を反転してリセット信号ＲＥ
ＳＥＴを生成するＮＯＴ回路、１７はリセット信号ＲＥ
ＳＥＴとスプリアスキャンセル基準信号Ｓs とＡＣＭデ
ータ変換回路１４の出力値ＢＣＭを入力して電流吐き出
し制御用電圧パルスＳＰＨまたは電流吸い込み制御用電
圧パルスＳＰＬを形成するパルス形成回路である。な
お、リセット信号ＲＥＳＥＴは、基準信号Ｓr を反転し
た信号に限らず、位相比較周期と等しい周期の信号であ
れば良い。

【００３２】また、１８は電流吐き出し制御用電圧パル
スＳＰＨが出力された場合に活性化され、電流吐き出し
制御用電圧パルスＳＰＨのパルス幅の時間だけローパス
フィルタ６側に電流ＩＳＣＨを吐き出す定電流源、１９
は電流吸い込み制御用電圧パルスＳＰＬが出力された場
合に活性化され、電流吸い込み制御用電圧パルスＳＰＬ
のパルス幅の時間だけローパスフィルタ６側から電流Ｉ
ＳＣＬを吸い込む定電流源である。

【００３３】なお、アキュムレータ１２と、ＡＣＭ×２
＞Ｑ判定回路１３と、ＡＣＭデータ変換回路１４とで、
分周数制御回路が構成されると共に、スプリアスキャン
セル回路１５を制御する回路が構成されている。

【００３４】図２はパルス形成回路１７の構成を示す回
路図である。図２中、２０は電流吐き出し制御用電圧パ
ルスＳＰＨを形成するＳＰＨ形成回路、２１は電流吸い
込み制御用電圧パルスＳＰＬを形成するＳＰＬ形成回
路、ＢＣＭ（１）、ＢＣＭ（２）、・・・、ＢＣＭ（ｎ
＋１）はＡＣＭデータ変換回路１４の出力値ＢＣＭを示
す出力データであり、ＢＣＭ（ｎ＋１）は符号ビットで
ある。なお、定電流源１８とＳＰＨ形成回路２０とで電
流吐き出し回路が構成され、定電流源１９とＳＰＬ形成
回路２１とで電流吸い込み回路が構成されている。

【００３５】図３はＳＰＨ形成回路２０の構成を示す回
路図である。図３中、２２はスプリアスキャンセル基準
信号Ｓs をカウント信号とするアップカウンタであり、
２３−１、２３−２、２３−３、２３−ｎ、２３−（ｎ
＋１）はＤフリップフロップである。なお、Ｄフリップ
フロップ２３−３、２３−ｎ間のＤフリップフロップ２
３−４〜２３−（ｎ−１）は図示を省略している。

【００３６】アップカウンタ２２は、リセット信号ＲＥ
ＳＥＴによりリセットされ、初期出力値（Ｄフリップフ
ロップ２３−（ｎ＋１）、２３−ｎ、・・・、２３−
３、２３−２、２３−１の正相出力Ｑの初期出力値）は
［００・・・０００］となり、その後、スプリアスキャ
ンセル基準信号Ｓs を［００・・・００１］→［００・
・・０１０］→［００・・・０１１］・・・とアップカ
ウントする。

【００３７】また、２４はアップカウンタ２２の出力値
とＡＣＭデータ変換回路１４の出力値ＢＣＭとの一致を
検出する一致検出回路であり、２５−１、２５−２、２
５−３、２５−ｎ、２５−（ｎ＋１）はＥＮＯＲ回路
（Ｅxclusive−ＮＯＲ回路）である。なお、ＥＮＯＲ回
路２５−３、２５−ｎ間のＥＮＯＲ回路２５−４〜２５
−（ｎ−１）は図示を省略している。

【００３８】また、２６はＥＮＯＲ回路２５−１〜２５
−（ｎ＋１）の出力を入力し、アップカウンタ２２の出
力値とＡＣＭデータ変換回路１４の出力値ＢＣＭとの一
致を検出するＮＡＮＤ回路であり、アップカウンタ２２
の出力値とＡＣＭデータ変換回路１４の出力値ＢＣＭと
の一致を検出すると、“０”からなる一致検出信号を出
力するものである。

【００３９】また、２７は一致検出回路２４から出力さ
れる“０”からなる一致検出信号をラッチし、リセット
信号ＲＥＳＥＴによりリセットされるＲＳフリップフロ
ップであり、２８、２９はＮＡＮＤ回路である。

【００４０】また、３０はＲＳフリップフロップ２７の
出力とリセット信号ＲＥＳＥＴとから電流吐き出し制御
用電圧パルスＳＰＨを形成するＳＰＨ形成部であり、３
１はＮＯＴ回路、３２はＮＡＮＤ回路である。

【００４１】また、３３はＳＰＨ形成部３０で形成され
る電流吐き出し制御用電圧パルスＳＰＨの定電流源１８
への出力を制御するＳＰＨ出力制御部であり、３４、３
５はＮＯＴ回路、３６はＮＡＮＤ回路である。

【００４２】ここで、符号ビットＢＣＭ（ｎ＋１）＝
“０”の場合には、ＮＯＴ回路３４の出力＝“１”とな
り、ＮＡＮＤ回路３６はＳＰＨ形成部３０の出力に対し
てＮＯＴ回路として動作するので、ＳＰＨ形成部３０で
形成される電流吐き出し制御用電圧パルスＳＰＨが定電
流源１８に対して出力可能となる。

【００４３】これに対して、符号ビットＢＣＭ（ｎ＋
１）＝“１”の場合には、ＮＯＴ回路３４の出力＝
“０”となり、ＮＡＮＤ回路３６の出力＝“１”、ＮＯ
Ｔ回路３５の出力＝“０”に固定されるので、ＳＰＨ形
成部３０で形成される電流吐き出し制御用電圧パルスＳ
ＰＨが定電流源１８に出力されることはない。

【００４４】図４はＳＰＨ形成回路２０の動作を示すタ
イムチャートであり、図４Ａは基準信号Ｓs 、図４Ｂは
符号ビットＢＣＭ（ｎ＋１）＝“０”の場合の電流吐き
出し制御用電圧パルスＳＰＨ、図４Ｃは符号ビットＢＣ
Ｍ（ｎ＋１）＝“１”の場合の電流吐き出し制御用電圧
パルスＳＰＨを示している。

【００４５】このように、ＳＰＨ形成回路２０は、ＡＣ
Ｍデータ変換回路１４の出力値ＢＣＭが正値の場合に
は、ＡＣＭデータ変換回路１４の出力値ＢＣＭに比例し
たパルス幅を有する電流吐き出し制御用電圧パルスＳＰ
Ｈを出力し、ＡＣＭデータ変換回路１４の出力値ＢＣＭ
が負値または０の場合には電流吐き出し制御用電圧パル
スＳＰＨを出力しないように動作する。

【００４６】図５はＳＰＬ形成回路２１の構成を示す回
路図である。図５中、３７はスプリアスキャンセル基準
信号Ｓs をカウント信号とするダウンカウンタであり、
３８−１、３８−２、３８−３、３８−ｎ、３８−（ｎ
＋１）はＤフリップフロップである。なお、Ｄフリップ
フロップ３８−３、３８−ｎ間のＤフリップフロップ３
８−４〜３８−（ｎ−１）は図示を省略している。

【００４７】ダウンカウンタ３７は、リセット信号ＲＥ
ＳＥＴによりリセットされ、初期出力値（Ｄフリップフ
ロップ３８−（ｎ＋１）、３８−ｎ、・・・、３８−
３、３８−２、３８−１の正相出力Ｑ）は［００・・・
０００］となり、その後、スプリアスキャンセル基準信
号Ｓs を［１１・・・１１１］→［１１・・・１１０］
→［１１・・・１０１］・・・とダウンカウントする。

【００４８】また、３９はダウンカウンタ３７の出力値
とＡＣＭデータ変換回路１４の出力値ＢＣＭとの一致を
検出する一致検出回路であり、４０−１、４０−２、４
０−３、４０−ｎ、４０−（ｎ＋１）はＥＮＯＲであ
る。なお、ＥＮＯＲ回路４０−３、４０−ｎ間のＥＮＯ
Ｒ回路４０−４〜４０−（ｎ−１）は図示を省略してい
る。

【００４９】また、４１はＥＮＯＲ回路４０−１〜４０
−（ｎ＋１）の出力を入力し、ダウンカウンタ３７の出
力値とＡＣＭデータ変換回路１４の出力値ＢＣＭとの一
致を検出するＮＡＮＤ回路であり、ダウンカウンタ３７
の出力値とＡＣＭデータ変換回路１４の出力値ＢＣＭと
の一致を検出すると、“０”からなる一致検出信号を出
力するものである。

【００５０】また、４２は一致検出回路３９から出力さ
れる“０”からなる一致検出信号をラッチし、リセット
信号ＲＥＳＥＴによりリセットされるＲＳフリップフロ
ップであり、４３、４４はＮＡＮＤ回路である。

【００５１】また、４５はＲＳフリップフロップ４２の
出力とリセット信号ＲＥＳＥＴから電流吸い込み制御用
電圧パルスＳＰＬを形成するＳＰＬ形成部であり、４６
はＮＯＴ回路、４７はＮＡＮＤ回路である。

【００５２】また、４８はＳＰＬ形成部４５で形成され
る電流吸い込み制御用電圧パルスＳＰＬの定電流源１９
への出力を制御するＳＰＬ出力制御部であり、４９はＮ
ＡＮＤ回路、５０はＮＯＴ回路である。

【００５３】ここで、符号ビットＢＣＭ（ｎ＋１）＝
“１”の場合には、ＮＡＮＤ回路４９はＳＰＬ形成部４
５の出力に対してＮＯＴ回路として動作するので、ＳＰ
Ｌ形成部４５で形成される電流吸い込み制御用電圧パル
スＳＰＬが定電流源１９に対して出力可能となる。

【００５４】これに対して、符号ビットＢＣＭ（ｎ＋
１）＝“０”の場合には、ＮＡＮＤ回路４９の出力は
“１”、ＮＯＴ回路５０の出力は“０”に固定されるの
で、ＳＰＬ形成部４５で形成される電流吸い込み制御用
電圧パルスＳＰＬが定電流源１９に対して出力されるこ
とはない。

【００５５】図６はＳＰＬ形成回路２１の動作を示すタ
イムチャートであり、図６Ａは基準信号Ｓs 、図６Ｂは
符号ビットＢＣＭ（ｎ＋１）＝“１”の場合の電流吸い
込み制御用電圧パルスＳＰＬ、図６Ｃは符号ビットＢＣ
Ｍ（ｎ＋１）＝“０”の場合の電流吸い込み制御用電圧
パルスＳＰＬを示している。

【００５６】このように、ＳＰＬ形成回路２１は、ＡＣ
Ｍデータ変換回路１４の出力値ＢＣＭが負値の場合に
は、ＡＣＭデータ変換回路１４の出力値ＢＣＭの絶対値
に比例したパルス幅を有する電流吸い込み制御用電圧パ
ルスＳＰＬを出力し、ＡＣＭデータ変換回路１４の出力
値ＢＣＭが正値または０の場合には、電流吸い込み制御
用電圧パルスＳＰＬを出力しないように動作する。

【００５７】したがって、また、スプリアスキャンセル
回路１５は、パルス形成回路１７が電流吐き出し制御用
電圧パルスＳＰＨを出力する場合には、電流吐き出し制
御用電圧パルスＳＰＨのパルス幅の時間だけローパスフ
ィルタ６側に電流ＩＳＣＨを吐き出し、パルス形成回路
１７が電流吸い込み制御用電圧パルスＳＰＬを出力する
場合には、電流吸い込み制御用電圧パルスＳＰＬのパル
ス幅の時間だけローパスフィルタ６側から電流ＩＳＣＬ
を吸い込むように動作することになる。

【００５８】図７は本発明の一実施形態の動作例を示す
タイムチャートであり、アキュムレータ１２が３ビット
構成、分数分周数（Ｆ／Ｑ）が２／８（Ｆ＝２、Ｑ＝
８）の場合を示しており、図７Ａは位相比較周期、図７
Ｂは基準信号Ｓr 、図７Ｃは比較信号Ｓp 、図７Ｄはア
キュムレータ１２の累算値ＡＣＭ、図７ＥはＡＣＭデー
タ変換回路１４の出力値ＢＣＭ、図７ＦはＡＣＭ×２＞
Ｑ判定回路１３から出力される分周数制御信号ＣＬＮお
よび分周器９の分周数、図７Ｇはチャージポンプ回路５
の出力電流ＩＣＰ、図７Ｈはスプリアスキャンセル回路
１５の出力電流ＩＳＣ、図７Ｉはチャージポンプ回路５
の出力電流ＩＣＰとスプリアスキャンセル回路１５の出
力電流ＩＳＣとの合成電流ＩＤＯを示している。

【００５９】すなわち、位相比較周期Ｃ１においては、
アキュムレータ１２の累算値ＡＣＭは、０＋２（Ｆ）＝
２となり、ＡＣＭ×２＝４＜Ｑ（８）となるので、ＡＣ
Ｍ×２＞Ｑ判定回路１３から出力される分周数制御信号
ＣＬＮは“０”となる。この結果、分周器９の分周数は
Ｎに設定され、比較信号Ｓｐは基準信号Ｓｒに対して進
むことになり、チャージポンプ回路５は、ローパスフィ
ルタ６側から電流を吸い込むことになる。

【００６０】このように、位相比較周期Ｃ１において
は、分周数制御信号ＣＬＮ＝“０”となるので、ＡＣＭ
データ変換回路１４の出力値ＢＣＭ＝ＡＣＭ＝２とな
り、また、位相比較周期Ｃ２になると同時にパルス形成
回路１７はリセットされるので、位相比較周期Ｃ２にな
ると、スプリアスキャンセル回路１５からＢＣＭの値で
ある２に比例した時間幅の電流ＩＳＣＨがローパスフィ
ルタ６側に吐き出されることになる。

【００６１】また、位相比較周期Ｃ２になると、アキュ
ムレータ１２の累算値ＡＣＭは、２＋２（Ｆ）＝４とな
り、ＡＣＭ×２＝８＝Ｑ（８）となるので、ＡＣＭ×２
＞Ｑ判定回路１３から出力される分周数制御信号ＣＬＮ
は“０”を維持する。この結果、分周器９の分周数はＮ
を維持し、比較信号Ｓｐは基準信号Ｓｒに対して更に進
むことになり、チャージポンプ回路５は、ローパスフィ
ルタ６側から、より長い時間、電流を吸い込むことにな
る。

【００６２】このように、位相比較周期Ｃ２において
は、分周数制御信号ＣＬＮ＝“０”が維持されるので、
ＡＣＭデータ変換回路１４の出力値ＢＣＭ＝ＡＣＭ＝４
となり、また、位相比較周期Ｃ３になると同時にパルス
形成回路１７はリセットされるので、位相比較周期Ｃ３
になると、スプリアスキャンセル回路１５からＢＣＭの
値である４に比例した時間幅の電流ＩＳＣＨがローパス
フィルタ６側に吐き出されることになる。

【００６３】また、位相比較周期Ｃ３になると、アキュ
ムレータ１２の累算値ＡＣＭは、４＋２（Ｆ）＝６とな
り、ＡＣＭ×２＝１６＞＝Ｑ（８）となるので、ＡＣＭ
×２＞Ｑ判定回路１３から出力される分周数制御信号Ｃ
ＬＮは“１”となる。この結果、分周器９の分周数は
（Ｎ＋１）となり、比較信号Ｓｐは基準信号Ｓｒに対し
て遅れることになり、チャージポンプ回路５は、ローパ
スフィルタ６側に電流を吐き出すことになる。

【００６４】このように、位相比較周期Ｃ３において
は、分周数制御信号ＣＬＮは“１”となるので、ＡＣＭ
データ変換回路１４の出力値ＢＣＭは、６（ＡＣＭ）−
８（Ｑ）＝−２となり、また、位相比較周期Ｃ４になる
と同時にパルス形成回路１７はリセットされるので、位
相比較周期Ｃ４になると、スプリアスキャンセル回路１
５にＢＣＭの値の絶対値である２に比例した時間幅の電
流ＩＳＣＬがローパスフィルタ６側から吸い込まれるこ
とになる。また、位相比較周期Ｃ３においては、アキュ
ムレータ１２の累積値ＡＣＭが６から−２に書き換えら
れる。

【００６５】また、位相比較周期Ｃ４になると、アキュ
ムレータ１２の累算値ＡＣＭは、−２＋２（Ｆ）＝０と
なり、ＡＣＭ×２＝０＜Ｑ（８）となるので、ＡＣＭ×
２＞Ｑ判定回路１３から出力される分周数制御信号ＣＬ
Ｎは“０”となる。この結果、分周器９の分周数はＮと
なり、比較信号Ｓｐは基準信号Ｓｒに一致することにな
る。

【００６６】このように、位相比較周期Ｃ４において
は、分周数制御信号ＣＬＮ＝“０”となるので、ＡＣＭ
データ変換回路１４の出力値ＢＣＭは０となり、位相比
較周期Ｃ５になっても、スプリアスキャンセル回路１５
からは電流の吐き出しも、吸い込みも起こらない。以
後、以上の動作が繰り返されることになる。

【００６７】図８はアキュムレータ１２、ＡＣＭ×２＞
Ｑ判定回路１３およびＡＣＭデータ変換回路１４の動作
を具体的に説明するための図であり、アキュムレータ１
２が全加算器を使用している場合を例にしている。

【００６８】図８中、“Ａ５・Ａ４・Ａ３・Ａ２・Ａ
１”はアキュムレータ１２の累算値ＡＣＭ、“０・０・
Ｆ３・Ｆ２・Ｆ１”はデータＦ、“０・Ｑ４・Ｑ３・Ｑ
２・Ｑ１”はモジュロ値Ｑであり、最上位ビットは符号
ビットである。なお、Ｆ＝２、Ｑ＝８の場合には、“０
・０・Ｆ３・Ｆ２・Ｆ１”＝“０００１０”、“０・Ｑ
４・Ｑ３・Ｑ２・Ｑ１”＝“０１０００”である。

【００６９】アキュムレータ１２においては、キャリー
を“０”として、“Ａ５・Ａ４・Ａ３・Ａ２・Ａ１”＋
“０・０・Ｆ３・Ｆ２・Ｆ１”＝“Ｂ５・Ｂ４・Ｂ３・
Ｂ２・Ｂ１”なる加算が行われる。ここで、Ｂ５＝
“１”の場合（加算結果が負の場合）には、“Ｂ５・Ｂ
４・Ｂ３・Ｂ２・Ｂ１”がそのまま次の位相比較時の
“Ａ５・Ａ４・Ａ３・Ａ２・Ａ１”として使用される。

【００７０】これに対して、Ｂ５＝“０”の場合（加算
結果が正または０の場合）、ＡＣＭ×２＞Ｑ判定回路１
３においては、“Ｂ５・Ｂ４・Ｂ３・Ｂ２・Ｂ１”を算
術左シフトしたもの、すなわち、“Ｂ５・Ｂ４・Ｂ３・
Ｂ２・Ｂ１”を２倍してなる“Ｂ４・Ｂ３・Ｂ２・Ｂ１
・０”（ＡＣＭ×２）と“０・Ｑ４・Ｑ３・Ｑ２・Ｑ
１”（モジュロ値Ｑ）とが比較される。

【００７１】具体的には、キャリーを“１”とし（Ｂ値
を２の補数にし）、“０・０・Ｑ４・Ｑ３・Ｑ２・Ｑ
１”＋“１・／Ｂ４・／Ｂ３・／Ｂ２・／Ｂ１・１”＝
“Ｃ６・Ｃ５・Ｃ４・Ｃ３・Ｃ２・Ｃ１”なる演算（Ｑ
−ＡＣＭ×２）が行われる。ここで、Ｃ６＝“０”の場
合（ＡＣＭ×２≦Ｑ）の場合には、“Ｂ５・Ｂ４・Ｂ３
・Ｂ２・Ｂ１”がそのまま次の位相比較時の“Ａ５・Ａ
４・Ａ３・Ａ２・Ａ１”として使用される。

【００７２】これに対して、Ｃ６＝“１”の場合（ＡＣ
Ｍ×２＞Ｑの場合）、ＡＣＭデータ変換回路１４におい
ては、“０・Ｂ４・Ｂ３・Ｂ２・Ｂ１”＋“１・／Ｑ４
・／Ｑ３・／Ｑ２・／Ｑ１”＋“００００１”＝“Ｄ５
・Ｄ４・Ｄ３・Ｄ２・Ｄ１”なる演算（ＡＣＭ−Ｑ）が
行われ、“Ｄ５・Ｄ４・Ｄ３・Ｄ２・Ｄ１”がＢＣＭと
してスプリアスキャンセル回路１５に供給されると共
に、アキュムレータ１２においては、“Ｄ５・Ｄ４・Ｄ
３・Ｄ２・Ｄ１”が次の位相比較時の“Ａ５・Ａ４・Ａ
３・Ａ２・Ａ１”として使用される。

【００７３】なお、ここでは、アキュムレータ１２とし
て加算器を備えるものを使用して、分数分周数（Ｆ／
Ｑ）を２／８にした場合について説明したが、アキュム
レータ１２として加算器を備えるものを使用し、分数分
周数を１／８〜７／８とする場合の分数分周数（Ｆ／
Ｑ）と、ＡＣＭデータ変換回路１４の出力値ＢＣＭと、
分周器９の分周数との関係を示すと、表１のようにな
る。

【００７４】

【表１】

【００７５】また、アキュムレータ１２として減算器を
備えるものを使用して、分数分周数（Ｆ／Ｑ）を１／８
〜７／８とする場合の分数分周数（Ｆ／Ｑ）と、ＡＣＭ
データ変換回路１４の出力値ＢＣＭと、分周器９の分周
数との関係を示すと、表２のようになる。

【００７６】

【表２】

【００７７】また、アキュムレータ１２として加算器を
備えるものを使用して、分数分周数（Ｆ／Ｑ）を１／５
〜４／５とする場合の分数分周数（Ｆ／Ｑ）と、ＡＣＭ
データ変換回路１４の出力値ＢＣＭと、分周器９の分周
数との関係を示すと、表３のようになる。

【００７８】

【表３】

【００７９】また、アキュムレータ１２として減算器を
備えるものを使用して、分数分周数（Ｆ／Ｑ）を１／５
〜４／５とする場合の分数分周数（Ｆ／Ｑ）と、ＡＣＭ
データ変換回路１４の出力値ＢＣＭと、分周器９の分周
数との関係を示すと、表４のようになる。

【００８０】

【表４】

【００８１】以上のように、本発明の一実施形態におい
ては、分周器９が分周数としてＮおよび（Ｎ＋１）を取
るように制御し、かつ、分周器９の分周数を（Ｎ＋１）
とするタイミングが比較信号Ｓp の位相誤差が遅れの場
合でも進みの場合でも起こり得るようにし、かつ、チャ
ージポンプ回路５がローパスフィルタ６側から電流を吸
い込むときは、スプリアスキャンセル回路１５からロー
パスフィルタ６側に電流ＩＳＣＨを吐き出し、チャージ
ポンプ回路５がローパスフィルタ６側に電流を吐き出す
ときは、ローパスフィルタ６側からスプリアスキャンセ
ル回路１５に電流ＩＳＣＬを吸い込むようにしている。

【００８２】したがって、図１０に示す従来例の場合に
比較して、比較信号Ｓp の位相誤差およびスプリアスキ
ャンセル回路１５の出力電流ＩＳＣの最大幅を半減する
ことができ、出力信号Ｓo に含まれるフラクショナルス
プリアスを図１０に示す従来例以上に低減することがで
きると共に、モジュロ値Ｑの最大値を２倍にすることが
できるので、出力信号Ｓo の周波数ｆo を図１０に示す
従来例よりも小さい周波数間隔で切り換えることがで
き、ロック動作の高速化を図ることができる。

【００８３】

【発明の効果】以上のように、本発明によれば、比較信
号の位相誤差およびスプリアスキャンセル回路の出力電
流の最大幅を半減することができるので、フラクショナ
ルスプリアスを従来例以上に低減することができると共
に、モジュロ値の最大値を２倍にすることができるの
で、出力信号の周波数を従来例よりも小さい周波数間隔
で切り換えることができ、ロック動作の高速化を図るこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示す回路図である。

【図２】本発明の一実施形態が備えるスプリアスキャン
セル回路を構成するパルス形成回路の構成を示す回路図
である。

【図３】本発明の一実施形態が備えるスプリアスキャン
セル回路を構成するパルス形成回路が備えるＳＰＨ形成
回路の構成を示す回路図である。

【図４】本発明の一実施形態が備えるスプリアスキャン
セル回路を構成するパルス形成回路が備えるＳＰＨ形成
回路の動作を示すタイムチャートである。

【図５】本発明の一実施形態が備えるスプリアスキャン
セル回路を構成するパルス形成回路が備えるＳＰＬ形成
回路の構成を示す回路図である。

【図６】本発明の一実施形態が備えるスプリアスキャン
セル回路を構成するパルス形成回路が備えるＳＰＬ形成
回路の動作を示すタイムチャートである。

【図７】本発明の一実施形態の動作例を示すタイムチャ
ートである。

【図８】本発明の一実施形態が備えるアキュムレータ、
ＡＣＭ×２＞Ｑ判定回路およびＡＣＭデータ変換回路の
動作を具体的に説明するための図

【図９】ＰＬＬ周波数シンセサイザの一例を示す回路図
である。

【図１０】従来のフラクショナルＮ周波数シンセサイザ
の一例を示す回路図である。

【図１１】従来のフラクショナルＮ周波数シンセサイザ
が備えるパルス形成回路の動作を示すタイムチャートで
ある。

【図１２】図１０に示す従来のフラクショナルＮ周波数
シンセサイザの動作例を示すタイムチャートである。

【符号の説明】

（図３） ２２ アップカウンタ ２４ 一致検出回路 ２７ ＲＳフリップフロップ ３０ ＳＰＨ形成部 ３３ ＳＰＨ出力制御部 （図５） ３７ ダウンカウンタ ３９ 一致検出回路 ４２ ＲＳフリップフロップ ４５ ＳＰＬ形成部 ４８ ＳＰＬ出力制御部

Claims (3)

【特許請求の範囲】
1. 【請求項１】基準信号と比較信号とを位相比較する位相
   比較器と、 該位相比較器の出力側に接続されたチャージポンプ回路
   と、 該チャージポンプ回路の出力側に接続されたローパスフ
   ィルタと、 該ローパスフィルタの出力側に接続された電圧制御発振
   器と、 該電圧制御発振器の出力信号を分周して前記比較信号を
   出力する分周器を有するフラクショナルＮ周波数シンセ
   サイザであって、 前記分周器が分周数としてＮ［但し、Ｎは正の整数］お
   よび（Ｎ＋１）を取るように制御し、前記分周器の分周
   数を（Ｎ＋１）とするタイミングが前記比較信号の位相
   誤差が遅れの場合でも進みの場合でも起こり得るように
   した分周数制御回路と、 前記チャージポンプ回路が前記ローパスフィルタ側から
   電流を吸い込むときは、前記ローパスフィルタ側に電流
   を吐き出し、前記チャージポンプ回路が前記ローパスフ
   ィルタ側に電流を吐き出すときは、前記ローパスフィル
   タ側から電流を吸い込むスプリアスキャンセル回路を有
   することを特徴とするフラクショナルＮ周波数シンセサ
   イザ。
2. 【請求項２】前記基準信号と前記比較信号との位相比較
   周期ごとに、得ようとする分数分周数の分子値を累算
   し、累算値の２倍が前記分数分周数の分母値を越えたと
   きは、前記累算値を前記累算値から前記分数分周数の分
   母値を減算した値に書き換えるアキュムレータを有し、 前記分周器は、前記アキュムレータの累算値の２倍が前
   記分数分周数の分母値以下の位相比較周期では分周数を
   前記Ｎとし、前記アキュムレータの累算値の２倍が前記
   分数分周数の分母値を越えた位相比較周期では分周数を
   前記（Ｎ＋１）とし、 前記スプリアスキャンセル回路は、前記アキュムレータ
   の累算値の２倍が前記分数分周数の分母値以下のとき
   は、前記アキュムレータの累算値に比例した時間幅の電
   流を吐き出し、前記アキュムレータの累算値の２倍が前
   記分数分周数の分母値を越えたときは、前記アキュムレ
   ータの累算値から前記分数分周数の分母値を減算した値
   の絶対値に比例した時間幅の電流を吸い込むことを特徴
   とする請求項１記載のフラクショナルＮ周波数シンセサ
   イザ。
3. 【請求項３】チャージポンプ回路の出力側にローパスフ
   ィルタが接続されたフラクショナルＮ周波数シンセサイ
   ザに使用されるスプリアスキャンセル回路であって、 前記チャージポンプ回路が前記ローパスフィルタ側から
   電流を吸い込むときは、前記ローパスフィルタ側に電流
   を吐き出す電流吐き出し回路と、 前記チャージポンプ回路が前記ローパスフィルタ側に電
   流を吐き出すときは、前記ローパスフィルタ側から電流
   を吸い込む電流吸い込み回路を有することを特徴とする
   スプリアスキャンセル回路。