JP2013118638A - クロックデータ再生回路 - Google Patents

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Abstract

【課題】 ビットエラーレート（ＢＥＲ）を低減するＣＤＲ回路を提供する。
【解決手段】 クロックデータ再生（ＣＤＲ）回路であって、基準電圧を提供する位相同期ループ（ＰＬＬ）回路、制御信号に基づいて入力データを遅延させ、第１遅延信号を生成する第１遅延器、前記第１遅延信号および前記入力データに基づいてエッジ信号を生成するエッジ検出器、前記エッジ信号を遅延させ、第２遅延信号を生成する第２遅延器、前記第２遅延信号および前記基準電圧に基づいて、出力リカバリクロックを生成する第１ゲート電圧制御発振器、前記第１遅延信号と前記出力リカバリクロック間の位相差を検出し、位相信号および出力リカバリデータを生成する位相検出器、および倍率によって前記位相信号を増幅し、前記制御信号を生成する増幅器を含むクロックデータ再生回路。
【選択図】 図１

Description

本発明は、クロックデータ再生（ｃｌｏｃｋ ａｎｄ ｄａｔａ ｒｅｃｏｖｅｒｙ； ＣＤＲ）回路に関し、特に、ビットエラーレート（ＢＥＲ）を低減するＣＤＲ回路に関するものである。
光ファイバ通信の領域では、クロックデータ再生（ＣＤＲ）回路は、受信機が受信信号を再生するために必要とされる。一般的に言うと、ＣＤＲ回路は、発振器用の制御電圧を供給する位相同期ループ（ＰＬＬ）回路を含む。ＣＤＲ回路は、主に受信信号に基づいて再生データおよび再生クロックを生成するように構成されている。
従来技術では、製造プロセスのばらつきにより、ＣＤＲ回路は再生データと再生クロック間で位相誤差をしばしば生成させ、ビットエラーレート（ＢＥＲ）を増加させる。上述の問題を解決するために、位相整合（ｐｈａｓｅ ａｌｉｇｎｍｅｎｔ）を改善してＢＥＲを低減する新しいＣＤＲ回路が設計されることが求められる。
本発明は上記課題に鑑みてなされたものであり、その課題はビットエラーレート（ＢＥＲ）を低減するＣＤＲ回路を提供することにある。
１つの例示的な実施形態では、クロックデータ再生（ＣＤＲ）回路が提供され、基準電圧を提供する位相同期ループ（ＰＬＬ）回路、制御信号に基づいて入力データを遅延させ、第１遅延信号を生成する第１遅延器、第１遅延信号および入力データに基づいてエッジ信号を生成するエッジ検出器、エッジ信号を遅延させ、第２遅延信号を生成する第２遅延器、第２遅延信号および基準電圧に基づいて、出力リカバリクロックを生成する第１ゲート電圧制御発振器、第１遅延信号と出力リカバリクロック間の位相差を検出し、位相信号および出力リカバリデータを生成する位相検出器、および倍率によって位相信号を増幅し、制御信号を生成する増幅器を含む。
もう１つの実施形態では、クロックデータ再生（ＣＤＲ）回路が提供され、基準電圧を提供する位相同期ループ（ＰＬＬ）回路、入力データを遅延させ、第１遅延信号を生成する第１遅延器、第１遅延信号および入力データに基づいてエッジ信号を生成するエッジ検出器、制御信号に基づいてエッジ信号を遅延させ、第２遅延信号を生成する第２遅延器、第２遅延信号および基準電圧に基づいて、出力リカバリクロックを生成する第１ゲート電圧制御発振器、第１遅延信号と出力リカバリクロック間の位相差を検出し、位相信号および出力リカバリデータを生成する位相検出器、および倍率によって位相信号を増幅し、制御信号を生成する増幅器を含む。
本発明によれば、ビットエラーレート（ＢＥＲ）を低減するＣＤＲ回路を提供することができる。
本発明は、添付の図面と併せて後に続く詳細な説明と実施例を解釈することによって、より完全に理解されることができる。
本発明の実施例に基づくクロックデータ再生（ＣＤＲ）回路を示す図である。 （ａ）は本発明の実施例に基づくエッジ検出器を示す図であり、（ｂ）は本発明のもう１つの実施例に基づくエッジ検出器を示す図である。 本発明のもう１つの実施例に基づくＣＤＲ回路を示す図である。 本発明のもう１つの実施例に基づくＣＤＲ回路を示す図である。
図１は、本発明の実施例に基づくクロックデータ再生（ＣＤＲ）回路１００を示す図である。図１に示されるように、ＣＤＲ回路１００は、遅延器１１０および１２０（第１遅延器および第２遅延器）、エッジ検出器１３０、ゲート（ｇａｔｅｄ）電圧制御発振器（ＧＶＣＯ）１４０（第１ゲート電圧制御発振器）、位相検出器１５０、増幅器１６０、および位相同期ループ（ＰＬＬ）回路１７０を含む。
ＰＬＬ回路１７０は、ＧＶＣＯ１４０を制御する基準電圧ＶＲＥＦを提供する。遅延器１１０は、制御信号ＳＣ１に基づいて入力データＤＡＴＡＩＮを遅延させ、遅延信号ＳＤ１を生成するように構成される。制御信号ＳＣ１は、遅延器１１０の遅延時間を調整するように用いられる。エッジ検出器１３０は、遅延信号ＳＤ１および入力データＤＡＴＡＩＮに基づいてエッジ信号ＳＥを生成するように構成される。より具体的に言うと、エッジ検出器１３０は、遅延信号ＳＤ１および入力データＤＡＴＡＩＮの立ち上がりエッジおよび／または立ち下がりエッジを検出し、エッジ信号ＳＥを生成するように構成される。遅延器１２０は、エッジ信号ＳＥを遅延させ、遅延信号ＳＤ２を生成するように構成される。ＧＶＣＯ１４０は、遅延信号ＳＤ２および基準電圧ＶＲＥＦに基づいて、出力リカバリクロックＣＬＫＯを生成するように構成される。位相検出器１５０は、遅延信号ＳＤ１と出力リカバリクロックＣＬＫＯ間の位相差を検出し、位相信号ＳＰＨおよび出力リカバリデータＤＡＴＡＯＵＴを生成するように構成される。増幅器１６０は、倍率Ｋ１によって位相信号ＳＰＨを増幅し、制御信号ＳＣ１を生成するように構成される。ここで、倍率Ｋ１は、０倍以外の正の数または負の数であることができる。制御信号ＳＣ１は、方程式（１）で表すことができる。
方程式（１）
ＳＣ１＝Ｋ１*ＳＰＨ，
式中のＳＰＨは位相信号を表し、Ｋ１は増幅器１６０の増倍率を表している。
１つの実施形態では、ＰＬＬ回路１７０は、位相周波数検出器（ＰＦＤ）１７２、電荷ポンプ（ＣＰ）１７４、ローパスフィルタ（ＬＰＦ）１７６、ＧＶＣＯ１７８、および分周器１７９を含む。位相周波数検出器１７２は、基準クロックＣＬＫＲおよび分周クロックＣＬＫＤに基づいて、位相周波数信号ＳＰＦを生成するように構成される。電荷ポンプ１７４は、位相周波数信号ＳＰＦに基づいて電流信号ＳＣＲを生成するように構成される。ローパスフィルタ１７６は、電流信号ＳＣＲをフィルターし、基準電圧ＶＲＥＦを生成するように構成される。ＧＶＣＯ１７８は、基準電圧ＶＲＥＦおよび動作電圧ＶＤＤに基づいて振動信号ＳＳＣを生成するように構成される。分周器１７９は、振動信号ＳＳＣに基づいて分周クロックＣＬＫＤを生成するように構成され、振動信号ＳＳＣの周波数は、分周クロックＣＬＫＤの周波数のＮ倍大きく、Ｎは、正の数である。注意するのは、ＰＬＬ回路１７０は、１つの例に過ぎず、本発明は、他の種類のＰＬＬ回路を用いて実施することもできる。
図２（ａ）は、本発明の実施例に基づくエッジ検出器１３０を示す図である。図２（ａ）に示されるように、エッジ検出器１３０は、遅延信号ＳＤ１および入力データＤＡＴＡＩＮに基づいて、エッジ信号ＳＥを生成するように構成されたＮＡＮＤゲート２１０であることができる。
図２（ｂ）は、本発明のもう１つの実施例に基づくエッジ検出器１３０を示す図である。図２（ｂ）に示されるように、エッジ検出器１３０は、遅延信号ＳＤ１および入力データＤＡＴＡＩＮに基づいて、エッジ信号ＳＥを生成するように構成されたＸＯＲゲート２２０であることができる。
図３は、本発明のもう１つの実施例に基づくＣＤＲ回路３００を示す図である。図３のＣＤＲ回路３００は、図１のＣＤＲ回路１００と同様であるが、これらの違いは、以下のように示される。増幅器１６０およびそのフィードバック経路の両方が除去され、もう１つの増幅器１８０が組み込まれる。増幅器１８０は、倍率Ｋ２によって位相信号ＳＰＨを増幅し、制御信号ＳＣ２を生成するように構成される。ここで、倍率Ｋ２は、０倍以外の正の数または負の数であることができる。制御信号ＳＣ２は、方程式（２）で表すことができる。
方程式（２）
ＳＣ２＝Ｋ２*ＳＰＨ，
式中のＳＰＨは位相信号を表し、Ｋ２は増幅器１８０の増倍率を表している。
実施形態では、遅延器１２０は、制御信号ＳＣ２に基づいてエッジ信号ＳＥを遅延させ、遅延信号ＳＤ２を生成するように構成され、制御信号ＳＣ２は、遅延器１２０の遅延時間を調整するように用いられる。
図４は、本発明のもう１つの実施例に基づくＣＤＲ回路４００を示す図である。図４のＣＤＲ回路４００は、図１のＣＤＲ回路１００と同様であるが、これらの違いは、以下のように示される。ＣＤＲ回路４００は、２つの増幅器１６０および１８０を含む。増幅器１６０は、倍率Ｋ１によって位相信号ＳＰＨを増幅し、制御信号ＳＣ１を生成するように構成され、増幅器１８０は、倍率Ｋ２によって位相信号ＳＰＨを増幅し、制御信号ＳＣ２を生成するように構成される。倍率Ｋ１およびＫ２のそれぞれは、正の数または負の数、または０であることができる。しかしながら、倍率Ｋ１およびＫ２の両方ともが０であることはできない。
本発明のＣＤＲ回路は、位相整合（ｐｈａｓｅ ａｌｉｇｎｍｅｎｔ）を改善してＢＥＲを低減することができる。本発明は、従来のＣＤＲ回路が異なる製造プロセスのために有する不一定な出力の問題を解決している。
明細書において「第１の」、「第２の」、「第３の」等の序数詞の使用は、それ自体が優先度、序列、又は順序を示唆するものではなく、むしろ、単に２つ以上の特徴、要素、項目等を区別するためのラベルとして使用している。クレーム要素を変えるための、請求項における「第１の」、「第２の」、「第３の」等の序数詞の使用は、それ自体が、１つのクレーム要素を他のクレーム要素と比較して優先度、序列、又は順序、もしくは方法を実施する行為の時間的順序を示唆するものではなく、むしろ、単にクレーム要素を区別するために、特定の名前を有する１つのクレーム要素を同じ名前を有する他の要素から区別するためのラベルとして（だけ、序数詞を）使用している。
以上、実施例を示して本発明を説明しているが、当業者は、本発明の思想と技術的範囲から逸脱しない種々の修正及び変更を行い得る。実施形態および実施例は、例示的なものであるに過ぎず、本発明の範囲は、以下の請求項及びその均等のものによって規定されて保護される。
１００、３００、４００ クロックデータ再生（ＣＤＲ）回路
１１０、１２０ 遅延器
１３０ エッジ検出器
１４０、１７８ ゲート（ｇａｔｅｄ）電圧制御発振器（ＧＶＣＯ）
１５０ 位相検出器
１６０、１８０ 増幅器
１７０ 位相同期ループ（ＰＬＬ）回路
１７２ 位相周波数検出器（ＰＦＤ）
１７４ 電荷ポンプ（ＣＰ）
１７６ ローパスフィルタ（ＬＰＦ）
１７９ 分周器
２１０ ＮＡＮＤゲート
２２０ ＸＯＲゲート
ＣＬＫＤ 分周クロック
ＣＬＫＯ 出力リカバリクロック
ＣＬＫＲ 基準クロック
ＤＡＴＡＩＮ 入力データ
ＤＡＴＡＯＵＴ 出力リカバリデータ
Ｋ１、Ｋ２ 倍率
ＳＣ１、ＳＣ２ 制御信号
ＳＤ１、ＳＤ２ 遅延信号
ＳＥ エッジ信号
ＳＰＨ 位相信号
ＳＰＦ 位相周波数信号
ＳＣＲ 電流信号
ＳＳＣ 振動信号
ＶＤＤ 動作電圧
ＶＲＥＦ 基準電圧

Claims (10)

  1. クロックデータ再生（ＣＤＲ）回路であって、
    基準電圧を提供する位相同期ループ（ＰＬＬ）回路、
    制御信号に基づいて入力データを遅延させ、第１遅延信号を生成する第１遅延器、
    前記第１遅延信号および前記入力データに基づいてエッジ信号を生成するエッジ検出器、
    前記エッジ信号を遅延させ、第２遅延信号を生成する第２遅延器、
    前記第２遅延信号および前記基準電圧に基づいて、出力リカバリクロックを生成する第１ゲート電圧制御発振器、
    前記第１遅延信号と前記出力リカバリクロック間の位相差を検出し、位相信号および出力リカバリデータを生成する位相検出器、および
    倍率によって前記位相信号を増幅し、前記制御信号を生成する増幅器を含むクロックデータ再生回路。
  2. 前記ＰＬＬ回路は、
    基準クロックおよび分周クロックに基づいて、位相周波数信号を生成する位相周波数検出器、
    前記位相周波数信号に基づいて電流信号を生成する電荷ポンプ、
    前記電流信号をフィルターし、前記基準電圧を生成するローパスフィルタ、
    前記基準電圧および動作電圧に基づいて振動信号を生成する第２ゲート電圧制御発振器、および
    前記振動信号に基づいて前記分周クロックを生成する分周器を含む請求項１に記載のクロックデータ再生回路。
  3. 前記エッジ検出器は、ＮＡＮＤゲートである請求項１に記載のクロックデータ再生回路。
  4. 前記エッジ検出器は、ＸＯＲゲートである請求項１に記載のクロックデータ再生回路。
  5. 前記倍率は、０倍以外である請求項１に記載のクロックデータ再生回路。
  6. クロックデータ再生（ＣＤＲ）回路であって、
    基準電圧を提供する位相同期ループ（ＰＬＬ）回路、
    入力データを遅延させ、第１遅延信号を生成する第１遅延器、
    前記第１遅延信号および前記入力データに基づいてエッジ信号を生成するエッジ検出器、
    制御信号に基づいて前記エッジ信号を遅延させ、第２遅延信号を生成する第２遅延器、
    前記第２遅延信号および前記基準電圧に基づいて、出力リカバリクロックを生成する第１ゲート電圧制御発振器、
    前記第１遅延信号と前記出力リカバリクロック間の位相差を検出し、位相信号および出力リカバリデータを生成する位相検出器、および
    倍率によって前記位相信号を増幅し、前記制御信号を生成する増幅器を含むクロックデータ再生回路。
  7. 前記ＰＬＬ回路は、
    基準クロックおよび分周クロックに基づいて、位相周波数信号を生成する位相周波数検出器、
    前記位相周波数信号に基づいて電流信号を生成する電荷ポンプ、
    前記電流信号をフィルターし、前記基準電圧を生成するローパスフィルタ、
    前記基準電圧および動作電圧に基づいて振動信号を生成する第２ゲート電圧制御発振器、および
    前記振動信号に基づいて前記分周クロックを生成する分周器を含む請求項６に記載のクロックデータ再生回路。
  8. 前記エッジ検出器は、ＮＡＮＤゲートである請求項６に記載のクロックデータ再生回路。
  9. 前記エッジ検出器は、ＸＯＲゲートである請求項６に記載のクロックデータ再生回路。
  10. 前記倍率は、０倍以外である請求項６に記載のクロックデータ再生回路。
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