JPWO2017043254A1 - 位相同期回路、位相同期方法および通信装置 - Google Patents

Abstract

本開示の位相同期回路は、入力クロック信号の遷移を検出する検出部と、第１の制御信号に応じた周波数を有するクロック信号を生成するとともに、検出部における検出結果に基づいてクロック信号の位相を変化させる発振部と、第２の制御信号に応じて、入力クロック信号の位相とクロック信号の位相との間の位相差を調整する調整部と、 複数の比較タイミングで入力クロック信号の位相とクロック信号の位相とを比較し、その比較結果に基づいて第１の制御信号および第２の制御信号を生成する制御部とを備える。

Description

本開示は、入力クロック信号に同期したクロック信号を生成する位相同期回路、そのような位相同期回路に用いられる位相同期方法、およびそのような位相同期回路を備えた通信装置に関する。

電子機器では、しばしば位相同期回路が搭載される。例えば、通信システムは、しばしば、位相同期回路が生成したクロック信号に基づいて通信を行う。具体的には、例えば、送信装置は、位相同期回路が生成したクロック信号を用いてデータ信号を送信する。また、例えば、受信装置は、位相同期回路が生成したクロック信号を用いてデータ信号を受信する。非特許文献１には、このような通信システムで使用可能な位相同期回路が開示されている。

Jri Lee and Huaide Wang, "Study of Subharmonically Injection-Locked PLLs", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 44, NO. 5, MAY 2009

位相同期回路では、一般に、生成されるクロック信号の質が高いことが望まれており、さらなる質の向上が期待されている。

クロック信号の質を高めることができる位相同期回路、位相同期方法、および通信装置を提供することが望ましい。

本開示の一実施の形態における位相同期回路は、検出部と、発振部と、調整部と、制御部とを備えている。検出部は、入力クロック信号の遷移を検出するものである。発振部は、第１の制御信号に応じた周波数を有するクロック信号を生成するとともに、検出部における検出結果に基づいてクロック信号の位相を変化させるものである。調整部は、第２の制御信号に応じて、入力クロック信号の位相とクロック信号の位相との間の位相差を調整するものである。制御部は、複数の比較タイミングで入力クロック信号の位相とクロック信号の位相とを比較し、その比較結果に基づいて第１の制御信号および第２の制御信号を生成するものである。

本開示の一実施の形態における位相同期方法は、入力クロック信号の遷移を検出し、第１の制御信号に応じた周波数を有するクロック信号を生成するとともに、入力クロック信号の遷移に基づいてクロック信号の位相を変化させ、第２の制御信号に応じて、入力クロック信号の位相とクロック信号の位相との間の位相差を調整し、複数の比較タイミングで入力クロック信号の位相とクロック信号の位相とを比較し、その比較結果に基づいて第１の制御信号および第２の制御信号を生成するものである。

本開示の一実施の形態における通信装置は、第１の位相同期部と、通信部とを備えている。第１の位相同期部は、クロック信号を生成するものである。通信部は、クロック信号を用いて通信を行うものである。上記第１の位相同期部は、検出部と、発振部と、調整部と、制御部とを有している。検出部は、入力クロック信号の遷移を検出するものである。発振部は、第１の制御信号に応じた周波数を有するクロック信号を生成するとともに、検出部における検出結果に基づいてクロック信号の位相を変化させるものである。調整部は、第２の制御信号に応じて、入力クロック信号の位相とクロック信号の位相との間の位相差を調整するものである。制御部は、複数の比較タイミングで入力クロック信号の位相とクロック信号の位相とを比較し、その比較結果に基づいて第１の制御信号および第２の制御信号を生成するものである。

本開示の一実施の形態における位相同期回路、位相同期方法、および通信装置では、第１の制御信号に基づいて、入力クロック信号の遷移に応じて位相が変化するクロック信号が生成される。そして、第２の制御信号に基づいて、入力クロック信号の位相とクロック信号の位相との間の位相差が調整される。そして、複数の比較タイミングで入力クロック信号の位相とクロック信号の位相とが比較され、その比較結果に基づいて、第１の制御信号および第２の制御信号が生成される。

本開示の一実施の形態における位相同期回路、位相同期方法、および通信装置によれば、複数の比較タイミングで入力クロック信号の位相とクロック信号の位相とを比較し、その比較結果に基づいて第１の制御信号および第２の制御信号を生成するようにしたので、クロック信号の質を高めることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果があってもよい。

本開示の第１の実施の形態に係る位相同期回路の一構成例を表すブロック図である。 図１に示した可変遅延回路の一構成例を表す回路図である。 図１に示した可変遅延回路の一動作例を表すタイミング波形図である。 図１に示した発振回路の一構成例を表す回路図である。 図１に示した可変遅延回路、発振回路、および分周回路の一動作例を表すタイミング波形図である。 図１に示した位相比較回路の一動作例を表すタイミング波形図である。 図１に示した位相比較回路の他の動作例を表すタイミング波形図である。 図１に示した制御回路の一構成例を表すブロック図である。 図１に示した位相同期回路の一動作例を表すタイミング波形図である。 比較例に係る位相同期回路の一構成例を表すブロック図である。 図１０に示した位相同期回路が生成するクロック信号を表す模式図である。 図１に示した位相同期回路が生成するクロック信号を表す模式図である。 他の比較例に係る位相同期回路の一構成例を表すブロック図である。 第１の実施の形態の変形例に係る発振回路の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係る発振回路の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係る発振回路の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係る位相同期回路の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係る位相同期回路の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係る位相同期回路の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係る位相同期回路の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係る位相同期回路の一構成例を表すブロック図である。 第１の実施の形態の他の変形例に係る位相同期回路の一構成例を表すブロック図である。 図２２に示した発振回路および分周回路の一動作例を表すタイミング波形図である。 図２２に示した制御回路の一構成例を表すブロック図である。 図２２に示した位相同期回路の一動作例を表すタイミング波形図である。 第１の実施の形態の他の変形例に係る位相同期回路の一構成例を表すブロック図である。 第２の実施の形態に係る位相同期回路の一構成例を表すブロック図である。 図２７に示した可変遅延回路、発振回路、および分周回路の一動作例を表すタイミング波形図である。 図２７に示した制御回路の一構成例を表すブロック図である。 図２７に示した位相同期回路の一動作例を表すタイミング波形図である。 第２の実施の形態の変形例に係る位相同期回路の一構成例を表すブロック図である。 図３１に示した位相同期回路の一動作例を表すタイミング波形図である。 第２の実施の形態の他の変形例に係る位相同期回路の一動作例を表すタイミング波形図である。 第３の実施の形態に係る位相同期回路の一構成例を表すブロック図である。 図３４に示した位相同期回路の一動作例を表すタイミング波形図である。 第３の実施の形態の変形例に係る位相同期回路の一構成例を表すブロック図である。 一実施の形態に係る位相同期回路が適用された通信システムの一構成例を表すブロック図である。 一実施の形態に係る位相同期回路が適用された他の通信システムの一構成例を表すブロック図である。 一実施の形態に係る位相同期回路が適用された他の通信システムの一構成例を表すブロック図である。 一実施の形態に係る位相同期回路が適用された他の通信システムの一構成例を表すブロック図である。 一実施の形態に係る位相同期回路が適用された他の通信システムの一構成例を表すブロック図である。 一実施の形態に係る位相同期回路が適用された他の通信システムの一構成例を表すブロック図である。 他の変形例に係る可変遅延回路の一構成例を表すブロック図である。 他の変形例に係る位相同期回路の一構成例を表すブロック図である。 図４４に示した可変遅延回路の一構成例を表すブロック図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．適用例

＜１．第１の実施の形態＞
［構成例］
図１は、第１の実施の形態に係る位相同期回路（位相同期回路１）の一構成例を表すものである。なお、本開示の実施の形態に係る位相同期方法は、本実施の形態により具現化されるので、併せて説明する。

位相同期回路１は、入力されたクロック信号ＣＫinに基づいてクロック信号ＣＫoutを生成する回路である。この例では、クロック信号ＣＫoutの周波数は、クロック信号ＣＫinの周波数の８倍である。すなわち、位相同期回路１は、周波数を８倍の周波数に逓倍する周波数逓倍器として機能するものである。なお、これに限定されるものではなく、８倍以外の周波数に逓倍してもよい。位相同期回路１は、可変遅延回路２０と、発振回路３０と、分周回路１３と、位相比較回路１１，１２と、制御回路４０とを備えている。

可変遅延回路２０は、クロック信号ＣＫinを、制御信号ＣＴＬＰに応じた遅延量だけ遅延させて、クロック信号ＣＫ２として出力するものである。

図２は、可変遅延回路２０の一構成例を表すものである。可変遅延回路２０は、遅延回路２１と、インバータ２２とを有している。なお、この例では、１つの遅延回路２１を用いて可変遅延回路２０を構成したが、これに限定されるものではなく、互いに直列に接続された複数の遅延回路２１を用いて可変遅延回路２０を構成してもよい。

遅延回路２１は、クロック信号ＣＫinを、制御信号ＣＴＬＰに応じた遅延量だけ遅延させるとともに反転させて出力するものである。遅延回路２１は、電流源２６，２９と、トランジスタ２７，２８とを有している。電流源２６，２９は、第１の端子から第２の端子に流れる、制御信号ＣＴＬＰに応じた電流値の電流を生成する、いわゆる可変電流源である。電流源２６の第１の端子には電源電圧ＶＤＤが供給され、第２の端子は、トランジスタ２７のソースに接続されている。電流源２９の第１の端子は、トランジスタ２８のソースに接続され、第２の端子は接地されている。トランジスタ２７は、ＰチャンネルのＭＯＳ（Metal Oxide Semiconductor）型のトランジスタである。トランジスタ２７のゲートにはクロック信号ＣＫinが供給され、ソースは電流源２６の第２の端子に接続され、ドレインはトランジスタ２８のドレインに接続されるとともにインバータ２２の入力端子に接続される。トランジスタ２８は、ＮチャンネルのＭＯＳ型のトランジスタである。トランジスタ２８のゲートにはクロック信号ＣＫinが供給され、ドレインはトランジスタ２７のドレインに接続されるとともにインバータ２２の入力端子に接続され、ソースは電流源２９の第１の端子に接続される。

この構成により、遅延回路２１では、トランジスタ２７，２８が、インバータとして機能し、クロック信号ＣＫinを反転させて出力する。その際、電流源２６，２９は、制御信号ＣＴＬＰに応じた電流値の電流を生成する。これにより、遅延回路２１では、電流値が大きい場合には、出力電圧が短い時間で遷移するため遅延量が小さくなり、電流値が小さい場合には、出力電圧がゆっくり遷移するため遅延量が大きくなる。このように、遅延回路２１は、電流制御型の遅延回路として機能する。なお、この例では、電流値に基づいて遅延量を制御したが、これに限定されるものではなく、これに代えて、例えば、負荷容量値に基づいて遅延量を制御する方法など、遅延量を調整することができる様々な構成を適用することができる。

インバータ２２は、遅延回路２１から供給された信号を反転させて、クロック信号ＣＫ２として出力するものである。

図３は、可変遅延回路２０の一動作例を表すものであり、（Ａ）はクロック信号ＣＫinの波形を示し、（Ｂ）はクロック信号ＣＫ２の波形を示す。図３（Ｂ）では、３つのケースＣ１〜Ｃ３におけるクロック信号ＣＫ２を示している。ケースＣ１は、遅延量ｄが小さい場合を示し、ケースＣ２は、遅延量ｄが中程度である場合を示し、ケースＣ３は、遅延量ｄが大きい場合を示す。可変遅延回路２０では、遅延回路２１およびインバータ２２が、ともに入力信号を反転させて出力する。よって、可変遅延回路２０の入力信号（クロック信号ＣＫin）の極性は、出力信号（クロック信号ＣＫ２）の極性と同じである。可変遅延回路２０の遅延量ｄは、遅延回路２１の遅延量と、インバータ２２の遅延量との和に対応している。この遅延量ｄは、後述するように、クロック信号ＣＫ４（後述）の遷移タイミングがクロック信号ＣＫ２の遷移タイミングと一致するように、制御回路４０により制御信号ＣＴＬＰを用いて制御されるようになっている。

発振回路３０は、制御信号ＣＴＬＦに応じた周波数を有するクロック信号ＣＫoutを生成するものである。このクロック信号ＣＫoutの周波数は、クロック信号ＣＫinの周波数の約８倍である。また、発振回路３０は、クロック信号ＣＫinに基づいて、そのクロック信号ＣＫoutの位相を変化させる機能をも有している。この発振回路３０は、いわゆるゲーテッドＶＣＯ（Voltage Controlled Oscillator）型の発振回路である。

図４は、発振回路３０の一構成例を表すものである。発振回路３０は、エッジ検出回路３７と、遅延回路３１〜３５と、論理積回路３６とを有している。なお、この例では、５つの遅延回路３１〜３５を用いたが、これに限定されるものではなく、４つ以下の遅延回路を用いてもよいし、６つ以上の遅延回路を用いてもよい。

エッジ検出回路３７は、クロック信号ＣＫinの立ち上がりエッジを検出して、信号Ｅ１を生成するものである。具体的には、エッジ検出回路３７は、クロック信号ＣＫinの立ち上がりエッジを検出した場合に、クロック信号ＣＫoutの１周期の半分程度の長さの期間ＰＧにおいて信号Ｅ１を低レベルにし、それ以外の期間には信号Ｅ１を高レベルにするようになっている。

遅延回路３１〜３５は、入力された信号を、制御信号ＣＴＬＦに応じた遅延量だけ遅延させるとともに反転させて出力するものである。遅延回路３１〜３５は、例えば、図２に示した遅延回路２１と同様の構成を有するものである。遅延回路３１〜３５は、この順で直列接続されている。初段の遅延回路３１の入力端子は、論理積回路３６の出力端子に接続されている。そして、最終段の遅延回路３５の出力端子は、論理積回路３６の第１の入力端子に接続されている。

論理積回路３６は、第１の入力端子に供給された信号および第２の入力端子に供給された信号の論理積（ＡＮＤ）を求めて、その結果をクロック信号ＣＫoutとして出力するものである。論理積回路３６の第１の入力端子は遅延回路３５の出力端子に接続され、第２の入力端子はエッジ検出回路３７の出力端子に接続されて信号Ｅ１が供給され、出力端子は遅延回路３１の入力端子に接続されている。なお、論理積回路３６は、遅延回路３１〜３５と同様に、論理積を求める機能に加え、さらに制御信号ＣＴＬＦに応じて遅延量が変化する機能をも有していてもよい。

この構成により、発振回路３０では、クロック信号ＣＫinの立ち上がりに対応する期間ＰＧ以外の期間には、信号Ｅ１が高レベルを維持するため、遅延回路３１〜３５および論理積回路３６からなるループがいわゆるリングオシレータを構成し、制御信号ＣＴＬＦに応じた周波数を有するクロック信号ＣＫoutを生成する。具体的には、例えば、遅延回路３１〜３５のそれぞれの遅延量が大きい場合には、ループにおける遅延量が大きくなるため、クロック信号ＣＫoutの周波数が低くなる。また、例えば、遅延回路３１〜３５のそれぞれの遅延量が小さい場合には、ループにおける遅延量が小さくなるため、クロック信号ＣＫoutの周波数が高くなる。このクロック信号ＣＫoutの周波数は、後述するように、クロック信号ＣＫinの周波数の８倍になるように、制御回路４０により制御信号ＣＴＬＦを用いて制御されるようになっている。

また、発振回路３０では、クロック信号ＣＫinが立ち上がると、その遷移に応じてクロック信号ＣＫoutの位相が変化する。すなわち、クロック信号ＣＫinが立ち上がると、信号Ｅ１が、その立ち上がりエッジに応じて所定期間低レベルになるため、論理積回路３６は、出力信号（クロック信号ＣＫout）を低レベルにする。言い換えれば、発振回路３０は、クロック信号ＣＫinの立ち上がりエッジに応じて、クロック信号ＣＫoutの位相を補正する。そして、この立ち上がりエッジ以降、発振回路３０のループはリングオシレータとして機能する。このようにして、発振回路３０は、クロック信号ＣＫinに基づいて、クロック信号ＣＫoutの位相を変化させるようになっている。

分周回路１３（図１）は、クロック信号ＣＫoutを８分周することによりクロック信号ＣＫ４を生成するものである。すなわち、クロック信号ＣＫ４の周波数は、クロック信号ＣＫoutの周波数の１／８である。これにより、位相同期回路１では、位相比較回路１１，１２に供給される２つのクロック信号ＣＫ２，ＣＫ４の周波数が互いに等しくなるようになっている。

図５は、可変遅延回路２０、発振回路３０、および分周回路１３の一動作例を表すものであり、（Ａ）はクロック信号ＣＫinの波形を示し、（Ｂ）は信号Ｅ１の波形を示し、（Ｃ）はクロック信号ＣＫoutの波形を示し、（Ｄ）はクロック信号ＣＫ４の波形を示し、（Ｅ）はクロック信号ＣＫ２の波形を示す。

この例では、まず、発振回路３０のエッジ検出回路３７は、タイミングｔ１１におけるクロック信号ＣＫinの立ち上がりエッジを検出し、そのタイミングｔ１１から回路遅延分だけ遅れたタイミングｔ１２から始まる期間ＰＧにおいて、信号Ｅ１を低レベルにする（図５（Ｂ））。論理積回路３６は、タイミングｔ１２において信号Ｅ１が低レベルになることに応じて、そのタイミングｔ１２から回路遅延分だけ遅れたタイミングｔ１３からタイミングｔ１４までの期間において、クロック信号ＣＫoutを低レベルにする（図５（Ｃ））。分周回路１３は、タイミングｔ１４におけるクロック信号ＣＫoutの立ち上がりエッジに基づいて、そのタイミングｔ１４から回路遅延分だけ遅れたタイミングｔ１５において、クロック信号ＣＫ４を低レベルから高レベルに変化させる（図５（Ｄ））。すなわち、クロック信号ＣＫ４の位相は、タイミングｔ１５において補正される。そして、分周回路１３は、タイミングｔ１４からクロック信号ＣＫoutの４周期分の時間が経過したタイミングｔ１６におけるクロック信号ＣＫoutの立ち上がりエッジに基づいて、そのタイミングｔ１６から回路遅延分だけ遅れたタイミングｔ１７において、クロック信号ＣＫ４を高レベルから低レベルに変化させる。この図５（Ｄ）には、クロック信号ＣＫ４の立ち上がりエッジに重ねて三角形を示している。この三角形は、その遷移が、発振回路３０により位相が補正されたときの遷移であることを示すものである。このようにして、位相同期回路１では、クロック信号ＣＫinの１周期分の期間において、クロック信号ＣＫ４の位相が１回補正される。すなわち、クロック信号ＣＫ４の位相が補正される周期Ｔsyncは、クロック信号ＣＫinの１周期分の期間の長さに等しい。可変遅延回路２０は、クロック信号ＣＫinを遅延させることにより、クロック信号ＣＫ２を生成する（図５（Ｅ））。その結果、位相同期回路１では、図５（Ｄ），（Ｅ）に示したように、クロック信号ＣＫ２，ＣＫ４の位相が、互いにほぼ一致する。このように、位相同期回路１では、クロック信号ＣＫ２，ＣＫ４の位相が互いに一致するように、可変遅延回路２０の遅延量が制御されるようになっている。

位相比較回路１１は、クロック信号ＣＫ２，ＣＫ４の立ち上がりエッジに基づいて、クロック信号ＣＫ２の位相とクロック信号ＣＫ４の位相とを比較し、その比較結果に基づいて比較信号Ｓ１１を生成するものである。位相比較回路１２は、クロック信号ＣＫ２，ＣＫ４の立ち下がりエッジに基づいて、クロック信号ＣＫ２の位相とクロック信号ＣＫ４の位相とを比較し、その比較結果に基づいて比較信号Ｓ１２を生成するものである。

図６，７は、位相比較回路１１，１２の動作を表すものであり、図６は、クロック信号ＣＫ４の位相が進んでいる場合を示し、図７は、クロック信号ＣＫ４の位相が遅れている場合を示す。図６，７において、（Ａ）はクロック信号ＣＫ２の波形を示し、（Ｂ）はクロック信号ＣＫ４の波形を示し、（Ｃ）は比較信号Ｓ１１の波形を示し、（Ｄ）は比較信号Ｓ１２の波形を示す。

位相比較回路１１は、クロック信号ＣＫ２，ＣＫ４の立ち上がりエッジに基づいて、クロック信号ＣＫ２の位相とクロック信号ＣＫ４の位相とを比較する。例えば、クロック信号ＣＫ４の位相が進んでいる場合（図６）には、クロック信号ＣＫ４の立ち上がりタイミング（例えばタイミングｔ２１）は、クロック信号ＣＫ２の立ち上がりタイミング（例えばタイミングｔ２２）よりも前になる（図６（Ａ），（Ｂ））。よって、位相比較回路１１は、これに基づいて、クロック信号ＣＫ４の位相がクロック信号ＣＫ２の位相よりも進んでいると判定し、比較信号Ｓ１１を高レベルにする（図６（Ｃ））。また、例えば、クロック信号ＣＫ４の位相が遅れている場合（図７）には、クロック信号ＣＫ４の立ち上がりタイミング（例えばタイミングｔ３２）は（図７（Ａ），（Ｂ））、クロック信号ＣＫ２の立ち上がりタイミング（例えばタイミングｔ３１）よりも後になる。よって、位相比較回路１１は、これに基づいて、クロック信号ＣＫ４の位相がクロック信号ＣＫ２の位相よりも遅れていると判定し、比較信号Ｓ１１を低レベルにする（図７（Ｃ））。

同様に、位相比較回路１２は、クロック信号ＣＫ２，ＣＫ４の立ち下がりエッジに基づいて、クロック信号ＣＫ２の位相とクロック信号ＣＫ４の位相とを比較する。例えば、クロック信号ＣＫ４の位相が進んでいる場合（図６）には、クロック信号ＣＫ４の立ち下がりタイミング（例えばタイミングｔ２３）は、クロック信号ＣＫ２の立ち下がりタイミング（例えばタイミングｔ２４）よりも前になる（図６（Ａ），（Ｂ））。よって、位相比較回路１２は、これに基づいて、クロック信号ＣＫ４の位相がクロック信号ＣＫ２の位相よりも進んでいると判定し、比較信号Ｓ１２を高レベルにする（図６（Ｄ））。また、例えば、クロック信号ＣＫ４の位相が遅れている場合（図７）には、クロック信号ＣＫ４の立ち下がりタイミング（例えばタイミングｔ３４）は、クロック信号ＣＫ２の立ち下がりタイミング（例えばタイミングｔ３３）よりも後になる（図７（Ａ），（Ｂ））。よって、位相比較回路１２は、これに基づいて、クロック信号ＣＫ４の位相がクロック信号ＣＫ２の位相よりも遅れていると判定し、比較信号Ｓ１２を低レベルにするようになっている（図７（Ｄ））。

制御回路４０は、比較信号Ｓ１１，Ｓ１２およびクロック信号ＣＫ４に基づいて、制御信号ＣＴＬＰ，ＣＴＬＦを生成するものである。

図８は、制御回路４０の一構成例を表すものである。制御回路４０は、位相判定回路４１と、周波数判定回路４２と、積分回路４３，４４とを有している。

位相判定回路４１は、比較信号Ｓ１１，Ｓ１２およびクロック信号ＣＫ４に基づいて信号ＳＩＧＰを生成するものである。具体的には、位相判定回路４１は、クロック信号ＣＫ４の位相が進んでいるので遅らせるべきと判定した場合には、信号ＳＩＧＰを“＋１”にし、クロック信号ＣＫ４の位相が遅れているので進めるべきと判定した場合には、信号ＳＩＧＰを“−１”にする。また、位相判定回路４１は、クロック信号ＣＫ４の位相を維持すべきと判定した場合には、信号ＳＩＧＰを“０”にするようになっている。

積分回路４３は、いわゆるループフィルタとして機能するものであり、信号ＳＩＧＰの値を積分するものである。そして、積分回路４３は、この積分値に基づいて制御信号ＣＴＬＰを生成し、この制御信号ＣＴＬＰを可変遅延回路２０に供給するようになっている。

周波数判定回路４２は、比較信号Ｓ１１，Ｓ１２およびクロック信号ＣＫ４に基づいて信号ＳＩＧＦを生成するものである。具体的には、周波数判定回路４２は、クロック信号ＣＫ４の周波数が高いので低くすべきと判定した場合には、信号ＳＩＧＦを“＋１”にし、クロック信号ＣＫ４の周波数が低いので高くすべきと判定した場合には、信号ＳＩＧＦを“−１”にする。また、周波数判定回路４２は、クロック信号ＣＫ４の周波数を維持すべきと判定した場合には、信号ＳＩＧＦを“０”にするようになっている。

積分回路４４は、いわゆるループフィルタとして機能するものであり、信号ＳＩＧＦの値を積分するものである。そして、積分回路４４は、この積分値に基づいて制御信号ＣＴＬＦを生成し、この制御信号ＣＴＬＦを発振回路３０に供給するようになっている。

ここで、エッジ検出回路３７は、本開示における「検出部」の一具体例に対応する。遅延回路３１〜３５および論理積回路３６は、本開示における「発振部」の一具体例に対応する。可変遅延回路２０は、本開示における「第１の遅延部」の一具体例に対応する。分周回路１３は、本開示における「分周部」の一具体例に対応する。位相比較回路１１，１２および制御回路４０は、本開示における「制御部」の一具体例に対応する。クロック信号ＣＫinは、本開示における「入力クロック信号」の一具体例に対応する。クロック信号ＣＫoutは、本開示における「クロック信号」の一具体例に対応する。制御信号ＣＴＬＦは、本開示における「第１の制御信号」の一具体例に対応する。制御信号ＣＴＬＰは、本開示における「第２の制御信号」の一具体例に対応する。

［動作および作用］
続いて、本実施の形態の位相同期回路１の動作および作用について説明する。

（全体動作概要）
まず、図１等を参照して、位相同期回路１の全体動作概要を説明する。可変遅延回路２０は、クロック信号ＣＫinを、制御信号ＣＴＬＰに応じた遅延量だけ遅延させ、クロック信号ＣＫ２として出力する。発振回路３０は、制御信号ＣＴＬＦに応じた周波数を有するクロック信号ＣＫoutを生成するとともに、クロック信号ＣＫinに基づいて、そのクロック信号ＣＫoutの位相を変化させる。分周回路１３は、クロック信号ＣＫoutを分周することによりクロック信号ＣＫ４を生成する。位相比較回路１１は、クロック信号ＣＫ２，ＣＫ４の立ち上がりエッジに基づいて、クロック信号ＣＫ２，ＣＫ４の位相を比較し、その比較結果に基づいて比較信号Ｓ１１を生成する。位相比較回路１２は、クロック信号ＣＫ２，ＣＫ４の立ち下がりエッジに基づいて、クロック信号ＣＫ２，ＣＫ４の位相を比較し、その比較結果に基づいて比較信号Ｓ１２を生成する。制御回路４０は、比較信号Ｓ１１，Ｓ１２およびクロック信号ＣＫ４に基づいて、制御信号ＣＴＬＰ，ＣＴＬＦを生成する。

（詳細動作）
図９は、位相同期回路１の一動作例を表すものであり、（Ａ）はクロック信号ＣＫ２の波形を示し、（Ｂ）はクロック信号ＣＫ４の波形を示し、（Ｃ）は比較信号Ｓ１１の波形を示し、（Ｄ）は比較信号Ｓ１２の波形を示し、（Ｅ）は信号ＳＩＧＰを示し、（Ｆ）は信号ＳＩＧＦを示す。図９（Ｃ），（Ｄ）において、波形に加え、説明の便宜上“１”，“０”をも示している。ここで、“１”はその信号が高レベルであることを示し、“０”はその信号が低レベルであることを示す。なお、この図９では、説明の便宜上、回路遅延を省略して描いている。

位相比較回路１１は、クロック信号ＣＫ２，ＣＫ４の立ち上がりエッジに基づいて、クロック信号ＣＫ２，ＣＫ４の位相を比較することにより、比較信号Ｓ１１を生成する（図９（Ｃ））。また、位相比較回路１２は、クロック信号ＣＫ２，ＣＫ４の立ち下がりエッジに基づいて、クロック信号ＣＫ２，ＣＫ４の位相を比較することにより、比較信号Ｓ１２を生成する（図９（Ｄ））。図９に示したように、クロック信号ＣＫ２の位相とクロック信号ＣＫ４の位相とは、ほぼ一致する。よって、制御回路４０は、位相比較回路１１による比較結果（比較信号Ｓ１１）および位相比較回路１２による比較結果（比較信号Ｓ１２）に基づいて、クロック信号ＣＫ４の位相の進みまたは遅れを判定することができる。

制御回路４０の位相判定回路４１は、比較信号Ｓ１１と比較信号Ｓ１２とを比較することにより、信号ＳＩＧＰを生成する（図９（Ｅ））。周波数判定回路４２は、比較信号Ｓ１１と比較信号Ｓ１２とを比較することにより、信号ＳＩＧＦを生成する（図９（Ｆ））。

具体的には、例えば、タイミングｔ４２における位相比較回路１１による比較結果（比較信号Ｓ１１）は“１”であり（図９（Ｃ））、タイミングｔ４３における位相比較回路１２による比較結果（比較信号Ｓ１２）は“１”である（図９（Ｄ））。すなわち、タイミングｔ４２，ｔ４３の両方において、クロック信号ＣＫ４の位相はクロック信号ＣＫ２の位相よりも進んでいる。よって、位相判定回路４１は、クロック信号ＣＫ４の位相が進んでいるので遅らせるべきと判定し、タイミングｔ４４〜ｔ４６の期間において、信号ＳＩＧＰを“＋１”にする（図９（Ｅ））。このとき、周波数判定回路４２は、クロック信号ＣＫ４の周波数を維持すべきと判定し、タイミングｔ４４〜ｔ４６の期間において、信号ＳＩＧＦを“０”にする（図９（Ｆ））。

また、例えば、タイミングｔ４４における位相比較回路１１による比較結果（比較信号Ｓ１１）は“０”であり（図９（Ｃ））、タイミングｔ４５における位相比較回路１２による比較結果（比較信号Ｓ１２）は“１”である（図９（Ｄ））。すなわち、タイミングｔ４４において、クロック信号ＣＫ４の位相はクロック信号ＣＫ２の位相よりも遅れており、タイミングｔ４５において、クロック信号ＣＫ４の位相はクロック信号ＣＫ２の位相よりも進んでいる。よって、周波数判定回路４２は、クロック信号ＣＫ４の周波数が高いので低くすべきと判定し、タイミングｔ４６〜ｔ４８の期間において、信号ＳＩＧＦを“＋１”にする（図９（Ｆ））。このとき、位相判定回路４１は、クロック信号ＣＫ４の位相を維持すべきと判定し、タイミングｔ４６〜ｔ４８の期間において、信号ＳＩＧＰを“０”にする（図９（Ｅ））。

また、例えば、タイミングｔ４６における位相比較回路１１による比較結果（比較信号Ｓ１１）は“０”であり（図９（Ｃ））、タイミングｔ４７における位相比較回路１２による比較結果（比較信号Ｓ１２）は“０”である（図９（Ｄ））。すなわち、タイミングｔ４６，ｔ４７の両方において、クロック信号ＣＫ４の位相はクロック信号ＣＫ２の位相よりも遅れている。よって、位相判定回路４１は、クロック信号ＣＫ４の位相が遅れているので進めるべきと判定し、タイミングｔ４８〜ｔ５０の期間において、信号ＳＩＧＰを“−１”にする（図９（Ｅ））。このとき、周波数判定回路４２は、クロック信号ＣＫ４の周波数を維持すべきと判定し、タイミングｔ４８〜ｔ４９の期間において、信号ＳＩＧＦを“０”にする（図９（Ｆ））。

また、例えば、タイミングｔ４８における位相比較回路１１による比較結果（比較信号Ｓ１１）は“１”であり（図９（Ｃ））、タイミングｔ４９における位相比較回路１２による比較結果（比較信号Ｓ１２）は“０”である（図９（Ｄ））。すなわち、タイミングｔ４８において、クロック信号ＣＫ４の位相はクロック信号ＣＫ２の位相よりも進んでおり、タイミングｔ４９において、クロック信号ＣＫ４の位相はクロック信号ＣＫ２の位相よりも遅れている。よって、周波数判定回路４２は、クロック信号ＣＫ４の周波数が低いので高くすべきと判定し、タイミングｔ５０〜ｔ５２の期間において、信号ＳＩＧＦを“−１”にする（図９（Ｆ））。このとき、位相判定回路４１は、クロック信号ＣＫ４の位相を維持すべきと判定し、タイミングｔ５０〜ｔ５２の期間において、信号ＳＩＧＰを“０”にする（図９（Ｅ））。

このように、位相比較回路１１，１２は、互いに異なる比較タイミングにおいて、クロック信号ＣＫ２，ＣＫ４の位相を比較する。そして、それらの２つの比較結果（比較信号Ｓ１１，Ｓ１２）が互いに一致する場合には、位相判定回路４１は、その比較結果に基づいて、信号ＳＩＧＰを“＋１”または“−１”にする。また、２つの比較結果（比較信号Ｓ１１，Ｓ１２）が互いに異なる場合には、周波数判定回路４２は、その比較結果に基づいて、信号ＳＩＧＦを“＋１”または“−１”にする。

積分回路４５は、信号ＳＩＧＰを積分することにより、制御信号ＣＴＬＰを生成する。そして、可変遅延回路２０が、この制御信号ＣＴＬＰに基づいて、遅延量を変化させる。このようにして、位相同期回路１では、クロック信号ＣＫ２，ＣＫ４の遷移タイミングが互いに一致するように、可変遅延回路２０における遅延量が負帰還制御される。

積分回路４６は、信号ＳＩＧＦを積分することにより、制御信号ＣＴＬＦを生成する。そして、発振回路３０が、この制御信号ＣＴＬＦに基づいて、クロック信号ＣＫoutの周波数を変化させる。これにより、クロック信号ＣＫ４の周波数もまた変化する。このようにして、位相同期回路１では、クロック信号ＣＫ２，ＣＫ４の周波数が互いに一致するように、クロック信号ＣＫ４の周波数が負帰還制御される。

このように、位相同期回路１では、可変遅延回路２０を設け、制御回路４０が可変遅延回路２０における遅延量を制御するようにしたので、クロック信号ＣＫ２，ＣＫ４の遷移タイミングを互いに一致させることができる。すなわち、仮に可変遅延回路２０を設けずに、クロック信号ＣＫ２，ＣＫ４の位相差に基づいてクロック信号ＣＫ４の周波数を制御するように構成した場合には、クロック信号ＣＫ２，ＣＫ４の周波数が互いにほぼ一致していたとしても、クロック信号ＣＫ２，ＣＫ４の位相がずれているため、制御回路は、周波数がずれていると判断してしまう。この場合には、制御回路は、周波数を制御してしまうため、誤動作が生じてしまうおそれがある。一方、位相同期回路１では、可変遅延回路２０を設け、比較信号Ｓ１１，Ｓ１２に基づいて、制御回路４０が可変遅延回路２０における遅延量および発振回路３０における周波数を別々に制御するようにした。これにより、位相同期回路１では、位相比較回路１１，１２における比較結果に基づいて、可変遅延回路２０における遅延量を所望の量に調整することができるため、このような誤動作が生じるおそれを低減することができ、その結果、クロック信号ＣＫoutの質を高めることができる。

また、位相同期回路１では、異なる比較タイミングにおける２つの比較結果（比較信号Ｓ１１，Ｓ１２）が互いに異なる場合において、その比較結果に基づいて信号ＳＩＧＦを“＋１”または“−１”にしたので、クロック信号ＣＫoutの周波数を効果的に制御することができる。すなわち、まず、発振回路３０は、クロック信号ＣＫinの立ち上がりエッジに基づいて、クロック信号ＣＫoutの位相を補正する。よって、発振回路３０は、クロック信号ＣＫinの立ち上がりエッジから、次の立ち上がりエッジまでの間、クロック信号ＣＫoutの位相を補正することなく、制御信号ＣＴＬＦに応じた周波数のクロック信号ＣＫoutを生成する。位相比較回路１１，１２は、クロック信号ＣＫinの立ち上がりエッジから、次の立ち上がりエッジまでの間に、互いに異なる比較タイミングで、クロック信号ＣＫ２，ＣＫ４の位相を比較する。つまり、１つ目の比較タイミングにおける比較結果は、クロック信号ＣＫoutの位相が補正された直後のものであり、２つ目の比較タイミングにおける比較結果は、この補正がなされてから時間が経過したときのものである。よって、この２つの比較結果が互いに異なる場合には、クロック信号ＣＫoutの周波数がずれている可能性が高い。位相同期回路１では、この２つの比較結果が互いに異なる場合において、その比較結果に基づいて信号ＳＩＧＦを生成するようにした。これにより、位相同期回路１では、クロック信号ＣＫoutの周波数を効果的に制御することができる。

また、位相同期回路１では、異なる比較タイミングにおける２つの比較結果（比較信号Ｓ１１，Ｓ１２）が一致する場合において、その比較結果に基づいて信号ＳＩＧＰを“＋１”または“−１”にしたので、可変遅延回路２０における遅延量を効果的に制御することができる。すなわち、１つ目の比較タイミングにおける比較結果は、クロック信号ＣＫoutの位相が補正された直後のものであり、２つ目の比較タイミングにおける比較結果は、この補正がなされてから時間が経過したときのものである。よって、この２つの比較結果が一致する場合には、可変遅延回路２０における遅延量がずれている可能性が高い。位相同期回路１では、この２つの比較結果が一致する場合において、その比較結果に基づいて信号ＳＩＧＰを生成するようにした。これにより、位相同期回路１では、可変遅延回路２０における遅延量を効果的に制御することができる。

次に、いくつかの比較例と対比して、本実施の形態に係る位相同期回路１の効果を説明する。

［比較例１］
図１０は、比較例１に係る位相同期回路１Ｒの一構成例を表すものである。位相同期回路１Ｒは、位相比較回路５１と、チャージポンプ５２と、ループフィルタ５３と、発振回路５４と、分周回路５５とを備えている。位相比較回路５１は、クロック信号ＣＫinの位相と、クロック信号ＣＫ４の位相とを比較するものである。チャージポンプ５２は、位相比較回路５１における比較結果に基づいて、ループフィルタ５３に対して所定の電流を供給し、またはループフィルタ５３から所定の電流をシンクするものである。ループフィルタ５３は、発振回路５４に対して発振周波数を指示する制御信号ＣＴＬＦを生成するものである。発振回路５４は、制御信号ＣＴＬＦに応じた周波数を有するクロック信号ＣＫoutを生成するものである。分周回路５５は、クロック信号ＣＫoutを分周することによりクロック信号ＣＫ４を生成するものである。

図１１は、位相同期回路１Ｒが生成するクロック信号ＣＫoutの波形を模式的に表すものである。位相同期回路１Ｒでは、図１１に示したように、例えば、発振回路５４において生じるノイズが長時間にわたり積算されることにより、クロック信号ＣＫoutの各エッジにジッタＪが生じる。このようなジッタＪを低減するためには、例えば、位相同期回路１Ｒのループ帯域を広くすることが効果的である。しかしながら、ループ帯域を広げると位相同期回路１Ｒが安定して動作することができなくなるおそれがあるため、ループ帯域は、例えば、クロック信号ＣＫinの周波数の１／２０程度に制限される。その結果、位相同期回路１Ｒでは、ジッタＪを十分に低減できないおそれがある。

一方、本実施の形態に係る位相同期回路１では、ゲーテッドＶＣＯ型の発振回路３０を用いるようにしたので、以下に説明するように、ジッタＪを低減することができる。

図１２は、位相同期回路１が生成するクロック信号ＣＫoutの波形を模式的に表すものである。発振回路３０は、図５に示したように、クロック信号ＣＫinの立ち上がりエッジに基づいて、クロック信号ＣＫoutの位相を補正する。これにより、位相同期回路１では、発振回路３０において生じるノイズがリセットされ、その結果、図１２に示したように、クロック信号ＣＫoutに生じるジッタＪを低減することができる。

このように、位相同期回路１では、ゲーテッドＶＣＯ型の発振回路３０を用いるようにしたので、等価的にループ帯域を広げることができ、ジッタＪを低減することができる。その結果、位相同期回路１では、クロック信号ＣＫoutの質を高めることができる。

また、このように、位相同期回路１では、ジッタＪを低減することができるため、実装面積を小さくすることができる。すなわち、比較例１に係る位相同期回路１Ｒでは、発振回路５４において生じるノイズを小さくするため、例えば、ＬＣ共振型の発振回路を用いて発振回路５４を構成することが望ましい。しかしながら、この場合には、発振回路５４の実装面積が大きくなってしまうおそれがある。また、リングオシレータを用いて発振回路５４を構成する場合には、発振回路５４において生じるノイズを小さくするために、発振回路５４を構成する素子のサイズを大きくすることが望ましい。しかしながら、この場合にも、発振回路５４の実装面積が大きくなってしまうおそれがある。一方、本実施の形態に係る位相同期回路１では、ゲーテッドＶＣＯ型の発振回路３０を用いることによりジッタＪを低減するようにしたので、サイズが小さい素子を用いてもジッタＪを低減することができるため、位相同期回路１の実装面積を小さくすることができる。

また、このように、位相同期回路１では、ジッタＪを低減することができるため、消費電流を低減することができる。すなわち、比較例１に係る位相同期回路１Ｒでは、リングオシレータを用いて発振回路５４を構成する場合には、発振回路５４において生じるノイズを小さくするために、回路に流す電流を多くすることが望ましい。しかしながら、この場合には、消費電流が大きくなってしまうおそれがある。一方、本実施の形態に係る位相同期回路１では、ゲーテッドＶＣＯ型の発振回路３０を用いることによりジッタＪを低減するようにしたので、回路に流す電流を少なくしてもジッタＪを低減することができるため、消費電流を低減することができる。

［比較例２］
図１３は、比較例２に係る位相同期回路１Ｓの一構成例を表すものである。位相同期回路１Ｓは、発振回路５９を備えている。発振回路５９は、ループフィルタ５３から供給される制御信号ＣＴＬＦに応じた周波数を有するクロック信号ＣＫoutを生成するものである。また、発振回路５９は、本実施の形態に係る発振回路３０と同様に、クロック信号ＣＫinに基づいて、クロック信号ＣＫoutの位相を変化させる機能をも有している。この発振回路５９は、ゲーテッドＶＣＯ型の発振回路である。

この発振回路５９は、本実施の形態に係る発振回路３０と同様に、クロック信号ＣＫinに基づいて、クロック信号ＣＫoutの位相を変化させることができる。しかしながら、発振回路５９に入力されるクロック信号ＣＫinの位相が、クロック信号ＣＫoutの位相と一致していない場合には、誤動作が生じるおそれがある。すなわち、発振回路５９は、クロック信号ＣＫinの位相に基づいてクロック信号ＣＫoutの位相を補正しようとする。また、位相比較回路５１、チャージポンプ５２、ループフィルタ５３、発振回路５９、および分周回路５５からなるループも、クロック信号ＣＫinの位相に基づいてクロック信号ＣＫoutの位相を補正しようとする。よって、発振回路５９に入力されるクロック信号ＣＫinの位相が、クロック信号ＣＫoutの位相と一致していない場合には、これらの２つの仕組みが、クロック信号ＣＫoutの位相を互いに異なる位相に補正しようとするため、誤動作が生じてしまう。仮に、発振回路５９に入力されるクロック信号ＣＫinの位相を、クロック信号ＣＫoutの位相と一致させるために遅延回路などを挿入しても、その遅延回路における遅延量が、製造ばらつきや環境変動により所望の量からずれた場合には、誤動作が生じてしまう。

一方、本実施の形態に係る位相同期回路１では、可変遅延回路２０を設け、制御回路４０が可変遅延回路２０における遅延量を制御するようにした。これにより、可変遅延回路２０における遅延量は、製造ばらつきや環境変動が生じても、所望の遅延量になるように制御される。その結果、位相同期回路１では、誤動作が生じるおそれを低減することができ、クロック信号ＣＫoutの質を高めることができる。

［効果］
以上のように本実施の形態では、可変遅延回路を設け、制御回路が可変遅延回路における遅延量を制御するようにしたので、誤動作が生じるおそれを低減することができ、クロック信号ＣＫoutの質を高めることができる。

また、本実施の形態では、ゲーテッドＶＣＯ型の発振回路を用いるようにしたので、実装面積を小さくすることができるとともに、消費電力を低減することができる。

また、本実施の形態では、異なる比較タイミングにおける２つの比較結果が互いに異なる場合において、その比較結果に基づいて信号ＳＩＧＦを生成するようにしたので、クロック信号の周波数を効果的に制御することができ、その結果、クロック信号ＣＫoutの質を高めることができる。

また、本実施の形態では、異なる比較タイミングにおける２つの比較結果が一致する場合において、その比較結果に基づいて信号ＳＩＧＰを生成するようにしたので、可変遅延回路における遅延量を効果的に制御することができ、その結果、クロック信号ＣＫoutの質を高めることができる。

［変形例１−１］
上記実施の形態において、回路の一部または全てを差動回路で構成してもよい。

［変形例１−３］
上記実施の形態では、論理積回路３６を用いて発振回路３０を構成したが、これに限定されるものではない。以下に、本変形例について、いくつか例を挙げて説明する。

図１４は、本変形例に係る発振回路３０Ｂの一構成例を表すものである。発振回路３０Ｂは、４つの遅延回路３１〜３４と、反転論理積回路３６Ｂとを有している。反転論理積回路３６Ｂは、第１の入力端子に供給された信号および第２の入力端子に供給された信号の反転論理積（ＮＡＮＤ）を求めて、その結果をクロック信号ＣＫoutとして出力するものである。反転論理積回路３６Ｂの第１の入力端子は遅延回路３４の出力端子に接続され、第２の入力端子はエッジ検出回路３７の出力端子に接続されて信号Ｅ１が供給され、出力端子は遅延回路３１の入力端子に接続されている。この発振回路３０Ｂでは、クロック信号ＣＫinの立ち上がりエッジに応じて、信号Ｅ１が所定期間低レベルになるため、反転論理積回路３６Ｂは、出力信号（クロック信号ＣＫout）を高レベルにする。このようにして、発振回路３０Ｂは、クロック信号ＣＫinに基づいて、クロック信号ＣＫoutの位相を変化させる。

図１５は、本変形例に係る他の発振回路３０Ｃの一構成例を表すものである。発振回路３０Ｃは、エッジ検出回路３７Ｃと、５つの遅延回路３１〜３５と、論理和回路３６Ｃとを有している。エッジ検出回路３７Ｃは、クロック信号ＣＫinの立ち上がりを検出した場合に、クロック信号ＣＫoutの１周期の半分程度の長さの期間ＰＧにおいて信号Ｅ１を高レベルにし、それ以外の期間には信号Ｅ１を低レベルにするものである。論理和回路３６Ｃは、第１の入力端子に供給された信号および第２の入力端子に供給された信号の論理和（ＯＲ）を求めて、その結果をクロック信号ＣＫoutとして出力するものである。論理和回路３６Ｃの第１の入力端子は遅延回路３５の出力端子に接続され、第２の入力端子はエッジ検出回路３７Ｃの出力端子に接続されて信号Ｅ１が供給され、出力端子は遅延回路３１の入力端子に接続されている。この発振回路３０Ｃでは、クロック信号ＣＫinの立ち上がりエッジに応じて、信号Ｅ１が所定期間高レベルになるため、論理和回路３６Ｃは、出力信号（クロック信号ＣＫout）を高レベルにする。このようにして、発振回路３０Ｃは、クロック信号ＣＫinに基づいて、クロック信号ＣＫoutの位相を変化させる。

図１６は、本変形例に係る他の発振回路３０Ｄの一構成例を表すものである。発振回路３０Ｄは、エッジ検出回路３７Ｃと、４つの遅延回路３１〜３４と、反転論理和回路３６Ｄを有している。反転論理和回路３６Ｄは、第１の入力端子に供給された信号および第２の入力端子に供給された信号の反転論理和（ＮＯＲ）を求めて、その結果をクロック信号ＣＫoutとして出力するものである。反転論理和回路３６Ｄの第１の入力端子は遅延回路３４の出力端子に接続され、第２の入力端子はエッジ検出回路３７Ｃの出力端子に接続されて信号Ｅ１が供給され、出力端子は遅延回路３１の入力端子に接続されている。この発振回路３０Ｄでは、クロック信号ＣＫinの立ち上がりエッジに応じて、信号Ｅ１が所定期間高レベルになるため、反転論理和回路３６Ｄは、出力信号（クロック信号ＣＫout）を低レベルにする。このようにして、発振回路３０Ｄは、クロック信号ＣＫinに基づいて、クロック信号ＣＫoutの位相を変化させる。

［変形例１−３］
上記実施の形態では、可変遅延回路２０を位相比較回路１１，１２の前段に配置したが、これに限定されるものではない。これに代えて、例えば、図１７に示す位相同期回路１Ｅのように、可変遅延回路２０を発振回路３０の前段に配置してもよい。この位相同期回路１Ｅは、制御回路４０Ｅを有している。制御回路４０Ｅは、制御回路４０と同様に、クロック信号ＣＫin，ＣＫ４の遷移タイミングが互いに一致するように、可変遅延回路２０における遅延量を制御するものである。また、例えば、図１８に示す位相同期回路１Ｆのように、可変遅延回路２０を発振回路３０と分周回路１３との間に配置してもよい。また、例えば、図１９に示す位相同期回路１Ｇのように、可変遅延回路２０を分周回路１３の後段に配置し、この可変遅延回路２０の出力信号（クロック信号ＣＫ４）を位相比較回路１１，１２および制御回路４０Ｅに供給してもよい。

また、上記実施の形態では、１つの可変遅延回路２０を設けたが、これに限定されるものではない。これに代えて、例えば、図２０に示す位相同期回路１Ｈ、および図２１に示す位相同期回路１Ｊのように、複数の可変遅延回路を設けてもよい。

位相同期回路１Ｈは、図２０に示したように、可変遅延回路２０Ａ，２０Ｂと、制御回路４０Ｈとを備えている。可変遅延回路２０Ａは、クロック信号ＣＫinを、制御信号ＣＴＬＰＡに応じた遅延量だけ遅延させ、位相比較回路１１，１２に供給するものである。可変遅延回路２０Ｂは、分周回路１３の出力信号を、制御信号ＣＴＬＰＢに応じた遅延量だけ遅延させ、遅延された信号（クロック信号ＣＫ４）を位相比較回路１１，１２に供給するものである。制御回路４０Ｈは、比較信号Ｓ１１，Ｓ１２およびクロック信号ＣＫ４に基づいて、制御信号ＣＴＬＰＡ，ＣＴＬＰＢ，ＣＴＬＦを生成するものである。この制御回路４０Ｈは、制御回路４０と同様に、可変遅延回路２０Ａの出力信号およびクロック信号ＣＫ４の遷移タイミングが互いに一致するように、可変遅延回路２０Ａ，２０Ｂにおける遅延量をそれぞれ制御するようになっている。

位相同期回路１Ｊは、図２１に示したように、可変遅延回路２０Ｂ，２０Ｃ，２０Ｄと、制御回路４０Ｊとを備えている。可変遅延回路２０Ｃは、クロック信号ＣＫinを、制御信号ＣＴＬＰＣに応じた遅延量だけ遅延させ、位相比較回路１１に供給するものである。可変遅延回路２０Ｄは、クロック信号ＣＫinを、制御信号ＣＴＬＰＤに応じた遅延量だけ遅延させ、位相比較回路１２に供給するものである。制御回路４０Ｊは、比較信号Ｓ１１，Ｓ１２およびクロック信号ＣＫ４に基づいて、制御信号ＣＴＬＰＢ，ＣＴＬＰＣ，ＣＴＬＰＣ，ＣＴＬＦを生成するものである。この制御回路４０Ｊは、制御回路４０と同様に、可変遅延回路２０Ｃの出力信号、可変遅延回路２０Ｄの出力信号、およびクロック信号ＣＫ４の遷移タイミングが互いに一致するように、可変遅延回路２０Ｂ，２０Ｃ，２０Ｄにおける遅延量をそれぞれ制御するようになっている。

［変形例１−４］
上記実施の形態では、位相比較回路１１，１２は、単相のクロック信号ＣＫ４に基づいて動作するようにしたが、これに限定されるものではない。これに代えて、例えば、多相のクロック信号に基づいて動作するようにしてもよい。以下に、本変形例について詳細に説明する。

図２２は、本変形例に係る位相同期回路１Ｋの一構成例を表すものである。位相同期回路１Ｋは、入力された２つのクロック信号ＣＫＩin，ＣＫＱinに基づいてクロック信号ＣＫoutを生成する回路である。クロック信号ＣＫＩinとクロック信号ＣＫＱinは、位相が互いに９０度ずれたものである。位相同期回路１Ｋは、可変遅延回路２０と、発振回路３０Ｋと、分周回路１３Ｋと、位相比較回路１１Ａ，１２Ａ，１１Ｂ，１２Ｂと、制御回路４０Ｋとを備えている。

可変遅延回路２０は、クロック信号ＣＫＩinを、制御信号ＣＴＬＰに応じた遅延量だけ遅延させ、クロック信号ＣＫ３として出力するものである。発振回路３０Ｋは、クロック信号ＣＫ３の立ち上がりエッジおよび立ち下がりエッジに基づいて、クロック信号ＣＫoutの位相を変化させる機能を有するものである。この発振回路３０Ｋは、エッジ検出回路３７Ｋを有している。エッジ検出回路３７Ｋは、クロック信号ＣＫinの立ち上がりエッジおよび立ち下がりエッジを検出して、信号Ｅ１を生成するものである。なお、発振回路３０Ｋは、これに限定されるものではなく、例えば、上記実施の形態に係る発振回路３０と同様に、クロック信号ＣＫ３の立ち上がりエッジに基づいてクロック信号ＣＫoutの位相を変化させてもよいし、クロック信号ＣＫ３の立ち下がりエッジに基づいてクロック信号ＣＫoutの位相を変化させてもよい。分周回路１３Ｋは、クロック信号ＣＫoutを８分周することによりクロック信号ＣＫＩ４，ＣＫＱ４を生成するものである。クロック信号ＣＫＩ４，ＣＫＱ４の周波数は、クロック信号ＣＫoutの周波数の１／８である。そして、クロック信号ＣＫＩ４とクロック信号ＣＫＱ４は、位相が互いに９０度ずれたものである。このように、クロック信号ＣＫＩ４，ＣＫＱ４は、多相のクロック信号を構成している。

図２３は、発振回路３０Ｋおよび分周回路１３Ｋの一動作例を表すものであり、（Ａ）はクロック信号ＣＫ３の波形を示し、（Ｂ）は信号Ｅ１の波形を示し、（Ｃ）はクロック信号ＣＫoutの波形を示し、（Ｄ）はクロック信号ＣＫＩ４の波形を示し、（Ｅ）はクロック信号ＣＫＱ４の波形を示す。

この例では、まず、発振回路３０Ｋのエッジ検出回路３７Ｋは、タイミングｔ６１におけるクロック信号ＣＫ３の立ち上がりエッジを検出し、そのタイミングｔ６１から回路遅延分だけ遅れたタイミングｔ６２から始まる期間ＰＧにおいて、信号Ｅ１を低レベルにする（図２３（Ｂ））。論理積回路３６は、タイミングｔ６２において信号Ｅ１が低レベルになることに応じて、そのタイミングｔ６２から回路遅延分だけ遅れたタイミングｔ６３からタイミングｔ６４までの期間において、クロック信号ＣＫoutを低レベルにする（図２３（Ｃ））。分周回路１３Ｋは、タイミングｔ６４におけるクロック信号ＣＫoutの立ち上がりエッジに基づいて、そのタイミングｔ６４から回路遅延分だけ遅れたタイミングｔ６５において、クロック信号ＣＫＩ４を低レベルから高レベルに変化させる（図２３（Ｄ））。そして、分周回路１３Ｋは、タイミングｔ６４からクロック信号ＣＫoutの２周期分の時間が経過したタイミングｔ６６におけるクロック信号ＣＫoutの立ち上がりエッジに基づいて、そのタイミングｔ６６から回路遅延分だけ遅れたタイミングｔ６７において、クロック信号ＣＫＱ４を低レベルから高レベルに変化させる（図２３（Ｅ））。

次に、発振回路３０Ｋのエッジ検出回路３７Ｋは、タイミングｔ６８におけるクロック信号ＣＫ３の立ち下がりエッジを検出し、そのタイミングｔ６８から回路遅延分だけ遅れたタイミングｔ６９から始まる期間ＰＧにおいて、信号Ｅ１を低レベルにする（図２３（Ｂ））。論理積回路３６は、タイミングｔ６９において信号Ｅ１が低レベルになることに応じて、そのタイミングｔ６９から回路遅延分だけ遅れたタイミングｔ７０からタイミングｔ７１までの期間において、クロック信号ＣＫoutを低レベルにする（図２３（Ｃ））。分周回路１３Ｋは、タイミングｔ７１におけるクロック信号ＣＫoutの立ち上がりエッジに基づいて、そのタイミングｔ７１から回路遅延分だけ遅れたタイミングｔ７２において、クロック信号ＣＫＩ４を高レベルから低レベルに変化させる（図２３（Ｄ））。そして、分周回路１３Ｋは、タイミングｔ７１からクロック信号ＣＫoutの２周期分の時間が経過したタイミングｔ７３におけるクロック信号ＣＫoutの立ち上がりエッジに基づいて、そのタイミングｔ７３から回路遅延分だけ遅れたタイミングｔ７４において、クロック信号ＣＫＱ４を高レベルから低レベルに変化させる（図２３（Ｅ））。

このようにして、位相同期回路１Ｋでは、クロック信号ＣＫinの１周期分の期間において、クロック信号ＣＫＩ４，ＣＫＱ４の位相が２回補正される。すなわち、クロック信号ＣＫＩ４，ＣＫＱ４の位相が補正される周期Ｔsyncは、クロック信号ＣＫinの１周期分の期間の半分の長さに等しい。

位相比較回路１１Ａ（図２２）は、クロック信号ＣＫＩin，ＣＫＩ４の立ち上がりエッジに基づいて、クロック信号ＣＫＩinの位相とクロック信号ＣＫＩ４の位相とを比較し、その比較結果に基づいて比較信号Ｓ１１Ａを生成するものである。位相比較回路１２Ａは、クロック信号ＣＫＩin，ＣＫＩ４の立ち下がりエッジに基づいて、クロック信号ＣＫＩinの位相とクロック信号ＣＫＩ４の位相とを比較し、その比較結果に基づいて比較信号Ｓ１２Ａを生成するものである。

位相比較回路１１Ｂは、クロック信号ＣＫＱin，ＣＫＱ４の立ち上がりエッジに基づいて、クロック信号ＣＫＱinの位相とクロック信号ＣＫＱ４の位相とを比較し、その比較結果に基づいて比較信号Ｓ１１Ｂを生成するものである。位相比較回路１２Ｂは、クロック信号ＣＫＱin，ＣＫＱ４の立ち下がりエッジに基づいて、クロック信号ＣＫＱinの位相とクロック信号ＣＫＱ４の位相とを比較し、その比較結果に基づいて比較信号Ｓ１２Ｂを生成するものである。

制御回路４０Ｋは、比較信号Ｓ１１Ａ，Ｓ１１Ｂ，Ｓ１２Ａ，Ｓ１２Ｂおよびクロック信号ＣＫＩ４，ＣＫＱ４に基づいて、制御信号ＣＴＬＰ，ＣＴＬＦを生成するものである。この制御回路４０Ｋは、クロック信号ＣＫＩinおよびクロック信号ＣＫＩ４の遷移タイミングが互いに一致するとともに、クロック信号ＣＫＱinおよびクロック信号ＣＫＱ４の遷移タイミングが互いに一致するように、可変遅延回路２０における遅延量をそれぞれ制御するようになっている。

図２４は、制御回路４０Ｋの一構成例を表すものである。制御回路４０Ｋは、位相判定回路４１Ｋと、周波数判定回路４２Ｋと、積分回路４３，４４とを有している。位相判定回路４１Ｋは、比較信号Ｓ１１Ａ，Ｓ１１Ｂ，Ｓ１２Ａ，Ｓ１２Ｂおよびクロック信号ＣＫＩ４，ＣＫＱ４に基づいて信号ＳＩＧＰを生成するものである。周波数判定回路４２Ｋは、比較信号Ｓ１１Ａ，Ｓ１１Ｂ，Ｓ１２Ａ，Ｓ１２Ｂおよびクロック信号ＣＫＩ４，ＣＫＱ４に基づいて信号ＳＩＧＦを生成するものである。

図２５は、位相同期回路１Ｋの一動作例を表すものであり、（Ａ）はクロック信号ＣＫＩinの波形を示し、（Ｂ）はクロック信号ＣＫＱinの波形を示し、（Ｃ）はクロック信号ＣＫＩ４の波形を示し、（Ｄ）はクロック信号ＣＫＱ４の波形を示し、（Ｅ）は比較信号Ｓ１１Ａの波形を示し、（Ｆ）は比較信号Ｓ１１Ｂの波形を示し、（Ｇ）は比較信号Ｓ１２Ａの波形を示し、（Ｈ）は比較信号Ｓ１２Ｂの波形を示し、（Ｉ）は信号ＳＩＧＰを示し、（Ｊ）は信号ＳＩＧＦを示す。

位相比較回路１１Ａは、クロック信号ＣＫＩin，ＣＫＩ４の立ち上がりエッジに基づいて、クロック信号ＣＫＩin，ＣＫＩ４の位相を比較することにより、比較信号Ｓ１１Ａを生成する（図２５（Ｅ））。位相比較回路１１Ｂは、クロック信号ＣＫＱin，ＣＫＱ４の立ち上がりエッジに基づいて、クロック信号ＣＫＱin，ＣＫＱ４の位相を比較することにより、比較信号Ｓ１１Ｂを生成する（図２５（Ｆ））。位相比較回路１２Ａは、クロック信号ＣＫＩin，ＣＫＩ４の立ち下がりエッジに基づいて、クロック信号ＣＫＩin，ＣＫＩ４の位相を比較することにより、比較信号Ｓ１２Ａを生成する（図２５（Ｇ））。位相比較回路１２Ｂは、クロック信号ＣＫＱin，ＣＫＱ４の立ち下がりエッジに基づいて、クロック信号ＣＫＱin，ＣＫＱ４の位相を比較することにより、比較信号Ｓ１２Ｂを生成する（図２５（Ｈ））。図２５に示したように、クロック信号ＣＫＩinの位相とクロック信号ＣＫＩ４の位相とはほぼ一致し、クロック信号ＣＫＱinの位相とクロック信号ＣＫＱ４の位相とはほぼ一致する。よって、制御回路４０Ｋは、位相比較回路１１Ａ，１１Ｂ，１２Ａ，１２Ｂによる比較結果（比較信号Ｓ１１Ａ，Ｓ１１Ｂ，Ｓ１２Ａ，Ｓ１２Ｂ）に基づいて、クロック信号ＣＫＩ４，ＣＫＱ４の位相の進みまたは遅れを判定することができる。

制御回路４０Ｋの位相判定回路４１Ｋは、比較信号Ｓ１１Ａと比較信号Ｓ１１Ｂとを比較するとともに、比較信号Ｓ１２Ａと比較信号Ｓ１２Ｂとを比較することにより、信号ＳＩＧＰを生成する（図２５（Ｉ））。周波数判定回路４２Ｋは、比較信号Ｓ１１Ａと比較信号Ｓ１１Ｂとを比較するとともに、比較信号Ｓ１２Ａと比較信号Ｓ１２Ｂとを比較することにより、信号ＳＩＧＦを生成する（図２５（Ｊ））。

具体的には、例えば、タイミングｔ８１における位相比較回路１１Ａによる比較結果（比較信号Ｓ１１Ａ）は“１”であり（図２５（Ｅ））、タイミングｔ８２における位相比較回路１１Ｂによる比較結果（比較信号Ｓ１１Ｂ）は“１”である（図２５（Ｆ））。すなわち、タイミングｔ８１，ｔ８２の両方において、クロック信号ＣＫＩ４，ＣＫＱ４の位相はクロック信号ＣＫＩin，ＣＫＱinの位相よりも進んでいる。よって、位相判定回路４１Ｋは、クロック信号ＣＫＩ４，ＣＫＱ４の位相が進んでいるので遅らせるべきと判定し、タイミングｔ８３〜ｔ８５の期間において、信号ＳＩＧＰを“＋１”にする（図２５（Ｉ））。このとき、周波数判定回路４２Ｋは、クロック信号ＣＫＩ４，ＣＫＱ４の周波数を維持すべきと判定し、タイミングｔ８３〜ｔ８５の期間において、信号ＳＩＧＦを“０”にする（図２５（Ｊ））。

また、例えば、タイミングｔ８３における位相比較回路１２Ａによる比較結果（比較信号Ｓ１２Ａ）は“１”であり（図２５（Ｇ））、タイミングｔ８４における位相比較回路１２Ｂによる比較結果（比較信号Ｓ１２Ｂ）は“０”である（図２５（Ｈ））。すなわち、タイミングｔ８３において、クロック信号ＣＫＩ４の位相はクロック信号ＣＫＩinの位相よりも進んでおり、タイミングｔ８４において、クロック信号ＣＫＱ４の位相はクロック信号ＣＫＱinの位相よりも遅れている。よって、周波数判定回路４２Ｋは、クロック信号ＣＫＩ４，ＣＫＱ４の周波数が低いので高くすべきと判定し、タイミングｔ８５〜ｔ８７の期間において、信号ＳＩＧＦを“−１”にする（図２５（Ｊ））。このとき、位相判定回路４１Ｋは、クロック信号ＣＫＩ４，ＣＫＱ４の位相を維持すべきと判定し、タイミングｔ８５〜ｔ８７の期間において、信号ＳＩＧＰを“０”にする（図２５（Ｉ））。

このように構成しても、上記実施の形態の場合と同様の効果を得ることができる。

［変形例１−５］
上記実施の形態では、位相比較回路１１，１２を用いて位相同期回路１を構成したが、これに限定されるものではない。これに代えて、例えば、図２６に示す位相同期回路１Ｌのように、フリップフロップ（Ｆ／Ｆ）回路１１Ｌ，１２Ｌを用いてもよい。フリップフロップ回路１１Ｌは、クロック信号ＣＫ４の立ち上がりタイミングでクロック信号ＣＫ２をサンプリングし、そのサンプリング結果を反転することにより、比較信号Ｓ１１を生成するものである。フリップフロップ回路１２Ｌは、クロック信号ＣＫ４の立ち下がりタイミングでクロック信号ＣＫ２をサンプリングすることにより、比較信号Ｓ１２を生成するものである。このように構成しても、上記実施の形態の場合と同様の効果を得ることができる。

［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。

＜２．第２の実施の形態＞
次に、第２の実施の形態に係る位相同期回路２について説明する。本実施の形態は、１つの位相比較回路を用いて位相同期回路２を構成したものである。なお、上記第１の実施の形態に係る位相同期回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。

図２７は、位相同期回路２の一構成例を表すものである。位相同期回路２は、可変遅延回路２０と、発振回路５０と、分周回路１３と、位相比較回路１１と、制御回路６０とを備えている。すなわち、本実施の形態では、第１の実施の形態に係る位相同期回路１と異なり、１つの位相比較回路１１を用いて位相同期回路２を構成している。

発振回路５０は、図４に示したように、エッジ検出回路５７を有している。エッジ検出回路５７は、クロック信号ＣＫinの立ち上がりエッジを、２つに１つの割合で検出して、信号Ｅ１を生成するものである。

図２８は、可変遅延回路２０、発振回路５０、および分周回路１３の一動作例を表すものである。図２８（Ｂ）に示したように、発振回路５０のエッジ検出回路５７は、クロック信号ＣＫinの立ち上がりエッジを、２つに１つの割合で検出して、信号Ｅ１を生成する。これにより、発振回路５０は、クロック信号ＣＫinの２周期分の期間に１回の割合で、クロック信号ＣＫoutの位相を補正する。すなわち、クロック信号ＣＫ４の位相が補正される周期Ｔsyncは、クロック信号ＣＫinの２周期分の期間の長さに等しくなっている。

制御回路６０は、比較信号Ｓ１１およびクロック信号ＣＫ４に基づいて、制御信号ＣＴＬＰ，ＣＴＬＦを生成するものである。

図２９は、制御回路６０の一構成例を表すものである。制御回路６０は、位相判定回路６１と、周波数判定回路６２とを有している。位相判定回路６１は、比較信号Ｓ１１およびクロック信号ＣＫ４に基づいて信号ＳＩＧＰを生成するものである。周波数判定回路６２は、比較信号Ｓ１１およびクロック信号ＣＫ４に基づいて信号ＳＩＧＦを生成するものである。

図３０は、位相同期回路２の一動作例を表すものであり、（Ａ）はクロック信号ＣＫ２の波形を示し、（Ｂ）はクロック信号ＣＫ４の波形を示し、（Ｃ）は比較信号Ｓ１１の波形を示し、（Ｄ）は信号ＳＩＧＰを示し、（Ｅ）は信号ＳＩＧＦを示す。

位相比較回路１１は、クロック信号ＣＫ２，ＣＫ４の立ち上がりエッジに基づいて、クロック信号ＣＫ２，ＣＫ４の位相を比較することにより、比較信号Ｓ１１を生成する（図３０（Ｃ））。図３０に示したように、クロック信号ＣＫ２の位相とクロック信号ＣＫ４の位相とはほぼ一致する。よって、制御回路６０は、位相比較回路１１による比較結果（比較信号Ｓ１１）に基づいて、クロック信号ＣＫ４の位相の進みまたは遅れを判定することができる。制御回路６０の位相判定回路６１は、比較信号Ｓ１１に基づいて信号ＳＩＧＰを生成する（図３０（Ｄ））。周波数判定回路６２は、比較信号Ｓ１１に基づいて信号ＳＩＧＦを生成する（図３０（Ｅ））。

具体的には、例えば、タイミングｔ９１における位相比較回路１１による比較結果は“１”であり、タイミングｔ９２における位相比較回路１１による比較結果は“０”である（図３０（Ｃ））。すなわち、タイミングｔ９１において、クロック信号ＣＫ４の位相はクロック信号ＣＫ２の位相よりも進んでおり、タイミングｔ９２において、クロック信号ＣＫ４の位相はクロック信号ＣＫ２の位相よりも遅れている。よって、周波数判定回路６２は、クロック信号ＣＫ４の周波数が低いので高くすべきと判定し、タイミングｔ９２〜ｔ９３の期間において、信号ＳＩＧＦを“−１”にする（図３０（Ｅ））。このとき、位相判定回路６１は、クロック信号ＣＫ４の位相を維持すべきと判定し、タイミングｔ９２〜ｔ９３の期間において、信号ＳＩＧＰを“０”にする（図３０（Ｄ））。

また、例えば、タイミングｔ９３における位相比較回路１１による比較結果は“０”であり、タイミングｔ９４における位相比較回路１１による比較結果は“１”である（図３０（Ｃ））。すなわち、タイミングｔ９３において、クロック信号ＣＫ４の位相はクロック信号ＣＫ２の位相よりも遅れており、タイミングｔ９４において、クロック信号ＣＫ４の位相はクロック信号ＣＫ２の位相よりも進んでいる。よって、周波数判定回路６２は、クロック信号ＣＫ４の周波数が高いので低くすべきと判定し、タイミングｔ９４〜ｔ９５の期間において、信号ＳＩＧＦを“＋１”にする（図３０（Ｅ））。このとき、位相判定回路６１は、クロック信号ＣＫ４の位相を維持すべきと判定し、タイミングｔ９４〜ｔ９５の期間において、信号ＳＩＧＰを“０”にする（図３０（Ｄ））。

また、例えば、タイミングｔ９５における位相比較回路１１による比較結果は“１”であり、タイミングｔ９６における位相比較回路１１による比較結果は“１”である（図３０（Ｃ））。すなわち、タイミングｔ９５，ｔ９６の両方において、クロック信号ＣＫ４の位相はクロック信号ＣＫ２の位相よりも進んでいる。よって、位相判定回路６１は、クロック信号ＣＫ４の位相が進んでいるので遅らせるべきと判定し、タイミングｔ９６からの期間において、信号ＳＩＧＰを“＋１”にする（図３０（Ｄ））。このとき、周波数判定回路６２は、クロック信号ＣＫ４の周波数を維持すべきと判定し、タイミングｔ９６からの期間において、信号ＳＩＧＦを“０”にする（図３０（Ｅ））。

このように、位相比較回路１１は、互いに異なる比較タイミングにおいて、クロック信号ＣＫ２，ＣＫ４の位相を比較する。そして、それらの２つの比較結果が互いに一致する場合には、位相判定回路６１は、その比較結果に基づいて、信号ＳＩＧＰを“＋１”または“−１”にする。また、２つの比較結果が互いに異なる場合には、周波数判定回路６２は、その比較結果に基づいて、信号ＳＩＧＦを“＋１”または“−１”にする。

以上のように、本実施の形態では、位相比較回路における２つの比較結果に基づいて制御回路が信号ＳＩＧＰ，ＳＩＧＦを生成するようにしたので、位相比較回路の数を減らすことができるため、回路構成をシンプルにすることができる。その他の効果は、第１の実施の形態の場合と同様である。

［変形例２−１］
上記実施の形態では、クロック信号ＣＫ２，ＣＫ４の立ち上がりエッジに基づいてクロック信号ＣＫ２，ＣＫ４の位相を比較する位相比較回路１１を用いて位相同期回路２を構成したが、これに限定されるものではない。これに代えて、例えば、図３１，３２に示すように、クロック信号ＣＫ２，ＣＫ４の立ち下がりエッジに基づいてクロック信号ＣＫ２，ＣＫ４の位相を比較する位相比較回路１２を用いて位相同期回路２Ａを構成してもよい。位相比較回路１２は、クロック信号ＣＫ２，ＣＫ４の立ち下がりエッジに基づいて、クロック信号ＣＫ２，ＣＫ４の位相を比較することにより、比較信号Ｓ１２を生成する（図３２（Ｃ））。位相判定回路６１は、比較信号Ｓ１２に基づいて信号ＳＩＧＰを生成し（図３２（Ｄ））、周波数判定回路６２は、比較信号Ｓ１２に基づいて信号ＳＩＧＦを生成する（図３２（Ｅ））。

［変形例２−２］
上記実施の形態では、発振回路５０は、クロック信号ＣＫinの２周期分の期間に１回の割合で、クロック信号ＣＫoutの位相を補正したが、これに限定されるものではない。これに代えて、例えば、クロック信号ＣＫinの３周期分以上の期間に１回の割合で、クロック信号ＣＫoutの位相を補正してもよい。以下に、本変形例に係る位相同期回路２Ｂについて詳細に説明する。

図３１に示したように、位相同期回路２Ｂは、発振回路５０Ｂと、制御回路６０Ｂとを有している。発振回路５０Ｂは、クロック信号ＣＫinの４周期分の期間に１回の割合でクロック信号ＣＫoutの補正を行うものである。制御回路６０Ｂは、比較信号Ｓ１２およびクロック信号ＣＫ４に基づいて、制御信号ＣＴＬＰ，ＣＴＬＦを生成するものである。

図３３は、位相同期回路２Ｂの一動作例を表すものである。位相比較回路１２は、クロック信号ＣＫ２，ＣＫ４の立ち下がりエッジに基づいて、クロック信号ＣＫ２，ＣＫ４の位相を比較することにより、比較信号Ｓ１２を生成する（図３３（Ｃ））。位相判定回路６１は、比較信号Ｓ１２に基づいて信号ＳＩＧＰを生成し（図３３（Ｄ））、周波数判定回路６２は、比較信号Ｓ１２に基づいて信号ＳＩＧＦを生成する（図３３（Ｅ））。

具体的には、例えば、タイミングｔ１１１における位相比較回路１２による比較結果は“１”であり、タイミングｔ１１４における位相比較回路１２による比較結果は“１”である（図３３（Ｃ））。なお、この例では、図３３（Ｂ）に三角形で示したように、クロック信号ＣＫinの４周期分の期間に１回の割合でクロック信号ＣＫoutの補正を行うことに対応して、タイミングｔ１１２，ｔ１１３における位相比較回路１２による比較結果を考慮しないようにしている。この例では、タイミングｔ１１１，ｔ１１４の両方において、クロック信号ＣＫ４の位相はクロック信号ＣＫ２の位相よりも進んでいる。よって、位相判定回路６１は、クロック信号ＣＫ４の位相が進んでいるので遅らせるべきと判定し、タイミングｔ１１４〜ｔ１１５の期間において、信号ＳＩＧＰを“＋１”にする（図３３（Ｄ））。このとき、周波数判定回路６２は、クロック信号ＣＫ４の周波数を維持すべきと判定し、タイミングｔ１１４〜ｔ１１５の期間において、信号ＳＩＧＦを“０”にする（図３３（Ｅ））。

このように構成しても、上記実施の形態の場合と同様の効果を得ることができる。

＜３．第３の実施の形態＞
次に、第３の実施の形態に係る位相同期回路３について説明する。本実施の形態は、位相比較回路の代わりにフリップフロップ回路を用いるとともに、フリップフロップ回路に供給される２つのクロック信号の周波数が異なるように構成したものである。なお、上記第１の実施の形態に係る位相同期回路１と実質的に同一の構成部分には同一の符号を付し、適宜説明を省略する。

図３４は、位相同期回路３の一構成例を表すものである。位相同期回路３は、分周回路７３と、フリップフロップ（Ｆ／Ｆ）回路７１，７２と、制御回路８０とを備えている。

分周回路７３は、クロック信号ＣＫoutを２分周することによりクロック信号ＣＫ５を生成するものである。すなわち、クロック信号ＣＫ５の周波数は、クロック信号ＣＫoutの周波数の１／２であり、クロック信号ＣＫ２の周波数の４倍である。

フリップフロップ回路７１は、クロック信号ＣＫ５の立ち上がりタイミングでクロック信号ＣＫ２をサンプリングすることにより、比較信号Ｓ７１を生成するものである。フリップフロップ回路７２は、クロック信号ＣＫ５の立ち下がりタイミングでクロック信号ＣＫ２をサンプリングすることにより、比較信号Ｓ７２を生成するものである。

制御回路８０は、比較信号Ｓ７１，Ｓ７２およびクロック信号ＣＫ５に基づいて、制御信号ＣＴＬＰ，ＣＴＬＦを生成するものである。制御回路８０は、図８に示したように、位相判定回路８１と、周波数判定回路８２とを有している。位相判定回路８１は、比較信号Ｓ７１，Ｓ７２およびクロック信号ＣＫ５に基づいて信号ＳＩＧＰを生成するものである。周波数判定回路８２は、比較信号Ｓ７１，Ｓ７２およびクロック信号ＣＫ５に基づいて信号ＳＩＧＦを生成するものである。

図３５は、位相同期回路３の一動作例を表すものであり、（Ａ）はクロック信号ＣＫ２の波形を示し、（Ｂ）はクロック信号ＣＫ５の波形を示し、（Ｃ）は比較信号Ｓ７２の波形を示し、（Ｄ）は比較信号Ｓ７１の波形を示し、（Ｅ）は信号ＳＩＧＰを示し、（Ｆ）は信号ＳＩＧＦを示す。

フリップフロップ回路７１は、クロック信号ＣＫ５の立ち上がりタイミングでクロック信号ＣＫ２をサンプリングすることにより、比較信号Ｓ７１を生成する（図３５（Ｄ））。フリップフロップ回路７２は、クロック信号ＣＫ５の立ち下がりタイミングでクロック信号ＣＫ２をサンプリングすることにより、比較信号Ｓ７２を生成する（図３５（Ｃ））。図３５に示したように、クロック信号ＣＫ５の立ち上がりタイミングは、２つに１つの割合で、クロック信号ＣＫ２の遷移タイミングとほほ一致する。よって、制御回路８０は、フリップフロップ回路７１によるサンプリング結果（比較信号Ｓ７１）に基づいて、クロック信号ＣＫ５の位相の進みまたは遅れを判定することができる。

制御回路８０の位相判定回路８１は、比較信号Ｓ７１と比較信号Ｓ７２とを比較することにより、信号ＳＩＧＰを生成する（図３５（Ｅ））。周波数判定回路８２は、比較信号Ｓ７１と比較信号Ｓ７２とを比較することにより、信号ＳＩＧＦを生成する（図３５（Ｆ））。

具体的には、例えば、図３５（Ｃ），（Ｄ）に示したように、タイミングｔ１２１におけるフリップフロップ回路７１によるサンプリング結果（比較信号Ｓ７１）は“１”であり、このサンプリング結果は、このタイミングｔ１２１の直後におけるフリップフロップ回路７２によるサンプリング結果（比較信号Ｓ７２）と等しい。よって、このタイミングｔ１２１では、クロック信号ＣＫ５の位相は遅れている。また、タイミングｔ１２２におけるフリップフロップ回路７１によるサンプリング結果（比較信号Ｓ７１）は“０”であり、このサンプリング結果は、このタイミングｔ１２２の直後におけるフリップフロップ回路７２によるサンプリング結果（比較信号Ｓ７２）と等しい。よって、このタイミングｔ１２２では、クロック信号ＣＫ５の位相は遅れている。このように、タイミングｔ１２１，ｔ１２２の両方において、クロック信号ＣＫ５の位相は遅れている。よって、位相判定回路８１は、クロック信号ＣＫ５の位相が遅れているので進めるべきと判定し、タイミングｔ１２３〜ｔ１２５の期間において、信号ＳＩＧＰを“−１”にする（図３５（Ｅ））。このとき、周波数判定回路８２は、クロック信号ＣＫ５の周波数を維持すべきと判定し、タイミングｔ１２３〜ｔ１２５の期間において、信号ＳＩＧＦを“０”にする（図３５（Ｆ））。

また、例えば、タイミングｔ１２３におけるフリップフロップ回路７１によるサンプリング結果（比較信号Ｓ７１）は“１”であり、このサンプリング結果は、このタイミングｔ１２３の直後におけるフリップフロップ回路７２によるサンプリング結果（比較信号Ｓ７２）と等しい。よって、このタイミングｔ１２３では、クロック信号ＣＫ５の位相は遅れている。また、タイミングｔ１２４におけるフリップフロップ回路７１によるサンプリング結果（比較信号Ｓ７１）は“１”であり、このサンプリング結果は、このタイミングｔ１２４の直前におけるフリップフロップ回路７２によるサンプリング結果（比較信号Ｓ７２）と等しい。よって、このタイミングｔ１２４では、クロック信号ＣＫ５の位相は進んでいる。このように、タイミングｔ１２３において、クロック信号ＣＫ５の位相は遅れており、タイミングｔ１２４において、クロック信号ＣＫ５の位相は進んでいる。よって、周波数判定回路８２は、クロック信号ＣＫ５の周波数が高いので低くすべきと判定し、タイミングｔ１２５〜ｔ１２７の期間において、信号ＳＩＧＦを“＋１”にする（図３５（Ｆ））。このとき、位相判定回路８１は、クロック信号ＣＫ５の位相を維持すべきと判定し、タイミングｔ１２５〜ｔ１２７の期間において、信号ＳＩＧＰを“０”にする（図３５（Ｅ））。

また、例えば、タイミングｔ１２５におけるフリップフロップ回路７１によるサンプリング結果（比較信号Ｓ７１）は“０”であり、このサンプリング結果は、このタイミングｔ１２５の直前におけるフリップフロップ回路７２によるサンプリング結果（比較信号Ｓ７２）と等しい。よって、このタイミングｔ１２５では、クロック信号ＣＫ５の位相は進んでいる。また、タイミングｔ１２６におけるフリップフロップ回路７１によるサンプリング結果（比較信号Ｓ７１）は“１”であり、このサンプリング結果は、このタイミングｔ１２２の直前におけるフリップフロップ回路７２によるサンプリング結果（比較信号Ｓ７２）と等しい。よって、このタイミングｔ１２６では、クロック信号ＣＫ５の位相は進んでいる。このように、タイミングｔ１２５，ｔ１２６の両方において、クロック信号ＣＫ５の位相は進んでいる。よって、位相判定回路８１は、クロック信号ＣＫ５の位相が進んでいるので遅らせるべきと判定し、タイミングｔ１２７〜ｔ１２９の期間において、信号ＳＩＧＰを“＋１”にする（図３５（Ｅ））。このとき、周波数判定回路８２は、クロック信号ＣＫ５の周波数を維持すべきと判定し、タイミングｔ１２７〜ｔ１２９の期間において、信号ＳＩＧＦを“０”にする（図３５（Ｆ））。

また、例えば、タイミングｔ１２７におけるフリップフロップ回路７１によるサンプリング結果（比較信号Ｓ７１）は“０”であり、このサンプリング結果は、このタイミングｔ１２７の直前におけるフリップフロップ回路７２によるサンプリング結果（比較信号Ｓ７２）と等しい。よって、このタイミングｔ１２７では、クロック信号ＣＫ５の位相は進んでいる。また、タイミングｔ１２８におけるフリップフロップ回路７１によるサンプリング結果（比較信号Ｓ７１）は“１”であり、このサンプリング結果は、このタイミングｔ１２８の直前におけるフリップフロップ回路７２によるサンプリング結果（比較信号Ｓ７２）と等しい。よって、このタイミングｔ１２８では、クロック信号ＣＫ５の位相は進んでいる。このように、タイミングｔ１２７，ｔ１２８の両方において、クロック信号ＣＫ５の位相は進んでいる。よって、位相判定回路８１は、クロック信号ＣＫ５の位相が進んでいるので遅らせるべきと判定し、タイミングｔ１２９〜ｔ１３１の期間において、信号ＳＩＧＰを“＋１”にする（図３５（Ｅ））。このとき、周波数判定回路８２は、クロック信号ＣＫ５の周波数を維持すべきと判定し、タイミングｔ１２９〜ｔ１３１の期間において、信号ＳＩＧＦを“０”にする（図３５（Ｆ））。

また、例えば、タイミングｔ１２９におけるフリップフロップ回路７１によるサンプリング結果（比較信号Ｓ７１）は“０”であり、このサンプリング結果は、このタイミングｔ１２９の直後におけるフリップフロップ回路７２によるサンプリング結果（比較信号Ｓ７２）と等しい。よって、このタイミングｔ１２９では、クロック信号ＣＫ５の位相は進んでいる。また、タイミングｔ１３０におけるフリップフロップ回路７１によるサンプリング結果（比較信号Ｓ７１）は“０”であり、このサンプリング結果は、このタイミングｔ１３０の直後におけるフリップフロップ回路７２によるサンプリング結果（比較信号Ｓ７２）と等しい。よって、このタイミングｔ１３０では、クロック信号ＣＫ５の位相は遅れている。このように、タイミングｔ１２９において、クロック信号ＣＫ５の位相は進んでおり、タイミングｔ１３０において、クロック信号ＣＫ５の位相は遅れている。よって、周波数判定回路８２は、クロック信号ＣＫ５の周波数が低いので高くすべきと判定し、タイミングｔ１３１からの期間において、信号ＳＩＧＦを“−１”にする（図３５（Ｆ））。このとき、位相判定回路８１は、クロック信号ＣＫ５の位相を維持すべきと判定し、タイミングｔ１３１からの期間において、信号ＳＩＧＰを“０”にする（図３５（Ｅ））。

このように、制御回路８０は、互いに異なるタイミングにおいて、クロック信号ＣＫ５の位相の進みまたは遅れを判定する。そして、それらの２つの判定結果が互いに一致する場合には、位相判定回路８１は、その判定結果に基づいて、信号ＳＩＧＰを“＋１”または“−１”にする。また、２つの判定結果が互いに異なる場合には、周波数判定回路８２は、その判定結果に基づいて、信号ＳＩＧＦを“＋１”または“−１”にする。

以上のように、本実施の形態では、クロック信号ＣＫ５の周波数がクロック信号ＣＫ２の周波数よりも高くなるようにしたので、分周回路における分周数を減らすことができるため、回路構成をシンプルにすることができる。その他の効果は、第１の実施の形態の場合と同様である。

［変形例３−１］
上記実施の形態では、分周回路７３は、クロック信号ＣＫoutを２分周することによりクロック信号ＣＫ５を生成したが、これに限定されるものではなく、クロック信号ＣＫoutを４分周することによりクロック信号ＣＫ５を生成してもよい。また、図３６に示す位相同期回路３Ｂのように、分周回路を設けなくてもよい。位相同期回路３Ｂは、可変遅延回路２０と、発振回路３０と、フリップフロップ回路７１，７２と、制御回路８０Ｂとを有している。

＜４．適用例＞
次に、上記実施の形態および変形例で説明した位相同期回路の適用例について説明する。

（適用例１）
図３７は、適用例１に係る通信システム１００の一構成例を表すものである。通信システム１００は、送信装置２００と、受信装置３００とを備えている。送信装置２００は、伝送路９００を介して受信装置３００に対してデータ信号ＳＩＧを送信するものであり、受信装置３００は、送信装置２００から伝送路９００を介して送信されたデータ信号ＳＩＧを受信するものである。

送信装置２００は、位相同期回路２０１と、シリアライザ２０２と、ドライバ２０３とを有している。位相同期回路２０１は、クロック信号ＣＫtxに基づいて、クロック信号ＣＫtx1を生成するものである。この位相同期回路２０１は、例えば、上記実施の形態等に係る位相同期回路が適用されている。シリアライザ２０２は、パラレルデータ信号Ｄtxおよびクロック信号ＣＫtx1に基づいて、パラレルデータ信号Ｄtxをシリアライズすることにより、シリアルデータ信号Ｓtxを生成するものである。また、シリアライザ２０２は、クロック信号Ｃtxを出力する機能をも有している。ドライバ２０３は、シリアルデータ信号Ｓtxに基づいて、データ信号ＳＩＧを生成するものである。

受信装置３００は、レシーバ３０１と、位相同期回路３０２と、ＣＤＲ（Clock and Data Recovery）３０３と、デシリアライザ３０４とを有している。レシーバ３０１は、データ信号ＳＩＧを受信するものである。位相同期回路３０２は、クロック信号ＣＫrxに基づいて、クロック信号ＣＫrx1を生成するものである。この位相同期回路３０２には、例えば、上記実施の形態等に係る位相同期回路が適用されている。ＣＤＲ３０３は、レシーバ３０１の出力信号およびクロック信号ＣＫrx1に基づいて、シリアルデータ信号Ｓrxおよびクロック信号ＣＲを生成するものである。デシリアライザ３０４は、シリアルデータ信号Ｓrxおよびクロック信号ＣＲに基づいて、シリアルデータ信号Ｓrxをデシリアライズすることにより、パラレルデータ信号Ｄrxを生成するものである。また、デシリアライザ３０４は、クロック信号Ｃrxを出力する機能をも有している。

（適用例２）
図３８は、適用例２に係る通信システム１２０の一構成例を表すものである。通信システム１１０は、送信装置２１０と、受信装置３１０とを備えている。送信装置２１０は、複数の伝送路９００を介して受信装置３１０に対して複数のデータ信号ＳＩＧをそれぞれ送信するものであり、受信装置３１０は、送信装置２１０から複数の伝送路９００を介して送信された複数のデータ信号ＳＩＧをそれぞれ受信するものである。

送信装置２１０は、位相同期回路２１３と、複数の送信部２１１とを有している。位相同期回路２１３は、クロック信号ＣＫtxに基づいて、クロック信号ＣＫtx1を生成するものである。この位相同期回路２１３は、例えば、上記実施の形態等に係る位相同期回路が適用されている。複数の送信部２１１は、複数の伝送路９００を介して、受信装置３１０に対して複数のデータ信号ＳＩＧをそれぞれ送信するものである。各送信部２１１は、シリアライザ２０２と、ドライバ２０３とを有している。各送信部２１１のシリアライザ２０２には、位相同期回路２１３から、いくつかのバッファ２１２を介して、クロック信号ＣＫtx1が供給されるようになっている。

受信装置３２０は、位相同期回路３１３と、複数の受信部３１１とを有している。位相同期回路３１３は、クロック信号ＣＫrxに基づいて、クロック信号ＣＫrx1を生成するものである。この位相同期回路３１３は、例えば、上記実施の形態等に係る位相同期回路が適用されている。複数の受信部３１１は、送信装置２１０から、複数の伝送路９００を介して送信された複数のデータ信号ＳＩＧをそれぞれ受信するものである。各受信部３１１は、レシーバ３０１と、ＣＤＲ３０３と、デシリアライザ３０４とを有している。各受信部３１１のＣＤＲ３０３には、位相同期回路３１３から、いくつかのバッファ３１２を介して、クロック信号ＣＫrx1が供給されるようになっている。

（適用例３）
図３９は、適用例３に係る通信システム１２０の一構成例を表すものである。通信システム１２０は、送信装置２２０と、受信装置３２０とを備えている。送信装置２２０は、複数の伝送路９００を介して受信装置３２０に対して複数のデータ信号ＳＩＧをそれぞれ送信するとともに、伝送路９０１を介して受信装置３２０に対してクロック信号ＣＬＫを送信するものである。受信装置３２０は、送信装置２２０から複数の伝送路９００を介して送信された複数のデータ信号ＳＩＧをそれぞれ受信するとともに、送信装置２２０から伝送路９０１を介して送信されたクロック信号ＣＬＫを受信するものである。

送信装置２２０は、位相同期回路２１３と、複数の送信部２１１と、分周回路２２１と、ドライバ２２２とを有している。分周回路２２１は、位相同期回路２１３から、いくつかのバッファ２１２を介して供給されたクロック信号ＣＫtx1を分周することにより、分周クロック信号を生成するものである。ドライバ２２２は、分周回路２２１から供給された分周クロック信号に基づいて、クロック信号ＣＬＫを生成するものである。

受信装置３２０は、位相同期回路３２１と、複数の受信部３１１とを有している。位相同期回路３２１は、送信装置２２０から伝送路９０１を介して送信されたクロック信号ＣＬＫに基づいて、クロック信号ＣＫrx1を生成するものである。この位相同期回路３２１は、例えば、上記実施の形態等に係る位相同期回路が適用されている。各受信部３１１のＣＤＲ３０３には、この位相同期回路３２１から、いくつかのバッファ３１２を介して、クロック信号ＣＫrx1が供給されるようになっている。

（適用例４）
図４０は、適用例４に係る通信システム１３０の一構成例を表すものである。通信システム１３０は、送信装置２３０と、受信装置３３０とを備えている。送信装置２３０は、複数の伝送路９００を介して受信装置３３０に対して複数のデータ信号ＳＩＧをそれぞれ送信するものであり、受信装置３３０は、送信装置２３０から複数の伝送路９００を介して送信された複数のデータ信号ＳＩＧをそれぞれ受信するものである。

送信装置２３０は、位相同期回路２１３と、複数の送信部２３１とを有している。各送信部２３１は、位相同期回路２０１と、シリアライザ２０２と、ドライバ２０３とを有している。各送信部２３１の位相同期回路２０１には、位相同期回路２１３から、いくつかのバッファ２１２を介して、クロック信号ＣＫtx1が供給されるようになっている。

受信装置３３０は、位相同期回路３１３と、複数の受信部３３１とを有している。各受信部３３１は、レシーバ３０１と、位相同期回路３０２と、ＣＤＲ３０３と、デシリアライザ３０４とを有している。各受信部３３１の位相同期回路３０２には、位相同期回路３１３から、いくつかのバッファ３１２を介して、クロック信号ＣＫrx1が供給されるようになっている。

（適用例５）
図４１は、適用例５に係る通信システム１４０の一構成例を表すものである。通信システム１４０は、送信装置２４０と、受信装置３４０とを備えている。送信装置２４０は、複数の伝送路９００を介して受信装置３４０に対して複数のデータ信号ＳＩＧをそれぞれ送信するとともに、伝送路９０１を介して受信装置３４０に対してクロック信号ＣＬＫを送信するものである。受信装置３４０は、送信装置２４０から複数の伝送路９００を介して送信された複数のデータ信号ＳＩＧをそれぞれ受信するとともに、送信装置２４０から伝送路９０１を介して送信されたクロック信号ＣＬＫを受信するものである。

送信装置２４０は、位相同期回路２１３と、複数の送信部２３１と、分周回路２２１と、ドライバ２２２とを有している。分周回路２２１、および各送信部２３１の位相同期回路２０１には、位相同期回路２１３から、いくつかのバッファ２１２を介して、クロック信号ＣＫtx1が供給されるようになっている。

受信装置３４０は、位相同期回路３２１と、複数の受信部３３１とを有している。各受信部３３１の位相同期回路３０２には、位相同期回路３２１から、いくつかのバッファ３１２を介して、クロック信号ＣＫrx1が供給されるようになっている。

（適用例６）
図４２は、適用例６に係る通信システム１５０の一構成例を表すものである。通信システム１５０は、通信装置２５０と、通信装置３５０とを備えている。通信装置２５０は、伝送路９００を介して通信装置３５０に対してデータ信号ＳＩＧを送信するとともに、通信装置３５０から伝送路９０２を介して送信されたデータ信号ＳＩＧを受信するものである。通信装置３５０は、伝送路９０２を介して通信装置２５０に対してデータ信号ＳＩＧを送信するとともに、通信装置２５０から伝送路９００を介して送信されたデータ信号ＳＩＧを受信するものである。

通信装置２５０は、位相同期回路２５１と、シリアライザ２０２と、ドライバ２０３と、レシーバ２５２と、ＣＤＲ２５３と、デシリアライザ２５４とを有している。この通信装置２５０は、図３７に示した送信装置２００および受信装置３００の両方の機能を有するものである。

通信装置３５０は、位相同期回路３５１と、レシーバ３０１と、ＣＤＲ３０３と、デシリアライザ３０４と、シリアライザ３５２と、ドライバ３５３とを有している。この通信装置３５０は、図３７に示した送信装置２００および受信装置３００の両方の機能を有するものである。

以上、いくつかの実施の形態および変形例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

例えば、上記の各実施の形態では、いわゆるゲーテッドＶＣＯ型のオシレータを用いたが、これに限定されるものではなく、これに代えて、例えば、インジェクションロック型のオシレータを用いてもよい。

また、例えば、上記の各実施の形態では、可変遅延回路２０の構成は図２に示した構成に限定されるものではない。例えば、図４３に示すような構成も可能である。この可変遅延回路９０は、遅延回路９９と、インバータ９１，９２と、インバータ９３と、制御信号生成部９４とを有している。遅延回路９９は、クロック信号ＣＫinを、所定の遅延量だけ遅延させて出力するものである。この所定の遅延量としては、例えば、クロック信号ＣＫinの１周期の１／４程度の長さにすることができる。インバータ９１は、クロック信号ＣＫinを反転させて出力するものであり、制御信号Ｃ１に応じて駆動力を調整可能に構成されたものである。具体的には、インバータ９１は、例えば、制御信号Ｃ１に応じて、使用するトランジスタの数や電流値を変化させることができるようになっている。インバータ９２は、遅延回路９９の出力信号を反転させて出力するものであり、制御信号Ｃ２に応じて駆動力を調整可能に構成されたものである。インバータ９１，９２の出力端子は互いに接続されており、インバータ９３の入力端子に導かれる。インバータ９３は、供給された信号を反転させて、クロック信号ＣＫ２として出力するものである。制御信号生成部９４は、制御信号ＣＴＬＰに基づいて、制御信号Ｃ１，Ｃ２を生成するものである。この構成により、可変遅延回路９０では、データ信号ＤＴと、遅延回路９９から出力されたデータ信号とが、インバータ９１，９２によりそれぞれ重み付けされ、足しあわされる。これにより、例えば、インバータ９１の駆動力を強くした場合には、クロック信号ＣＫ２の位相は進み、インバータ９２の駆動力を強くした場合には、クロック信号ＣＫ２の位相は遅れる。

次に、この技術を用いた位相同期回路について説明する。図４４は、本変形例に係る位相同期回路１Ｍの一構成例を表すものである。位相同期回路１Ｍは、可変遅延回路２０Ｅ，２０Ｆと、制御回路４０とを有している。制御回路４０は、可変遅延回路２０Ｅ，２０Ｆに制御信号ＣＴＬＰを供給するようになっている。図４５は、本変形例に係る可変遅延回路２０Ｅ，２０Ｆの一構成例を表すものである。インバータ１０１は、クロック信号ＣＫinを反転させて出力するものであり、制御信号Ｃ１に応じて駆動力を調整可能に構成されたものである。インバータ１０２は、遅延回路９９の出力信号を反転させて出力するものであり、制御信号Ｃ２に応じて駆動力を調整可能に構成されたものである。インバータ１０１，１０２の出力端子は互いに接続されており、インバータ１０３の入力端子に導かれる。インバータ１１１は、遅延回路９９の出力信号を反転させて出力するものであり、制御信号Ｃ１に応じて駆動力を調整可能に構成されたものである。インバータ１１２は、クロック信号ＣＫinを反転させて出力するものであり、制御信号Ｃ２に応じて駆動力を調整可能に構成されたものである。インバータ１１１，１１２の出力端子は互いに接続されており、インバータ１１３の入力端子に導かれる。遅延回路９９、インバータ１０１，１０２、およびインバータ１０３からなる回路ブロックは、可変遅延回路２０Ｅに対応し、遅延回路９９、インバータ１１１，１１２、およびインバータ１１３とからなる回路ブロックは、可変遅延回路２０Ｆに対応する。この構成では、例えば、インバータ１０１，１１１の駆動力を強くした場合には、可変遅延回路２０Ｅの出力信号（クロック信号ＣＫ２）の位相が進むとともに、可変遅延回路２０Ｆの出力信号の位相が遅れる。また、例えば、インバータ１０２，１１２の駆動力を強くした場合には、可変遅延回路２０Ｅの出力信号（クロック信号ＣＫ２）の位相が遅れるとともに、可変遅延回路２０Ｆの出力信号の位相が進む。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術は以下のような構成とすることができる。

（１）入力クロック信号の遷移を検出する検出部と、
第１の制御信号に応じた周波数を有するクロック信号を生成するとともに、前記検出部における検出結果に基づいて前記クロック信号の位相を変化させる発振部と、
第２の制御信号に応じて、前記入力クロック信号の位相と前記クロック信号の位相との間の位相差を調整する調整部と、
複数の比較タイミングで前記入力クロック信号の位相と前記クロック信号の位相とを比較し、その比較結果に基づいて前記第１の制御信号および前記第２の制御信号を生成する制御部と
を備えた位相同期回路。
（２）前記調整部は、前記入力クロック信号を前記第２の制御信号に応じた遅延量だけ遅延させる第１の遅延部を有し、
前記制御部は、前記第１の遅延部により遅延された入力クロック信号の位相と、前記クロック信号の位相とを比較する
前記（１）に記載の位相同期回路。
（３）前記調整部は、前記入力クロック信号を前記第２の制御信号に応じた遅延量だけ遅延させる第２の遅延部を有し、
前記検出部は、前記第２の遅延部により遅延された入力クロック信号の遷移を検出する
前記（１）に記載の位相同期回路。
（４）前記調整部は、前記クロック信号を前記第２の制御信号に応じた遅延量だけ遅延させる第３の遅延部を有し、
前記制御部は、前記入力クロック信号の位相と、前記第３の遅延部により遅延されたクロック信号の位相とを比較する
前記（１）に記載の位相同期回路。
（５）前記クロック信号を分周する分周部をさらに備え、
前記調整部は、前記分周部により分周されたクロック信号を前記第２の制御信号に応じた遅延量だけ遅延させる第４の遅延部を有し、
前記制御部は、前記入力クロック信号の位相と、前記第４の遅延部により遅延されたクロック信号の位相とを比較する
前記（１）に記載の位相同期回路。
（６）前記複数の比較タイミングは、第１の比較タイミングと、第２の比較タイミングとを含み、
前記制御部は、前記第１の比較タイミングでの第１の比較結果、および前記第２の比較タイミングでの第２の比較結果に基づいて、前記第１の制御信号および前記第２の制御信号を生成する
前記（１）から（５）のいずれかに記載の位相同期回路。
（７）前記制御部は、前記第１の比較結果と前記第２の比較結果とが互いに異なる場合には、前記第１の比較結果および前記第２の比較結果に基づいて前記第１の制御信号を生成する
前記（６）に記載の位相同期回路。
（８）前記制御部は、前記第１の比較結果と前記第２の比較結果とが互いに等しい場合には、前記第１の比較結果および前記第２の比較結果に基づいて前記第２の制御信号を生成する
前記（６）または（７）に記載の位相同期回路。
（９）前記制御部は、
前記第１の比較タイミングで前記入力クロック信号の位相と前記クロック信号の位相とを比較することにより前記第１の比較結果を生成する第１の比較部と、
前記第２の比較タイミングで前記入力クロック信号の位相と前記クロック信号の位相とを比較することにより前記第２の比較結果を生成する第２の比較部と
を有する
前記（６）から（８）のいずれかに記載の位相同期回路。
（１０）前記制御部は、前記第１の比較タイミングで前記入力クロック信号の位相と前記クロック信号の位相とを比較することにより前記第１の比較結果を生成するとともに、前記第２の比較タイミングで前記入力クロック信号の位相と前記クロック信号の位相とを比較することにより前記第２の比較結果を生成する比較部を有する
前記（６）から（８）のいずれかに記載の位相同期回路。
（１１）前記複数の比較タイミングは、前記第１の比較タイミングの前の第３の比較タイミングと、前記第１の比較タイミングの次の第４の比較タイミングと、前記第２の比較タイミングの前の第５の比較タイミングと、前記第２の比較タイミングの次の第６の比較タイミングとをさらに含み、
前記制御部は、前記第１の比較結果が、前記第３の比較タイミングでの第３の比較結果および前記第４の比較タイミングでの第４の比較結果のうちのどちらと一致するか、および、前記第２の比較結果が、前記第５の比較タイミングでの第５の比較結果および前記第６の比較タイミングでの第６の比較結果のうちのどちらと一致するかに基づいて、前記第１の制御信号および前記第２の制御信号を生成する
前記（６）から（１０）のいずれかに記載の位相同期回路。
（１２）前記クロック信号を分周する分周部をさらに備え、
前記制御部は、前記入力クロック信号の位相と、前記分周部により分周されたクロック信号の位相とを比較する
前記（１）から（１１）のいずれかに記載の位相同期回路。
（１３）前記発振部は、所定数の遷移に１回の割合で遷移を検出し、
前記複数の比較タイミングは、前記発振部がある遷移を検出してから次の遷移を検出するまでの期間に対応する期間内のタイミングである
前記（１）から（１２）のいずれかに記載の位相同期回路。
（１４）入力クロック信号の遷移を検出し、
第１の制御信号に応じた周波数を有するクロック信号を生成するとともに、前記入力クロック信号の遷移に基づいて前記クロック信号の位相を変化させ、
第２の制御信号に応じて、前記入力クロック信号の位相と前記クロック信号の位相との間の位相差を調整し、
複数の比較タイミングで前記入力クロック信号の位相と前記クロック信号の位相とを比較し、その比較結果に基づいて前記第１の制御信号および前記第２の制御信号を生成する
位相同期方法。
（１５）クロック信号を生成する第１の位相同期部と、
前記クロック信号を用いて通信を行う通信部と
を備え、
前記第１の位相同期部は、
入力クロック信号の遷移を検出する検出部と、
第１の制御信号に応じた周波数を有する前記クロック信号を生成するとともに、前記検出部における検出結果に基づいて前記クロック信号の位相を変化させる発振部と、
第２の制御信号に応じて、前記入力クロック信号の位相と前記クロック信号の位相との間の位相差を調整する調整部と、
複数の比較タイミングで前記入力クロック信号の位相と前記クロック信号の位相とを比較し、その比較結果に基づいて前記第１の制御信号および前記第２の制御信号を生成する制御部と
を有する
通信装置。
（１６）前記入力クロック信号を生成する第２の位相同期部をさらに備えた
前記（１５）に記載の通信装置。
（１７）前記通信部は、データ信号を送信する送信部を有する
前記（１５）または（１６）に記載の通信装置。
（１８）前記通信部は、データ信号を受信する受信部を有する
前記（１５）から（１７）のいずれかに記載の通信装置。

本出願は、日本国特許庁において２０１５年９月１１日に出願された日本特許出願番号２０１５−１７９０１９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。

当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (18)

1. 入力クロック信号の遷移を検出する検出部と、
   第１の制御信号に応じた周波数を有するクロック信号を生成するとともに、前記検出部における検出結果に基づいて前記クロック信号の位相を変化させる発振部と、
   第２の制御信号に応じて、前記入力クロック信号の位相と前記クロック信号の位相との間の位相差を調整する調整部と、
   複数の比較タイミングで前記入力クロック信号の位相と前記クロック信号の位相とを比較し、その比較結果に基づいて前記第１の制御信号および前記第２の制御信号を生成する制御部と
   を備えた位相同期回路。
2. 前記調整部は、前記入力クロック信号を前記第２の制御信号に応じた遅延量だけ遅延させる第１の遅延部を有し、
   前記制御部は、前記第１の遅延部により遅延された入力クロック信号の位相と、前記クロック信号の位相とを比較する
   請求項１に記載の位相同期回路。
3. 前記調整部は、前記入力クロック信号を前記第２の制御信号に応じた遅延量だけ遅延させる第２の遅延部を有し、
   前記検出部は、前記第２の遅延部により遅延された入力クロック信号の遷移を検出する
   請求項１に記載の位相同期回路。
4. 前記調整部は、前記クロック信号を前記第２の制御信号に応じた遅延量だけ遅延させる第３の遅延部を有し、
   前記制御部は、前記入力クロック信号の位相と、前記第３の遅延部により遅延されたクロック信号の位相とを比較する
   請求項１に記載の位相同期回路。
5. 前記クロック信号を分周する分周部をさらに備え、
   前記調整部は、前記分周部により分周されたクロック信号を前記第２の制御信号に応じた遅延量だけ遅延させる第４の遅延部を有し、
   前記制御部は、前記入力クロック信号の位相と、前記第４の遅延部により遅延されたクロック信号の位相とを比較する
   請求項１に記載の位相同期回路。
6. 前記複数の比較タイミングは、第１の比較タイミングと、第２の比較タイミングとを含み、
   前記制御部は、前記第１の比較タイミングでの第１の比較結果、および前記第２の比較タイミングでの第２の比較結果に基づいて、前記第１の制御信号および前記第２の制御信号を生成する
   請求項１に記載の位相同期回路。
7. 前記制御部は、前記第１の比較結果と前記第２の比較結果とが互いに異なる場合には、前記第１の比較結果および前記第２の比較結果に基づいて前記第１の制御信号を生成する
   請求項６に記載の位相同期回路。
8. 前記制御部は、前記第１の比較結果と前記第２の比較結果とが互いに等しい場合には、前記第１の比較結果および前記第２の比較結果に基づいて前記第２の制御信号を生成する
   請求項６に記載の位相同期回路。
9. 前記制御部は、
   前記第１の比較タイミングで前記入力クロック信号の位相と前記クロック信号の位相とを比較することにより前記第１の比較結果を生成する第１の比較部と、
   前記第２の比較タイミングで前記入力クロック信号の位相と前記クロック信号の位相とを比較することにより前記第２の比較結果を生成する第２の比較部と
   を有する
   請求項６に記載の位相同期回路。
10. 前記制御部は、前記第１の比較タイミングで前記入力クロック信号の位相と前記クロック信号の位相とを比較することにより前記第１の比較結果を生成するとともに、前記第２の比較タイミングで前記入力クロック信号の位相と前記クロック信号の位相とを比較することにより前記第２の比較結果を生成する比較部を有する
    請求項６に記載の位相同期回路。
11. 前記複数の比較タイミングは、前記第１の比較タイミングの前の第３の比較タイミングと、前記第１の比較タイミングの次の第４の比較タイミングと、前記第２の比較タイミングの前の第５の比較タイミングと、前記第２の比較タイミングの次の第６の比較タイミングとをさらに含み、
    前記制御部は、前記第１の比較結果が、前記第３の比較タイミングでの第３の比較結果および前記第４の比較タイミングでの第４の比較結果のうちのどちらと一致するか、および、前記第２の比較結果が、前記第５の比較タイミングでの第５の比較結果および前記第６の比較タイミングでの第６の比較結果のうちのどちらと一致するかに基づいて、前記第１の制御信号および前記第２の制御信号を生成する
    請求項６に記載の位相同期回路。
12. 前記クロック信号を分周する分周部をさらに備え、
    前記制御部は、前記入力クロック信号の位相と、前記分周部により分周されたクロック信号の位相とを比較する
    請求項１に記載の位相同期回路。
13. 前記発振部は、所定数の遷移に１回の割合で遷移を検出し、
    前記複数の比較タイミングは、前記発振部がある遷移を検出してから次の遷移を検出するまでの期間に対応する期間内のタイミングである
    請求項１に記載の位相同期回路。
14. 入力クロック信号の遷移を検出し、
    第１の制御信号に応じた周波数を有するクロック信号を生成するとともに、前記入力クロック信号の遷移に基づいて前記クロック信号の位相を変化させ、
    第２の制御信号に応じて、前記入力クロック信号の位相と前記クロック信号の位相との間の位相差を調整し、
    複数の比較タイミングで前記入力クロック信号の位相と前記クロック信号の位相とを比較し、その比較結果に基づいて前記第１の制御信号および前記第２の制御信号を生成する
    位相同期方法。
15. クロック信号を生成する第１の位相同期部と、
    前記クロック信号を用いて通信を行う通信部と
    を備え、
    前記第１の位相同期部は、
    入力クロック信号の遷移を検出する検出部と、
    第１の制御信号に応じた周波数を有する前記クロック信号を生成するとともに、前記検出部における検出結果に基づいて前記クロック信号の位相を変化させる発振部と、
    第２の制御信号に応じて、前記入力クロック信号の位相と前記クロック信号の位相との間の位相差を調整する調整部と、
    複数の比較タイミングで前記入力クロック信号の位相と前記クロック信号の位相とを比較し、その比較結果に基づいて前記第１の制御信号および前記第２の制御信号を生成する制御部と
    を有する
    通信装置。
16. 前記入力クロック信号を生成する第２の位相同期部をさらに備えた
    請求項１５に記載の通信装置。
17. 前記通信部は、データ信号を送信する送信部を有する
    請求項１５に記載の通信装置。
18. 前記通信部は、データ信号を受信する受信部を有する
    請求項１５に記載の通信装置。

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