DE69333899T2

DE69333899T2 - Digitaler demodulator mit frequenz- und zeitsteuerung bzw.-regelung

Info

Publication number: DE69333899T2
Application number: DE69333899T
Authority: DE
Inventors: E. James PETRANOVICH
Original assignee: Skyworks Solutions Inc
Current assignee: Skyworks Solutions Inc
Priority date: 1992-12-31
Filing date: 1993-12-30
Publication date: 2006-08-03
Anticipated expiration: 2013-12-31
Also published as: EP0746931A1; DE69333899D1; US5625652A; JP3803705B2; EP0746931A4; EP0746931B1; US5524127A; WO1994016512A1; JPH08505499A; AU5963194A; US5376894A; CA2152781A1; CA2152781C; SG49335A1; US5594758A; US5610949A; ATE308843T1

Description

Querverweis zu zugehörigen Anmeldungen
Diese Anmeldung bezieht sich auf ebenfalls anhängige Anmeldung mit der Serien Nr. 08/013,625, hinterlegt am 4. Februar 1993, erteilt als US 5722040 , welche auf denselben Zessionar übertragen ist.
Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich allgemein auf die Demodulation von digitalen bzw. Digitalsignalen und insbesondere auf die Demodulation von QPSK Signalen (quadature phase shift keyed signals, Quadratur-Phasenumtastsignalen).
Hintergrund der Erfindung
Gegenwärtig basiert das Design von kommerziellen drahtlosen Telefonsystemen in erster Linie auf analogen Signalverarbeitungs- und Übertragungstechniken. Die Verwendung von digitalen Techniken in anderen Übertragungssystemen hat in einer verbesserten Systemleistung aufgrund einer Reduktion in einer Signalinterferenz und eines Rauschens resultiert, das unter Verwendung von digitalen Techniken erzielt wird. Es ist daher wünschenswert, eine digitale Signalverarbeitungs- und digitale Übertragungstechnik in die nächste Generation von schnur- bzw. drahtlosen Telefonen zu inkorporieren.
Derartige drahtlose Telefonsysteme umfassen bzw. beinhalten typischerweise eine batteriebetriebene tragbare Station (Handset) und eine Basisstation. Die Basisstation ist optimal mit anderen Telekommunikationsnetzwerken verbunden. Obwohl die Erfindung in jeglichen digitalen Übertragungssystemen verwendet werden kann, wird ihre Verwendung hierin zur Anwendung in digitalen drahtlosen Telefonsystemen (DCT) beschrieben.
Kommunikationskanäle zwischen den Handteilen bzw. Handsets und Basisstationen in DCT Systemen können unter Verwendung von geschlitzter ALOHA, einer gut bekannten TDMA (time division multiple access, Zeitunterteilungs-Mehrfachzugriff) Technik aufgebaut sein bzw. werden. Das DCT System kann beispielsweise unter Verwendung von TDD (time division duplexing, Zeitunterteilungsduplexing) für ein Übertragen von Information zwischen den Handteilen und der Basisstation kommunizieren. Es ist typisch in derartigen Systemen, sowohl in Bündel- als auch kontinuierlichen Moden zu arbeiten. Der Bündelmodus wird allgemein verwendet, um Nachrichten zu übermitteln und um Kontroll- bzw. Steuer- bzw. Regelinformation zu übertragen, d.h. eine Verbindung zwischen der Basisstation und einem speziellen Handteil aufzubauen. Sobald alle der Steuerungs- bzw. Regelfunktionen zum Aufbauen einer Verbindung ausgeführt wurden, können Daten, z.B. Stimm- bzw. Sprachdaten unter Verwendung einer Serie von kontinuierlichen Bündeln bzw. Bursts übertragen werden, die als der kontinuierliche Modus bezeichnet sind.
Eine übliche Form von digitaler Kommunikation wendet eine digitale Modulationstechnik an, die als Phase Shift Keying bzw. Phasenumtasten (PSK) bekannt ist. In PSK wird die Phase eines Trägersignals zwischen zwei oder mehreren Werten in Antwort auf binäre Daten umgeschaltet, die die In formation darstellen, die zu kommunizieren ist. Wo nur zwei Übertragungsphasen zur Verfügung gestellt sind bzw. werden, stellt jede Phase eine einzige binäre Zahl dar. Beispielsweise kann das Trägersignal geschaltet werden, so daß seine Phase 180° in Antwort auf binär "1" ist, und auf 0° in Antwort auf binär "0" geschaltet werden. Diese Technik ist als phase reversed keying (PRK) bekannt. Die PRK-Wellenform kann geschrieben werden als ϕ1(t) = A sin (ωct) (1) ϕ2(t) = –A sin (ωct) (2)wo ω_c die Winkelfrequenz des Trägers ist und ϕ₁ und ϕ₂ die Phasen des PRK-Signals sind. Die PRK-Wellenform gemäß den Gleichungen (1) und (2) ist in 1 gezeigt.
Um eine Bandbreiteneffizienz zu erhöhen (die Anzahl von Bits, die pro Zeiteinheit übertragen werden), wird eine Technik, die als Quadratur PSK (QPSK) bekannt ist, verwendet. In QPSK stellt jede Übertragungsphase zwei Bits von Daten dar, wodurch die Datenmenge erhöht wird, die über jedes Phasenintervall übertragen werden kann. Der Vorteil einer QPSK Modulation ist, daß sowohl die In- bzw. Ein-Phase (I) als auch die Quadratur (Q) Abschnitte des Trägersignals moduliert und kombiniert werden können, um das QPSK Signal auszubilden. Beispielsweise zeigt 2a einen nicht modulierten Phasenlage-Einsteller des Trägersignals. 2b und 2c zeigen den modulierten Träger von jedem des I- und Q-Abschnitts des Trägersignals. Das QPSK Signal kann dargestellt werden durch: ϕ1 = A cos (ωct) (3) ϕ2 = –A sin (ωct) (4) ϕ3 = –A cos (ωct) (5) ϕ4 = A sin (ωct) (6)
Das Phasenlage-Einstelldiagramm, das in 2d gezeigt ist, resultiert aus der Kombination der I- und Q-Abschnitte des Trägersignals.
3 ist ein Blockdiagramm eines kohärenten QPSK Demodulators gemäß dem Stand der Technik. Wie gezeigt, ist bzw. wird das QPSK Trägersignal durch Bandpaßfilter 500 empfangen und gefiltert. Das Filter 500 weist eine unerwünschte Interferenz eines benachbarten Kanals und thermisches Rauschen zurück. Typischerweise wird eine automatische Verstärkungsregelung bzw. -steuerung (AGC) 502 verwendet, um das Energieniveau des empfangenen Signals einzustellen. In einem TDMA System können große Bündel-zu-Bündel-Niveauunterschiede, die aus einem Abwärtsverbindungs-Schwinden bzw. -Fading aufgrund von atmosphärischer Dämpfung bzw. Schwächung, einem Abstand und einer Streuung resultieren, signifikant variieren. Somit detektiert AGC 502 die Spitzenleistung des empfangenen Signals und stellt ein Feedback bzw. eine Rückkopplung zu dem Empfänger zur Verfügung, so daß die Verstärkerniveaus des Empfängers gemäß der Stärke des empfangenen Signals eingestellt werden können. Eine Leistungsunterteilungseinrichtung 504 ist zur Verfügung gestellt, um den Leistungsniveauunterschied in der Trägerphase und in den Bitzeitpunkts-Wiederherstellungsschaltungen 506 bzw. 508 zu kompensieren.
Die Trägerphasen-Wiederherstellungsschaltung 506 extrahiert die I- und Q-Signal-Komponenten aus dem empfangenen PSK Signal. Die 90° Hybridschaltung 510 wird verwendet, um die I- und Q-Signale zu trennen. Zu diesem Zweck wird das I-Signal mit cos(ω_ct) gemischt und das Q-Signal wird mit sin(ω_ct) durch die Mischeinrichtungen 514 bzw. 512 ge mischt. Integratoren 518 und 516 werden verwendet, um die Energie des abwärts umgewandelten bzw. konvertierten Signals über jedes Zeitintervall entsprechend einer gut bekannten Beziehung zu detektieren:
wo f(t) das Signal ist (d.h. ideal f (t) = ϕ1, ϕ2, ϕ3 oder ϕ4 über das Intervall t1 bis t2) und E die Energie des Signals über das Zeitintervall t1 bis t2 ist. Da es zwei Übertragungsphasen für jedes der I- und Q-Signale gibt und diese durch eine 180° Phasenverschiebung getrennt sind, ist die Phase der Signale über ein gegebenes Zeitintervall entweder +E oder –E, wie dies in 4 gezeigt ist.
4 zeigt, daß, wenn die detektierte Energie des In-Phasen-Signals –E ist, die Wahrscheinlichkeit, daß das empfangene Signal mit der Übertragungsphase ϕ2 (Gleichung 4) übereinstimmt, am größten ist, und wenn die detektierte Energie des In-Phasen-Signals +E ist, die Wahrscheinlichkeit, daß das empfangene Signal mit der Übertragungsphase ϕ4 (Gleichung 6) übereinstimmt, am größten ist. In ähnlicher Weise zeigt 4, daß, wenn die detektierte Energie des Quadratursignals –E ist, die Wahrscheinlichkeit, daß das empfangene Signal ϕ3 entspricht (Gleichung 5), am größten ist, und wenn die detektierte Energie des Quadratursignals +E ist, dann die Wahrscheinlichkeit, daß das empfangene Signal mit ϕ1 (Gleichung 3) übereinstimmt, am größten ist.
Indem neuerlich auf 3 Bezug genommen wird, bestimmen I- und Q-Entscheidungsschaltungen 520 und 522 die Übertragungsphase des empfangenen Signals und rekonstruieren die Übertragungsdaten, d.h. die binären Daten, die durch die Phase des Signals dargestellt bzw. repräsentiert sind. Die rekonstruierten binären Daten, die von den Entscheidungsschaltungen 520 und 522 ausgegeben werden, werden dann in einen einzigen seriellen Strom von binären Daten durch den Parallel-zu-Seriell-Wandler bzw. -Konverter 524 kombiniert.
In den meisten Übertragungssystemen, beinhaltend DCT Systeme, erfordert eine Kommunikation zwischen einer empfangenden Einheit und einer übertragenden Einheit eine Bündelsynchronisierung. Eine derartige Synchronisierung ist bzw. wird typischerweise durch ein Bereitstellen der demodulierten binären Daten zu einem Korrelator erreicht, welcher ein bekanntes Muster, wie eine vordefinierte Präambel detektiert. Eine Detektion der Präambel oder eines anderen bekannten Musters erlaubt es dem Demodulator, seinen Zeitpunkt mit dem empfangenen PSK Signal so zu synchronisieren, daß der Demodulator die empfangenen Symbole decodieren kann.
Es ist gut bekannt, den Demodulatorzeitpunkt auf die empfangenen Signale während eines Betriebs in einer kontinuierlichen Art fein abzustimmen, um eine Systemleistung zu optimieren und einen Fehler zu reduzieren. Ein derartiges Feinabstimmen kann durch die Symbolzeitpunkts-Wiederherstellungsschaltung 508 zur Verfügung gestellt sein, die in 3 gezeigt ist. Eine typische Symbolzeitpunkts-Wiederherstellungsschaltung würde bestimmen, innerhalb welcher Zeitintervalle die maximale Menge an Energie empfangen ist bzw. wird. Diese Intervalle sollten mit den Symbolintervallen des empfangenen Signals übereinstimmen. So veranlaßt die Symbolzeitpunkts-Wiederherstellungsschaltung 508 die Entscheidungsschaltungen 520 und 522, die Phase des empfangenen Signals so zu bestimmen, daß die Entscheidung mit nur einem einzigen Symbol übereinstimmt bzw. diesem entspricht.
Es wurde gefunden, daß der analoge Demodulator von 3 vereinfacht werden kann, indem die Integrations- und Entscheidungsfunktionen digitalisiert werden. 5 ist ein Blockdiagramm eines derartigen digitalen Demodulators.
Nach einem Demodulieren des empfangenen Signals unter Verwendung eines Mischers 530 wird das PSK Signal bei einer Frequenz größer als dem Doppelten der Nyquist-Frequenz abgetastet bzw. erfaßt, wobei die Nyquist-Rate bzw. -Geschwindigkeit die höchste Frequenz des nach abwärts konvertierten PSK Signals ist. Es wurde gefunden, das durch ein Bestimmen der Null-Durchgänge des Signals in bezug auf die Zeit und ein Referenzieren der Null-Durchgänge auf eine Bezugs- bzw. Referenzübertragungsphase, die Phase des empfangenen Signals bestimmt werden kann. Ein Wellenform-Digitalisierer 532 tastet das nach abwärts konvertierte Signal ab, das in 5 allgemein bei 536 dargestellt ist. Der digitale Null-Durchgang Signalprozessor (DSP) 534 schätzt die Null-Durchgänge der abgetasteten Wellenform ab und vergleicht dann diese mit jenen von jeder der möglichen übertragenen Wellenformen, um die Phase des empfangenen Signals zu bestimmen.
Jedoch kann diese Technik relativ kompliziert werden aufgrund des iterativen Kurvenanpassens bzw. -fittens für tri gometrische Funktionen, welches notwendig ist, um die Phase des empfangenen Signals zu bestimmen. Weiters verschlechtern Rauschen, Intersymbolinterferenz bzw. Interferenz zwischen Symbolen und eine Zeitpunktsfehlausrichtung das empfangene Signal, so daß nur eine beste Kurve statt einer exakten Kurve identifiziert werden kann.
Um diese Probleme zu vermeiden, wurde eine Phasenprogressions-Digitalisiertechnik nahegelegt bzw. vorgeschlagen. Diese Technik umgeht den Wellenformdigitalisierer 532 und die komplizierten Null-Durchgangs DSP 534 durch ein direktes Digitalisieren der Signalphase. Diese Technik verwendet einen Zähler zum Zählen von jedem Zyklus des empfangenen PSK Signals entweder auf Aufwärts-Kreuzungen bzw. -Durchgängen oder Abwärts-Durchgängen. Eine festgelegte Abtastrate wird gewählt, um wenigstens gleich der Nyquist-Rate der Modulation zu sein, d.h. wenigstens zweimal der Symbol- bzw. Zeichenrate. Optimal wird eine Anzahl von Zyklen zwischen den Proben auftreten. Die Probenmarkierungsfälle, d.h. ein Aufwärts-Durchgang oder ein Abwärts-Durchgang in der Zeit. Somit wird die Phase des empfangenen Signals durch ein Vergleichen der Zeit der Ereignisse bestimmt, die in jeder Symbolperiode bzw. Periode eines Symbols auftreten.
Beispielsweise soll die Phasenprogressionsdarstellung berücksichtigt werden, die in 6 gezeigt ist. Die Phasenprogressionsdarstellung zeichnet die Ereignisse als eine Funktion der Zeit auf. Das PSK Signal ist unter dem Ausdruck bzw. der Darstellung gezeigt. Die Proben oder Ereignisse werden ebenso wie die Zeit von jedem Ereignis numeriert. Die Kurvenanpassung zum Bestimmen der Phase von jedem Symbol wird ein System von parallelen Linien, wo jede Linie einer der möglichen Übertragungsphasen entspricht. Unter Verwendung dieser Technik wird die gesamte Amplitudeninformation verworfen und ein trigometrisches Kurvenanpassen bzw. -fitten kann vermieden werden.
Leider hat diese Technik ebenfalls zahlreiche Beschränkungen. Insbesondere ist die Abtastfrequenz in einem derartigen Schema kritisch mit der Signalfrequenz dahingehend verbunden, daß eine Probe entweder auf Aufwärts-Null-Durchgängen oder Abwärts-Null-Durchgängen auftreten muß. D.h., wann immer das Signal einer Frequenzverschiebung, für welche gut bekannt ist, daß sie in Kommunikationssystemen auftritt, oder Frequenzänderungen aus anderen Gründen unterliegt, wird die Abtastgeschwindigkeit bzw. -rate eine konstante Einstellung erfordern, um derartigen Frequenzänderungen zu folgen.
EP-A0 149 546 beschreibt einen Empfänger für ein Leistungsleitungs-Kommunikationssystem, welches einen Demodulator zum Trennen eines digitalen Signals von einem empfangenen phasenverschobenen modulierten Trägersignal trennt. Der Demodulator wandelt das empfangene Signal in ein Quadratwellensignal um, welches abgetastet wird, um eine Serie von binären Ausgabewerten zu produzieren, in welchen Übergänge auftreten, deren Zeitpunkt von der Phase des empfangenen Trägersignals abhängt. Der Zeitpunkt der Übergänge wird verwendet, um Vektoren mit vier Phasen für jedes Symbolintervall zu generieren bzw. zu erzeugen, und diese werden in vier überlappende Sequenzen von Fenstern gruppiert, wobei die Dauer von jedem Fenster gleich dem Symbolintervall ist. Die Anwesenheit eines Trägersignals und seiner Synchronisation werden durch ein Wählen von einer der Se quenzen von Fenstern in Übereinstimmung mit einem vorher bestimmten Kriterium bestimmt.
Dementsprechend besteht unverändert ein Erfordernis für einen digitalen Demodulator, welcher die Phase des empfangenen Signals unabhängig von Frequenzänderungen oder eine Verschiebung des empfangenen PSK Signals detektieren kann, welcher relativ billig und einfach zu implementieren ist.
Zusammenfassung der Erfindung
In Übereinstimmung mit einem ersten Aspekt der vorliegenden Erfindung wird ein Demodulator zur Verwendung in einem digitalen Kommunikationssystem zur Verfügung gestellt, wie er in Anspruch 1 definiert ist.
In Übereinstimmung mit einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zum Demodulieren eines Phasenumtastsignals zur Verfügung gestellt, wie es in Anspruch 11 definiert ist.
In einer bevorzugten Ausbildung werden die digitalen Daten in überlappende Fenster von Daten gruppiert. Der digitale Demodulator gemäß dieser bevorzugten Ausbildung umfaßt einen einzigen bzw. einzigartigen Wort-Detektor bzw. Detektor für ein einziges Wort, eine Zeitpunktwiederherstellungs-Steuer- bzw. -Regeleinrichtung und eine Frequenzsteuer- bzw. -regeleinrichtung bzw. einen Frequenz-Controller. Die decodierten Daten werden an den Detektor für das einzige bzw. einzelne Wort ausgegeben, welcher die decodierten Daten mit einem vorbestimmten einzigen Wort korreliert. Wenn das einzige Wort detektiert wurde, gibt der Detektor des einzelnen Worts ein Signal aus, welches anzeigt, innerhalb welchem der überlappenden Fenster das einzige Wort detektiert wurde.
Die Frequenzsteuer- bzw. -regeleinrichtung überwacht die Phasenabschätzungen, die durch den Datendecoder zur Verfügung gestellt sind bzw. werden, und vergleicht diese mit der nächstliegenden der möglichen Übertragungsphasen, um einen Phasenfehler zu bestimmen. Da eine Änderung in einem Phasenfehler über ein Symbolintervall für eine Frequenzverschiebung anzeigend bzw. hinweisend ist, bestimmt die Frequenzsteuer- bzw. -regeleinrichtung eine Frequenzversetzung von Zeit zu Zeit, um die Frequenz des empfangenen PSK Signals zu verfolgen.
Die Takt- bzw. Zeitpunktswiederherstellungs-Steuer- bzw. -Regeleinrichtung verwendet die Frequenzversetzung, um den Phasenfehler einzustellen, der nach jeder Symbolperiode bestimmt ist bzw. wird. Wenn der Symbolzeitpunkt des Demodulators mit dem Zeitpunkt der empfangenen Symbole synchronisiert war, würde der Phasenfehler sich Null nähern. Wenn der Phasenfehler jedoch größer als ein bestimmter Schwellwert ist, muß der Zeitpunkt des Demodulators vorgestellt oder verzögert werden, um ihn mit dem Zeitpunkt der empfangenen Signale zu synchronisieren. Die Zeitgeberwiederherstellungs-Steuer- bzw. -Regeleinrichtung umfaßt frühe und späte Zählungen, um eine Zählung beizubehalten, die sich auf den Phasenfehler in einem frühen Fenster bzw. einem späten Fenster bezieht. Wenn der Phasenfehler in der frühen Zählung größer als der Phasenfehler in der späten Zählung ist, wird der Zeitpunkt des Demodulators vorgestellt, und wenn der Phasenfehler in dem späten Zähler größer als der Phasenfehler in dem frühen Zähler ist, wird der Zeitpunkt des Demodulators verzögert.
In einer weiteren bevorzugten Ausbildung umfaßt der Phasendecoder einen Decoder bzw. eine Decodiereinrichtung der momentanen Phase, eine Abschätzeinrichtung der momentanen Phase und einen differentiellen bzw. Differentialdecoder, wenn die übertragenen Signale differentiell codiert sind bzw. werden. Der Decoder der momentanen Phase identifiziert, wenn Übergänge in den digitalen Daten auftreten. Die Abschätzungseinrichtung der momentanen Phase schätzt basierend darauf, wenn die Übergänge auftreten, die momentane Phase des empfangenen Signals ab und mittelt eine Anzahl von Abschätzungen der momentanen Phase miteinander. Der Differentialdecoder berechnet den Phasenunterschied zwischen aufeinanderfolgend empfangenen Symbolen basierend auf den Phasenabschätzungen entsprechend Fenstern, die denselben Zeitpunkt bzw. Takt aufweisen.
In noch einer weiteren bevorzugten Ausbildung werden die digitalen Daten durch ein Beschränken des empfangenen analogen Signals und ein Abtasten des limitierten Signals ausgebildet, wodurch im wesentlichen alle Amplitudencharakteristika von dem empfangenen PSK Signal vor einer Demodulation entfernt werden.
Kurze Beschreibung der Zeichnungen
Die vorliegende Erfindung wird besser verstanden werden und ihre zahlreichen Gegenstände und Vorteile werden unter Bezugnahme auf die folgende detaillierte Beschreibung der Erfindung ersichtlich werden, wenn sie im Zusammenhang mit den folgenden Zeichnungen genommen wird, in welchen:
1 graphisch eine PRK Wellenform darstellt bzw. repräsentiert;
2 ein Phasenlage-Einstelldiagramm eines QPSK Signals zeigt;
3 ein Blockdiagramm eines QPSK Demodulators gemäß dem Stand der Technik ist;
4 eine Energiedetektionseinhüllende von QPSK Symbolen zeigt;
5 ein Blockdiagramm eines digitalen PSK Demodulators gemäß dem Stand der Technik ist;
6 ein Phasenprogressionsausdruck einer PSK Wellenform ist;
7 ein Blockdiagramm eines digitalen Demodulators gemäß der vorliegenden Erfindung ist;
8 die Signaleingabe zu und die Signalausgabe von einem Beschränkungsverstärker zeigt;
9 ein Beispiel eines Fenster/Symbolzeitpunkts ist, das vier Fenster pro Symbolperiode verwendet;
10 ein Zeitpunktsdiagramm ist, das eine gewünschte Takt- bzw. Zeitpunktseinstellung für eine Feinabstimmungs-Demodulatorsynchronisation zeigt;
11 ein Blockdiagramm einer bevorzugten Ausbildung eines Phasendetektors gemäß der vorliegenden Erfindung ist;
12 ein Blockdiagramm einer bevorzugten Ausbildung eines Decoders einer momentanen Phase gemäß der vorliegenden Erfindung ist;
13 ein Blockdiagramm einer bevorzugten Ausbildung einer Abschätzeinrichtung einer momentanen Phase gemäß der vorliegenden Erfindung ist;
14 ein Blockdiagramm einer bevorzugten Ausbildung eines Differentialphasendecoders gemäß der vorliegenden Erfindung ist;
15 ein Blockdiagramm einer bevorzugten Implementierung der Abschätzeinrichtung der momentanen Phase des Differentialdecoders und des Datendecoders gemäß der vorliegenden Erfindung ist;
16 graphisch eine Symbolphasenverschiebung von nahezu 360° in bezug auf ein Synchronisationsfenster gemäß der vorliegenden Erfindung darstellt;
17 eine exemplarische bzw. beispielhafte Sequenz von digitalen Daten zeigt und Übergänge bezeichnet, die innerhalb dieser Sequenz auftreten;
18 graphisch eine Quadranten- und Oktantenaufzeichnungen für ein π/4 QPSK Signal gemäß der vorliegenden Erfindung darstellt;
19 ein Blockdiagramm einer bevorzugten Ausbildung einer automatischen Frequenzsteuer- bzw. -regeleinrichtung gemäß der vorliegenden Erfindung ist;
20 ein Blockdiagramm einer bevorzugten Implementierung der automatischen Frequenzsteuer- bzw. -regeleinrichtung gemäß der vorliegenden Erfindung ist;
21 ein Blockdiagramm einer bevorzugten Ausbildung einer automatischen Takt- bzw. Zeitgeberwiederherstellungs-Steuer- bzw. -Regeleinrichtung gemäß der vorliegenden Erfindung ist;
22A ein Flußdiagramm der AFC und ATRC Softwareroutine gemäß der vorliegenden Erfindung ist;
22B ein Flußdiagramm der ATRC Softwareroutine gemäß der vorliegenden Erfindung ist; und
23 ein Blockdiagramm einer bevorzugten Ausbildung eines Detektors eines einzelnen bzw. einzigen Worts gemäß der vorliegenden Erfindung ist.
Detaillierte Beschreibung
7 zeigt ein Blockdiagramm eines Abschnitts einer Hoch- bzw. Radiofrequenz (RF) Empfänger/Signalprozessors, der allgemein mit 20 bezeichnet ist, enthaltend einen digitalen Demodulator, der in Übereinstimmung mit der vorliegenden Erfindung konstruiert ist. Ein derartiger Empfänger hat die Vorteile niedriger Kosten, niedriger Komplexität und eines niedrigen Leistungsverbrauchs. Die Gesamtfunktion des Empfängers ist es, digitale Daten von einem analogen eingegebenen bzw. Eingabesignal (IF IN) rückzugewinnen bzw. wiederherzustellen und derartige digitale Daten zu einem zentralen bzw. Zentralprozessor 22 weiterzuleiten. IF IN in der bevorzugten Ausbildung ist ein π/4 differentielles codiertes eines quarternäres Phasenumtastsignal (DQPSK) in analoger Form. IF IN ist eine analoge Übertragung, die für verschiedene durch eine Phase dargestellte Symbole hinweisend ist. IF IN wird bei einer gegebenen Symbolgeschwindigkeit bzw. -rate übertragen. Jedes Phasensymbol ist für einen Satz von digitalen Daten repräsentativ, d.h. eine spezielle Bitsequenz. Obwohl die Anordnung, die in 7 gezeigt ist, eine Kombination einer Analog/Digitalvorrichtung ist, ist sie für eine Implementierung einer integrierten Schaltung geeignet.
Vom Empfänger 20 ist gezeigt, daß er allgemein ein Down- bzw. Abwärts-Konvertermodul 24, ein Beschränkermodul 26 und ein Demodulatormodul 28 umfaßt bzw. enthält. Der Abwärts-Konverter 24 dient, um IF IN von einer empfangenen Frequenz von etwa 250 MHz auf ein niedriges IF Signal mit etwa 1,152 MHz abwärts zu konvertieren. Die Beschränkungseinrichtung 26 dient sowohl zum Beschränken des niedrigen IF Signals oder des abwärts konvertierten Signals als auch zum Abtasten des Signals mit bzw. einer Abtast- bzw. Probenge schwindigkeit bzw. -rate, welche wenigstens die Nyquist-Rate des abwärts konvertierten Signals ist.
Das Demodulatormodul 28 stellt ein differentielles bzw. Differentialphasensignal von den Proben wieder her, die durch die Beschränkungseinrichtung 26 generiert sind. Eine derartige Rückgewinnung bzw. Wiederherstellung tritt durch ein Entfernen eines Frequenz- und Phasenfehlers auf, um die Detektion einer Phaseninformation aus dem Differentialphasensignal zu optimieren. Sobald eine differentielle bzw. Differentialphaseninformation aus dem abwärts konvertierten Signal erhalten bzw. rückgewonnen ist, können Phasensymbole bestimmt und in aktuelle digitale Daten umgewandelt werden, die zu dem Prozessor 22 ausgegeben werden.
Für das Abwärts-Konverter-Modul 24 ist gezeigt, daß es Bandpaßfilter 30, 32 und 34 und Mischeinrichtungen 36 und 38 enthält. Das Filter 30 eliminiert Signale außerhalb des Bands, enthaltend nachgemachte bzw. falsche Mischbilder und andere Kanalübertragungen, falls sie vorhanden sind, reduziert ein Rauschen und formt das gewünschte Signal. Das Filter 30 zeigt eine Antwort, die grob ein optimal "angepaßtes" Filter an ein Filter annähert, das vor einer Übertragung verwendet wurde.
Es wird erkannt bzw. geschätzt werden, daß die Konversion nach unten bzw. Abwärts-Konvertierung eines IF IN durch ein Passieren bzw. Durchleiten des Signals durch die Signalmischeinrichtungen 36 und 38 erzielt wird. Obwohl die tatsächlichen Frequenzen, die für das erste und zweite Signal gewählt sind, welche an die Mischer 36 bzw. 38 angelegt bzw. angewandt sind, sie jede Frequenz sein können, welche die notwendige Abwärts-Konvertierung erzielen wird, sind bestimmte Frequenzen aufgrund ihrer Nichtinterferenz-Charakteristika bevorzugt. Eine detailliertere Erklärung der Frequenzen, die gewählt sind bzw. werden und der Überlegungen, die sich auf eine derartige Auswahl beziehen, kann in der ebenfalls anhängigen Anmeldung, Serien Nr. 08/013,625, hinterlegt am 4. Februar 1993, erteilt als US 5722040 gefunden werden. In der bevorzugten Ausbildung konvertiert der Mischer 36 IF IN abwärts auf etwa 10,7 MHz.
Das Filter 32 führt allgemein dieselbe Funktion wie das Filter 30 aus, nämlich eine Bildzurückweisung, Rauschzurückweisung bzw. -unterdrückung und Signalformung. Der Mischer 38 stellt die endgültige Abwärts-Konversion von IF IN auf etwa 1,152 MHz zur Verfügung. Das Filter 34 ist ein diskretes Induktor-Kondensator- (LC-) Filter, welches in erster Linie Mischprodukte eliminiert, die während des Abwärts-Konvertierungsverfahrens auftreten.
Die primäre Funktion der Beschränkungseinrichtung 26 ist es, das abwärts konvertierte und gefilterte IF IN analoge Signal, das von dem Filter 34 ausgegeben ist, in ein digitales Signal ohne die Verwendung irgendeines Analog-zu-Digital-Wandlers umzuwandeln. Das digitale Signal, das durch die Beschränkungseinrichtung 26 generiert bzw. erzeugt ist, wird nachfolgend dem Demodulatormodul 28 zur weiteren Bearbeitung zur Verfügung gestellt.
Wie dies in 7 gezeigt ist, beinhaltet die Beschränkungseinrichtung 26 einen Verstärker 40 und einen Abtaster bzw. Probennehmer 42. In einer bevorzugten Ausbildung ist der Verstärker 40 ein hochverstärkender Verstärker derart, daß jede positive Eingabe eine Ausgabe generieren wird, die einen oberen Grenzwert aufweist, und jede negative Eingabe eine Ausgabe generieren wird, die einen unteren Grenzwert aufweist. Der Verstärker 40 wandelt das abwärts konvertierte Signal in ein diskretes Signal um, das einen Wert von A für alle positiven analogen Eingaben und einen Wert von B für alle negativen analogen Eingaben aufweist. Ein Beispiel der Ausgabe des Verstärkers 40 ist in 8 gezeigt.
Der Abtaster 42 tastet das diskrete Signal ab, das von dem Verstärker 40 ausgegeben ist bzw. wird, wodurch ein digitales Ausgabesignal zur Verfügung gestellt wird. Vorzugsweise sind die Abtastgeschwindigkeit bzw. -rate und die Dauer von IF IN in der Begrenzungseinrichtung 26 relativ integrale digitale Primfaktor-Vielfache der Symbolzeitdauer. Es ist auch bevorzugt für die Ablast- bzw. Probengeschwindigkeit, daß sie relativ nahe der Frequenz von IF IN an diesem Punkt ist (obwohl die Abtastgeschwindigkeit wenigstens die Nyquist-Geschwindigkeit des abwärts konvertierten Signals sein muß). In einer bevorzugten Ausbildung ist die Ablastgeschwindigkeit etwa 19,2 MHz. Es ist festzuhalten, daß das digitale Signal, das durch die Begrenzungseinrichtung 26 generiert ist, keine Information enthält, die sich auf die Amplitude des IF IN Signals bezieht (d.h. die Größe des empfangenen DQPSK Signals). Da die digitale Ausgabe darstellt, wenn ein abwärts konvertiertes Signal von positiv nach negativ und negativ nach positiv übergeht (Null-Durchgang), kann Information betreffend die Phase und die Frequenz des abwärts konvertierten Signals durch den Demodulator 28 bestimmt werden, wodurch eine Rückgewinnung bzw. Wiederherstellung des ursprünglich übertragenen Phasensymbols erlaubt ist, welches wiederum die Wiederherstellung der ursprünglichen digitalen Daten ermöglicht.
Wie dies in 7 gezeigt ist, beinhaltet der Demodulator 28 einen Phasendetektor 44, eine automatischen Frequenzsteuer- bzw. -regeleinrichtung (AFC) 46, eine automatische Zeitpunktwiederherstellungs-Steuer- bzw. -Regeleinrichtung (ATRC) 48, eine Datendecodiereinrichtung 50, einen Detektor 52 eines einzigartigen bzw. einzigen Worts und eine Interface-Steuer- bzw. -Regeleinrichtung 54. Prozessor 22 ist mit dem Demodulatormodul 28 über die Interface-Steuer- bzw. -Regeleinrichtung bzw. den Interface-Controller 54 gekoppelt.
Der Phasendecoder 44 analysiert das digitale Signal, das von der Begrenzungseinrichtung 26 ausgegeben ist bzw. wird, um Abschätzungen der momentanen Phase von IF IN während eines oder mehrerer Zeitintervalls(e) zu generieren. Diese Zeitintervalle sind optimal mit den Symbolintervallen des empfangenen PSK Signals synchronisiert, wo die Zeichen- bzw. Symbolgeschwindigkeit bzw. -rate vorzugsweise 192 Ksps (Tausende Symbole pro Sekunde) sind. AFC 46 funktioniert, um Frequenzdaten basierend auf Abschätzungen der momentanen Phase zu generieren, welche Frequenzdaten dem Prozessor 22 über einen Datenbus 56 zur Verfügung gestellt sind. Die Frequenzdaten werden durch den Prozessor 22 verwendet, um die Frequenzversetzung bzw. den Frequenz-Offset zu bestimmen, d.h. den Frequenzfehler von IF IN, und die Phase der Abschätzungen der momentanen Phase zu korrigieren, die durch den Phasendecoder 44 generiert sind. Eine Korrektur der Phasenabschätzungen durch den Prozessor 22 basiert auf der Frequenzversetzung.
Korrigierte Phasenabschätzungen bzw. Abschätzungen einer korrigierten Phase, die durch den Prozessor 22 erzeugt sind, werden als eine Eingabe dem ATRC 48 und dem Datendecoder 50 zur Verfügung gestellt. Der Datendecoder 50 wandelt Information einer korrekten Phase in Symbole um, die die Bitsequenz der übertragenen digitalen Daten darstellen und stellt eine binäre Ausgabe dem Detektor 52 des einzelnen Worts zur Verfügung. In einer bevorzugten Ausbildung ist der Demodulator 28 fähig, in wenigstens zwei Arten bzw. Moden zu arbeiten, einem Burst- bzw. Bündelmodus und einem kontinuierlichen Modus. In einer derartigen Ausbildung stellt der Phasendetektor 44 Phasenabschätzungen zu N Zeitpunkten der Symbolgeschwindigkeit zur Verfügung, wo N eine ganze Zahl 1, 2, 3, ... ist. Der Phasendetektor 44 stellt eine Phasenabschätzung über eine vorbestimmte Anzahl von Proben zur Verfügung, die ein "Fenster" definieren, wo N unterschiedliche Fenster bei der Symbolgeschwindigkeit erscheinen, d.h. innerhalb einer Symbolperiode oder einem Intervall. Es ist insbesondere bevorzugt für den Phasendetektor 44, N überlappende Fenster für jedes Symbolintervall zu definieren. In einer derartigen Ausbildung berechnet der Detektor 44 eine mittlere bzw. durchschnittliche Phase für jedes Fenster, was in dem Vorsehen bzw. Bereitstellen von N mittleren Phasenabschätzungen pro Symbolperiode resultiert.
9 stellt graphisch das Konzept der überlappenden Fenster pro Symbolintervall dar. In dieser Darstellung wurden vier Fenster pro Symbolintervall definiert. Jedes Fenster hat einen Dauer von einem 1/2 Symbolintervall. Folglich wird eine Phasenabschätzung alle 1/4 eines Symbolintervalls berechnet. Vier Symbolintervalle sind gezeigt, t₀ bis t₁, t₁ bis t₂, t₂ bis t₃ und t₃ bis t₄. Ein Symbol ϕ₀, ϕ₁, ϕ₂ oder ϕ₃ wird jeweils während jedem Symbolintervall übertragen. Sätze von Fenstern W_A, W_B, W_C und W_D sind überlappend ge zeigt (nachfolgend bedeutet eine Bezugnahme auf einen Satz von Fenstern, wobei alle Fenster den Zeitpunkt von einem der Fenster W_A, W_B, W_C oder W_D besitzen.
Um einen Zeitpunkt des Demodulators 28 mit IF IN, dem empfangenen Signal, zu synchronisieren, bestimmt der Demodulator 28, welches der N Fenster in jedem Symbolintervall am zentralsten positioniert ist, d.h. W_A in 9. Dieses Fenster wird als das synchronisierende bzw. Synchronisierfenster bezeichnet. In dem Bündelmodus detektiert der Detektor 52 des einzelnen Worts das zentrierteste bzw. zentralste der N Fenster und die Zeitgeber- bzw. Zeitpunkteinstellung wird in bezug auf das gewählte Fenster ausgeführt. In dem kontinuierlichen Modus werden die Zeitpunkt- und Frequenzdaten, die durch ATRC 50 und RFC 46 generiert sind, verwendet, um den Phasenfehler einzustellen und den Zeitpunkt einzustellen, d.h. die Zeitpunkt- und Frequenzdaten werden verwendet, um Einstellungen an dem Synchronisierfenster zu machen, indem die Proben dieses Fensters verzögert oder vorbewegt werden.
10 stellt eine Synchronisierung in dem kontinuierlichen Modus dar. Für Fenster W_A ist gezeigt, daß es nahezu in einem gegebenen Symbolintervall zentriert ist. Dieses Fenster würde als das Synchronisierfenster gewählt, wobei jedoch, da es wünschenswert ist, das Synchronisierfenster zu zentrieren, Feineinstellungen gemacht werden. Ein Zentrieren des Synchronisierfensters hat den Vorteil, daß Interferenzen zwischen den Symbolen eliminiert werden. Um im wesentlichen das Fenster W_A zu zentrieren, muß es um 2 Proben verzögert werden, wie dies durch die gepunktete Linie W_A gezeigt ist.
Es wird aus dem Obigen erkannt werden, daß das Datenformat, das in IF IN angewandt wird, vorzugsweise ein einziges Wort oder eine Einleitung vor irgendeinem der Datenfelder verwendet. In dem Datenwiederherstellungsverfahren des Demodulators 28 wird das einzige Wort oder die verwendete Einleitung in dem Prozessor 22 gespeichert. Dieses einzige bzw. einzelne Wort wird durch den Prozessor 22 zu dem Detektor 52 des einzigen Worts zur Verfügung gestellt. Der Datendecoder 50 sammelt eine vorbestimmte Anzahl von Bits entsprechend dem einzigen Wort und stellt diese Akkumulation bzw. Ansammlung von Bits dem Detektor 52 des einzigen Worts zur Verfügung. Der Detektor 52 des einzigen Worts korreliert dann die akkumulierte Sequenz von Bits mit dem einzigen Wort. Basierend auf den Ergebnissen der Korrelation wird der Detektor 52 des einzigen Worts ein Detektiersignal an den Prozessor 22 übermitteln und die Synchronisierfenster identifizieren.
Der ATRC 48 verwendet die Abschätzungen der korrigierten Phase von der AFC 46, um Zeitpunktdaten zu generieren, und stellt diese Zeitpunktsdaten dem Prozessor 22 zur Verfügung. Der Prozessor 22 verwendet die Zeitpunktsdaten, um den Zeitpunkt der Phasenabschätzungen, die durch den Phasendetektor 44 zur Verfügung gestellt sind, durch ein Verzögern oder Beschleunigen der digitalen Proben in bezug auf die Phasenabschätzungen, d.h. Beschleunigen oder Verzögern des Synchronisierfensters einzustellen.
Es werden nun die Komponenten des Demodulators 28 in größerem Detail betrachtet. Es wird in Erinnerung gerufen, daß das digitale Signal, das durch die Begrenzungseinrichtung 26 generiert ist, d.h. ein Signal, das aus zwei Werten, entweder Niveau A oder Niveau B zusammengesetzt ist, dem Phasendetektor 44 zur Verfügung gestellt ist. Eine bevorzugte Ausbildung des Phasendetektors 44 ist in 11 gezeigt. Der Phasendetektor 44 umfaßt einen Decoder 58 der momentanen Phase und einen Abschätzer 60 der momentanen Phase. Wenn ein differentiell codiertes Phasenumtasten (DPSK) verwendet wird, um das Übertragungssignal zu generieren, sollte der Phasendetektor 44 auch einen Differentialdetektor 62 umfassen.
Der Phasendecoder 58 erhält eine Eingabe von digitalen Proben von dem Begrenzungsmodul 26 in 7 und vergleicht jede digitale Probe mit der am weitesten vorherigen Probe. Beispielsweise soll angenommen werden, daß der Wert A "1" ist und der Wert "B" "0" ist. Die Eingabe zu dem Phasendecoder 58 wird eine Sequenz von "1" und "0" sein. Da nur mehr zwei mögliche Werte für die Eingabe existieren, können nur vier mögliche Kombinationen von aufeinanderfolgenden digitalen Daten vorliegen (d.h. 00, 01, 10, 11). Der Phasendecoder 58 funktioniert, um eine Ausgabe zur Verfügung zu stellen, die dafür hinweisend bzw. anzeigend ist, ob eine Änderung in den aufeinanderfolgenden Werten des Signals vorliegt, das von der Begrenzungseinrichtung 26 erhalten ist, und wenn eine Änderung aufgetreten ist, um diese Änderung in den Daten zu identifizieren. In einer bevorzugten Ausbildung arbeitet der Phasendecoder 58 gemäß der Echtheitstabelle, die in Tabelle 1 unten aufgelistet ist.
Es sollte leicht verstanden werden, daß andere Decodierschemata verwendet werden könnten, um dieselbe Information zur Verfügung zu stellen.
Eine bevorzugte Ausbildung des Decoders 58 der momentanen Phase ist in 12 gezeigt. Eine Abtast- bzw. Probenverzögerung 64, welche ein einfaches Register oder einen Puffer umfassen könnte, dient dazu, um jede Probe zu speichern, bis die nächste Probe von dem Begrenzermodul empfangen ist. Wenn die nächste Probe empfangen ist bzw. wird, wird der Wert der gespeicherten Probe von dem Wert der nächsten Probe durch die Subtrahiereinheit 66 subtrahiert. D.h. wenn aufeinanderfolgende Proben dieselben sind, ist die decodierte Ausgabe eine "0". Wenn sich die nächste Probe von niedrig auf hoch ändert, ist die decodierte Ausgabe eine "+1", und von hohen nach niedrig ist die decodierte Ausgabe eine "–1", wie dies in Tabelle 1 angezeigt ist.
In einer bevorzugten Ausbildung wird die Ausgabe des Decoders 58 zwei Bits, B₀ und B₁ umfassen, die für die Information repräsentativ sind, die in Tabelle 2 gezeigt ist. Somit wird B₀ anzeigen, ob ein Übergang zwischen den zwei am weitesten vorhergehenden Proben stattgefunden hat, und B₁ wird anzeigen, welcher Übergang es war, wenn einer aufgetreten ist.
Der Abschätzer 60 der momentanen Phase verwendet die Ausgabe des Phasendecoders 58, um die momentane Phase des empfangenen Signals zu bestimmen. 13 ist ein funktionelles Blockdiagramm des Abschätzers 60 der momentanen Phase. Die Ausgabe des Phasendecoders 58 wird bearbeitet, indem zuerst der Absolutwert bestimmt wird, welcher beim ABS Block 68 extrahiert ist. Wenn die decodierte Ausgabe anzeigt, daß hier ein Übergang stattgefunden hat, d.h. B₀=1, stellt der Block 70 eine Ausgabe von "0" zur Verfügung, wenn die Kante ansteigt, d.h. B₁=1, und stellt eine Ausgabe von "π" zur Verfügung, wenn die Kante abfällt, d.h. B₁=0.
Wie dies oben beschrieben ist, werden traditionelle PSK Demodulatoren Null-Durchgänge des empfangenen PSK Signals detektieren und bestimmen, ob das Signal bei jedem Null-Durchgang ansteigt oder abfällt. Die Orte der Null-Durchgänge werden mit jenen eines Referenzsignals verglichen, das dieselbe Frequenz wie das empfangene PSK Signal besitzt. Um die Verwendung eines Referenzsignals und die zugehörige komplexe und teure Hardware zu eliminieren, die erforderlich ist, um das Signal zu produzieren, wird ein Phasenrampengenerator 72 verwendet, um eine Abschätzung der momentanen Phase als eine Funktion der Zeit zur Verfügung zu stellen.
Der Phasenrampengenerator 72 stellt ein Rampensignal zur Verfügung, das eine Periode aufweist, die äquivalent der Länge des Fensterintervalls ist. Für jeden Satz von aufeinanderfolgenden Proben wird die Ausgabe des Blocks 70, d.h. der Wert "0" oder "π" zu dem gegenwärtigen Wert des Rampensignals durch eine Addiereinrichtung 73 in Abhängigkeit davon hinzugezählt, ob die Kante des Beschränkungssignals ansteigt oder fällt. Die resultierende Summe ist die momentane Phasenabschätzung. Wenn ein Übergang zwischen zwei aufeinanderfolgenden Proben auftritt, stellt der ABS Block 68 eine Ausgabe von "1" zur Verfügung. Wenn es keinen Übergang zwischen zwei aufeinanderfolgenden Proben gibt, d.h. B₀=0, stellt der ABS Block 68 eine "0" zur Verfügung. Die Ausgabe des ABS Blocks 68 wird in der Multipliziereinrichtung 74 mit der Ausgabe der Addiereinrichtung 73 multipliziert, d.h. der Abschätzung der momentanen Phase. Auf diese Weise ist die Ausgabe von der Phasenabschätzungseinrichtung effektiv gelöscht, wenn es keinen Übergang gegeben hat.
Jene Abschätzung der momentanen Phase wird von der Multiplizier- bzw. Vervielfältigungseinrichtung 74 zu einer Mittelungseinrichtung 76 zur Verfügung gestellt. Die Mittelungseinrichtung 76 hat eine Zeitpunktseingabe 78, SYMBOL TIMING bzw. SYMBOL ZEITGEBER Signal, welches durch die Mittelungseinrichtung 76 verwendet wird, um die Abschätzungen der momentanen Phase über jedes vorbestimmte Fensterintervall zu akkumulieren, und stellt eine Abschätzung einer gemittelten Phase für jedes Fensterintervall zur Verfügung. Das SYMBOL ZEITPUNKT Signal 78 wird durch den Prozessor 22 generiert bzw. erzeugt und stellt ein Signal zur Verfügung, das eine Taktrate gleich der Symbolrate bzw. -geschwindigkeit aufweist.
Wenn das übertragene Signal differentiell codiert ist bzw. wird, dann wird der Phasendetektor 44 vorzugsweise einen Differentialdetektor 62 enthalten. Ein Blockdiagramm des Differentialdetektors 62 ist in 14 gezeigt. Es wird angenommen, daß vier überlappende Fenster pro Symbolperiode oder -intervall verwendet werden, wie dies in 9 gezeigt ist. Jede Abschätzung der mittleren Phase, die von der Mittelungseinrichtung 76 ausgegeben wird, wird von der 4. nachfolgenden, mittleren Phasenabschätzung durch die Subtrahiereinrichtung 80 abgezogen, um die mittlere differentielle Phasenverschiebung von aufeinanderfolgenden entsprechenden Fenstern zu bestimmen.
Mit anderen Worten wird eine Abschätzung einer mittleren Phase über jedes der Fenster W_A, W_B, W_C und W_D während jedem Symbolintervall bestimmt. Die Abschätzung der mittleren Phase, die für das Fenster W_A während des Zeitintervalls t₀ bis t₁ erzeugt wird, wird durch den Symbolverzögerungsblock 82 verzögert, der in 14 gezeigt ist, bis die Abschätzung der mittleren Phase, die während dem Intervall t₁ bis t₂ generiert ist, durch die Mittlungseinrichtung 76 zur Verfügung gestellt ist. Die Abschätzung der mittleren Phase von dem Intervall t₀ bis t₁ wird dann von der mittleren Abschätzung von Intervall t₁ bis t₂ durch die Subtrahiereinrichtung 80 abgezogen, was in einer mittleren differentiellen Phase zwischen den Symbolen ϕ₀ und ϕ₁ resultiert. Der Symbolverzögerungsblock 82 muß daher die gemittelten Abschätzungen beispielsweise in einer Serie von Speicherregistern für jedes der 4 Fenster speichern, und eine Aus gabe für jede gemittelte Abschätzung so zur Verfügung stellen, daß sie mit der nächsten mittleren Abschätzung des entsprechenden Fensters, d.h. in diesem Beispiel des nachfolgenden 4. Fenster subtrahiert wird.
Da in QPSK die Symbole derart gewählt sind bzw. werden, daß ein Symbol einer Phase zwischen 0° und 90° entspricht, ein zweites einer Phase zwischen 90° und 180° entspricht, ein drittes einer Phase zwischen 180° und 270° entspricht und das vierte einer Phase zwischen 270° und 360° entspricht, sind der Abschätzer 60 der momentanen Phase, der Differentialdetektor 62 und der Datendecoder 50 vorzugsweise implementiert, wie in 15 gezeigt.
Eine Phasenzähleinrichtung 84 wird auf Null im wesentlichen am Beginn von jeder Fensterperiode durch ein Fensterstartsignal initialisiert, d.h. die Zähleinrichtung 84 zählt wiederholt über jedes Viertel-Symbolintervall. Die Phasenzähleinrichtung 84 wird bei jedem Taktsignal f_s inkrementiert bzw. erhöht, welches vorzugsweise der Abtastrate der Beschränkungseinrichtung 26 entspricht.
Ein Prozessor 86 ist adaptiert, um als ein Kantenzähler für ein Zählen von fünf Kanten zu fungieren. Während die Kantenzählung kleiner oder gleich als fünf ist, stellt der Prozessor 86 eine Logik-Hoch-Ausgabe dem AND Gate 88 zur Verfügung. Jedes Mal, wenn ein Übergang detektiert wird, d.h. B₀=1, wird die Ausgabe des AND Gates 88 logisch hoch werden, wodurch der Akkumulator 90 eingeschaltet wird. Wenn die Kantenzählung fünf übersteigt, wird die Ausgabe des Prozessors 86 zu dem AND Gate 88 logisch niedrig werden, wodurch der Akkumulator 90 ausgeschaltet wird. Dementsprechend gibt jedes Mal, wenn eine Kante detektiert wird, wie dies durch das DETECT Signal angezeigt ist, d.h. Bit B₀ der Ausgabe des Phasendetektors 58, der Akkumulator 90 den gegenwärtigen Wert der Phasenzähleinrichtung 84 ein und akkumuliert diesen Wert, bis fünf Kanten durch den Prozessor 86 detektiert wurden, worauf der Akkumulator 90 ausgeschaltet wird.
Es ist festzuhalten, daß, wenn die Frequenz des Basisbandsignals derart war, das nur fünf Übergänge während einem Viertel eines Fensterintervalls auftreten können, der Prozessor 86 und das Gate 88 nicht erforderlich sein würden, um den Akkumulator 90 einzuschalten/auszuschalten, da die Inhalte des Akkumulators am Beginn von jedem Viertel-Symbolintervall ausgegeben werden könnten.
Die akkumulierten Zählerwerte werden vorzugsweise an ein Verzögerungsglied 92 und an eine Addiereinrichtung 94 ausgegeben. Die Akkumulation von Zählerwerten für jeweils zwei aufeinanderfolgende 1/4 Symbolperioden werden durch die Addiereinrichtung 94 addiert, was in einem Phasenwert für jedes Fenster resultiert.
Wenn DPSK verwendet wird, wird jeder Phasenwert von dem nächsten Phasenwert entsprechend demselben Fenster (z.B. W_A, W_B, W_C oder W_D) subtrahiert. Dementsprechend sollte der Unterschied jeglichen zwei Phasenwerten nicht eine Anzahl entsprechend bis 360° übersteigen. Ein derartiger Betrieb wird effektiv durch einen Differentialdecoder 96 und einen Formatwandler bzw. -konverter 98 erzielt. Der Differentialdecoder 96 generiert eine mittlere differentielle Abschätzung und der Formatwandler 98 konvertiert die mittleren differentiellen Abschätzungen in ein Datenformat, das für den Quadranten der differentiellen Phase, das Vor zeichen von jedem Fehler und die Größe von jedem Fehler repräsentativ ist. Um den Betrieb des Differentialdecoders 96 und des Wandlers 98 vollständiger zu schätzen, müssen bestimmte Phasenverschiebungsereignisse, die mit dem Demodulator 28 assoziiert sind, berücksichtigt bzw. betrachtet werden.
Der Bereich des Akkumulators 90 für eine vollständige 360° Phasenverschiebung wurde durch ein Überprüfen des maximalen Unterschieds in Akkumulationen berechnet, welche in derselben Phasenabschätzung resultieren. Wie dies durch die oberste Wellenform in 16 gezeigt ist, steigt eine erste detektierte Kante exakt bei einer Zählung Null der gegebenen Fensterperiode an. Diese spezielle Detektion wird eine Akkumulationssumme von zweiundachtzig (0+8+16+25+33, durch den Zähler 84 zur Verfügung gestellt) in dem Akkumulator 90 zur Verfügung stellen. Wenn die ansteigende Kante an einer infinitesimalen Zeit vor einer Zählung Null auftritt, wie dies in der unteren Wellenform gezeigt ist, fällt die erste detektierte Kante auf eine Zählung 8 des Zählers 84 ab und gibt eine Akkumulationssumme von hundertdreiundzwanzig (8+16+25+33+42). Um diese Akkumulationssummen gleich zu machen, muß eine Versetzung bzw. ein Offset von zweiundvierzig (42) zu der ersten Summe hinzugezählt werden. In dem Kontext der bevorzugten Ausbildung entspricht eine derartige Versetzung einem Addieren einer Phasenverschiebung von π Radian. Daher ist eine 2π- oder 360° Verschiebung vierundachtzig (84) Zählungen entfernt. Folglich können die akkumulierten Zählerwerte in dem Akkumulator 90 verwendet werden, um Information zu generieren, die anzeigt, in welchen Phasenquadrant das empfangene PSK Signal fällt, und die Größe des Fehlers, falls einer vor handen ist, der mit dem empfangenen PSK Signal assoziiert ist.
Es wird beispielsweise die Sequenz von digitalen Daten betrachtet, die in 17 gezeigt sind, und angenommen, daß der Zähler 84 bei der Abtastrate des Abtasters bzw. Probennehmers 42 zählt, d.h. die Pulsrate der Taktung f_s ist gleich der Abtastrate. Wenn diese Daten von dem Begrenzermodul 26 ausgegeben werden und das erste Bit einer Fenstergrenze entspricht, treten fünf Übergänge bei Zählwerten von 3, 11, 20, 28 bzw. 36 auf. Die Summe dieser fünf Zahlen ist achtundneunzig (98). Es wird angenommen, daß diese Daten mit dem Symbol ϕ₁ und dem Zeitpunkt des Fensters W_A in 9 übereinstimmen und daß dieselben Daten während dem nächsten 1/4 Symbolintervall (d.h. der nächsten Hälfte von W_C) resultieren würden. Im Hinblick auf diese Annahmen würde die Addiereinrichtung 94 dann die akkumulierten Zählwerte für beide 1/4 Symbolintervalle zusammenzählen, um bei einer Abschätzung einer Phase von einhundertsechsundneunzig (196) anzukommen.
Der Differentialdecoder 96 (15) würde dann einhundertsechsundneunzig (196) von der Abschätzung der mittleren Phase des vorigen Symbols ϕ₀ entsprechend dem Zeitpunkt von W_A subtrahieren. Wenn die Abschätzung der mittleren Phase für ϕ₀ entsprechend W_A zweihundertachtzig (280) war, dann würde der Unterschied zwischen den Symbolen ϕ₀ und ϕ₁ vierundachtzig oder 2π betragen. Da die Abtastrate des Abtasters 42 vorzugsweise 19,2 MHz ist, gibt es etwa 16,67 Proben pro Zyklus eines Basisbanddatensignals mit 1,152 MHz und da der Akkumulator 90 alle fünf (5) Übergänge ausgeschaltet wird, würden zehn (10) Übergänge (5 von jedem halben Fenster) etwa vierundachtzig (84) Proben erfordern.
Somit müßte der Phasenzähler 84 von 0 bis 41 jede Periode eines halben Fensters inkrementiert werden.
Da jede Abschätzung der mittleren Phase von der am weitesten vorhergehenden Abschätzung der mittleren Phase entsprechend demselben Satz von Fenstern subtrahiert wird, sollte es nicht notwendig sein, π für jede fallende Kante zu addieren, d.h. wenn B₁ 0 ist, wie dies zuvor beschrieben ist. Wenn die erste Kante ansteigt, dann wird die Kantensequenz ansteigen, fallen, ansteigen, fallen, ansteigen. Theoretisch sollte π nur alle zwei Mal hinzugezählt werden, einmal für jede fallende Kante. Wenn die erste Kante fallend ist, dann wird die Sequenz von fünf Kanten fallend, steigend, fallend, steigend, fallend sein, und 3π sollte zu den akkumulierten Zählerwerten hinzugezählt werden. Da diese die einzigen Szenarien für fünf aufeinanderfolgende Kanten sind, werden wenigstens 2π gelöscht, wenn ein akkumulierter Wert von einem vorhergehenden durch einen Differentialdecoder 96 subtrahiert wird. Folglich ist es nicht notwendig, π für jede fallende Kante hinzuzuzählen.
Wo ein akkumulierter Zählerwert einer Übergangssequenz entspricht, die eine fallende erste Kante zuerst aufweist, und der andere akkumulierte Zählerwert einer Übergangssequenz entspricht, die eine erste ansteigende Kante aufweist, wird jedoch der Unterschied zwischen den zwei akkumulierten Zählerwerten eine konstante Spannung von π besitzen. Somit wird in einer bevorzugten Implementierung ein Wert von zweiundvierzig (42) entsprechend π zu der Abschätzung der mittleren Phase hinzugezählt, wenn die entsprechende Übergangssequenz mit einer fallenden Kante beginnt. Dieses Merkmal kann, wie dies in 15 gezeigt ist, durch den Prozessor 86 implementiert werden, der eine Ausgabe von zweiundvierzig (42) der Addiereinrichtung 94 in dem Fall zur Verfügung stellt, daß der erste detektierte Übergang eine fallende Kante ist.
Der Unterschied zwischen Abschätzungen der mittleren Phase entsprechend zwei aufeinanderfolgenden Fenstern in einem Satz von Fenstern wird verwendet, um den Phasenquadranten des PSK Signals von einem Symbol zu dem nächsten zu bestimmen. Die Quadranten können entsprechend Tabelle 3 unten definiert sein bzw. werden.
Daher würde, wenn der Unterschied zwischen den Abschätzungen der mittleren Phase für die Symbole ϕ₁ und ϕ₀ entsprechend Fenster W_A vierundzwanzig (24) ist, dann die mittlere differentielle Phase, die durch ϕ₁ dargestellt ist, in dem zweiten Quadranten sein, d.h. der Bitsequenz "01".
In einer weiteren bevorzugten Ausbildung ist die Phase des übertragenen Signals zentral in jedem Quadranten positioniert, d.h. bei 10, 31, 52 und 73. Somit ist eine differentielle Phase von vierundzwanzig (24) sieben (7) unter dem Phasenwert des zweiten Quadranten. In dieser Ausbildung kann der Formatwandler 98 die mittleren differentiellen Ab schätzungen in ein Datenformat umwandeln, das für den Quadranten der differentiellen Phase, das Vorzeichen des Fehlers und die Größe des Fehlers repräsentativ ist.
Der Quadrant und der Oktant (d.h. das Vorzeichen des Fehlers) sind graphisch in 18 dargestellt. Die Quadranten wurden in Oktanten unterteilt. Beispielsweise würde, wo die Abschätzung der mittleren differentiellen Phase vierundzwanzig (24) ist wie in dem Beispiel, das oben beschrieben ist, die Ausgabe des Formatwandlers 98 0110111 sein. Die ersten zwei Bits "01" zeigen den zweiten Quadranten an. Das dritte Bit "1" zeigt an, daß der Fehler in dem ersten Oktanten des zweiten Quadranten liegt, wie dies in 18 gezeigt ist, und die vier verbleibenden Bits "0111" zeigen, daß der Fehler sieben (7) oder etwa 30° ist. In der bevorzugten Ausbildung stellt jede Zählung etwa 4,3° dar.
In einer weiters bevorzugten Ausbildung berechnet der Prozessor 86 den Unterschied zwischen den Zählerwerten entsprechend der dritten und vierten detektierten Kante. Der berechnete Unterschied und der Zählerwert entsprechend der vierten Kante werden in dem Speicher des Prozessors 86 gespeichert. Wenn eine fünfte Kante nicht durch den Kantenzählerabschnitt des Prozessors 86 an oder vor der Zählung von vierundachtzig (84) detektiert wird, wird der berechnete Unterschied zu dem vierten Zählwert hinzugezählt und dieser interpolierte Werte wird der Addiereinrichtung 94 zur Verfügung gestellt. Daher kann, wenn die fünfte Kante nicht detektiert wird, der Phasenabschätzer für diese Kante interpolieren, um eine Abschätzung der mittleren Phase zu generieren.
Wie dies in 7 angedeutet ist, werden die Abschätzung der mittleren Phase oder die Abschätzung der mittleren differentiellen Phase von dem Phasendetektor 44 an den AFC 46 ausgegeben. Ein detailliertes Blockdiagramm des AFC 46 ist in 19 gezeigt. Der AFC 46 enthält sowohl Hardware, die allgemein als 100 bezeichnet ist, als auch Software, die allgemein als 102 bezeichnet ist. Vorzugsweise wird die AFC Software 102 in dem Prozessor 22 liegen. Wie dies zuvor beschrieben ist, werden die Frequenzdaten, die durch den AFC 46 generiert sind, während jeder Zeitdauer durch den Prozessor 22 bearbeitet und in diesem gespeichert, wenn der Empfänger 20 in einem kontinuierlichen Modus arbeitet und nachdem das einzige Wort detektiert wurde. Der Prozessor 22 verwendet diese Daten, um den Frequenzfehler (Frequenz-Offset) der Ausgabe des Beschränkungsmoduls 26 während jedem Fensterintervall zu bestimmen.
Die Frequenzversetzung wird durch die AFC Software 102 im Korrekturfrequenzspeicher 104 gespeichert und wird durch die Addiereinrichtung 106 jeder Abschätzung einer gemittelten oder differentiellen Phase addiert, die durch den Phasendetektor 44 zur Verfügung gestellt ist. Diese Addition resultiert in einer korrigierten Phase und wird unten in größerem Detail beschrieben. Die korrigierte Phase wird als eine Eingabe dem ATRC 48 und dem Datendecoder 50 zur Verfügung gestellt.
Die korrigierte Phase wird auch der Phasenfehlerdetektionsschaltung 108 zur Verfügung gestellt. Eine Symbolzeitpunkteingabe wird durch den Prozessor 22 an die Phasenfederdetektionsschaltung 108 zur Verfügung gestellt. Der Symbolzeitpunkt wird verwendet, um jene korrigierten Phaseneingaben auszuwählen, welche dem Synchronisierfenster entsprechen, das durch den Detektor 52 des einzigen Worts detektiert wurde, nachdem das einzige Wort detektiert wurde, d.h. jene korrigierten Phaseneingaben, die dem Fenster W_A entsprechen.
Der Phasenfehlerdetektor 108 speichert die korrigierte Phase des gewählten Fensters und vergleicht jede Phase mit den möglichen übertragenen Symbolen. Beispielsweise in einem π/4 QPSK Modulationssystem kann der Satz von übertragenen Symbolen 45°, 135°, 225° und 315° enthalten. D.h., wenn die korrigierte Phase des gewählten Fensters 35° ist, würde der Phasenfehlerdetektor 108 die 45° Übertragungsphase als die nächste Phase identifizieren und den Unterschied mit –10° berechnen.
Positive und negative Schwellwertdetektoren 110 und 112 bestimmen, ob der berechnete Unterschied zwischen der korrigierten Phase und der gewählten Übertragungsphase größer als ein vorbestimmter positiver Schwellwert bzw. kleiner als ein vorbestimmter negativer Schwellwert ist. In der bevorzugten Ausbildung ist der Schwellwert für jeden Detektor 110 und 112 2 bzw. –2 und entspricht grob ± 8,6°. Wenn der Phasenfehler größer als der positive Schwellwert ist, dann wird der positive Zähler 114 inkrementiert. Wenn der Phasenfehler kleiner als der negative Schwellwert ist, dann wird der negative Zähler 116 inkrementiert bzw. erhöht. Am Ende von jedem Schlitz (in der bevorzugten Ausbildung umfaßt jedes Bündel fünf (5) Schlitze), werden die Inhalte der Zähler 114 und 116 an die AFC Software 102 zum Bearbeiten ausgegeben.
Da die Frequenz auf die Phase durch die folgende Beziehung bezogen ist: f(t) = dϕ(t)/dt (8)wo f(t) eine Funktion der Frequenz des PSK Signals ist und ϕ(t) eine Funktion der Phase des PSK Signals ist. Dann kann der Frequenzfehler bestimmt werden durch die folgende Gleichung:
wo t_n+1 – t_n die Schlitzdauer ist, Δf die Frequenzversetzung während des Intervalls ist und ϕ_e(t_n) der Phasenfehler an jeden entsprechenden Zeiten ist. Daher kann die Frequenzversetzung des empfangenen Signals leicht am Ende von jedem Schlitz berechnet werden, indem der negative Phasenfehler, der durch den negativen Zähler 116 gehalten ist, von dem positiven Phasenfehler subtrahiert wird, der durch den positiven Zähler 114 gehalten ist. Wenn die Frequenz konstant geblieben ist, wie dies in einer idealen Welt sein würde, sollte der Phasenfehler des Signals während der Schlitzdauer konstant bleiben. Daher ϕ_e(t_n+1) – ϕ(t_n) = 0. Da die Frequenz aufgrund von Rauschen und anderen Faktoren driftet, stellt Δf die mittlere Versetzungsfrequenz über ein Schlitzintervall dar.
An dem Ende von jedem Schlitz wird der Frequenzakkumulator 118 mit dem kommulativen Phasenfehler, der in der Subtrahiereinheit 120 bestimmt ist (d.h. dem Wert des positiven Zählers 85 minus dem Wert des negativen Zählers 86) aktualisiert. Der aktualisierte akkumulierte Phasenfehler wird dann mit einem vorbestimmten Schwellwert bei 122 verglichen. Es ist jedoch nicht notwendig, einen derartigen Vergleich nach jedem Schlitz auszuführen, statt dessen kann der kumulative Phasenfehler von mehreren Schlitzen vor einem Vergleichen der Werte mit dem Schwellwert akkumuliert werden. Wenn der akkumulierte Phasenfehler größer als der Schwellwert ist, wird eine neue Versetzungsfrequenz bei 104 generiert und durch den Prozessor 22 gespeichert. Die neue Versetzungsfrequenz wird dann verwendet, um den Phasenfehler der Phasenabschätzungen zu korrigieren, die dem AFC 46 eingegeben sind. Die Summe der Zähler 114 und 116 ist proportional der Varianz der Phase. Folglich ist diese Summe als ein Verriegelungsindikator und ein Signalqualitätsabschätzer nützlich bzw. verwendbar. Diese Summe wird durch die Addiereinrichtung 124 generiert und durch das Exponentialfilter 126 geführt. Die Ausgabe des Filters 126 kann als eine Abschätzung der Langzeitsignalqualität verwendet werden.
In einer insbesondere bevorzugten Ausbildung wird RFC Hardware 100 (mit Ausnahme der Addiereinrichtung 106 und des Phasenfehlerdetektors 108) entsprechend dem Blockdiagramm implementiert, das in 20 gezeigt ist. Die Bits des korrigierten Phasenfehlers, die von dem Phasenfehlerdetektor 108 ausgegeben sind, werden als eine Eingabe dem Schwellwertdetektor 130 zur Verfügung gestellt. Vorzugsweise wird der Schwellwert auf zwei (2) festgesetzt bzw. eingestellt. Wenn der Phasenfehler größer als zwei ist, gibt der Schwellwertdetektor 130 ein logisches Hoch-Signal aus und wenn der Phasenfehler kleiner als zwei ist, gibt der Schwellwertdetektor 130 ein logisches Niedrig-Signal aus. Das Bit (das 3. Bit, das von dem Formatwandler 98 ausgegeben wird), das anzeigt, in welchen Oktanten des identifizierten Quadranten der Fehler fällt, wird an AND Gates 132 und 134 eingegeben. Wenn der Phasenfehler den Schwellwert übersteigt und der Phasenfehler in dem ersten Oktanten war, d.h. das Vorzeichenbit "1" ist, dann wird die Ausgabe des AND Gates 132 durch den Zähler 136 inkrementiert. Je doch wird, wenn der Phasenfehler in dem zweiten Oktanten ist, d.h. das Vorzeichenbit = "0", es invertiert und bei 138 dem AND Gate 134 eingegeben. Das AND Gate 134 stellt danach eine Ausgabe zur Verfügung, um den frühen Zähler 140 zu inkrementieren.
Wie dies zuvor angedeutet wurde, wird eine korrigierte Phase von AFC 46 an ATRC 48 entsprechend jedem Fensterintervall ausgegeben. Ein funktionelles Blockdiagramm von ATRC 48 ist in 21 gezeigt. Für ATRC 48 ist gezeigt, daß es Hardware 142 und Software 144 enthält. Da ATRC 48 ein Verfolgen des Zeitpunkts beginnt, nachdem das einzige Wort detektiert wurde, können ein Fenster vor dem Synchronisierfenster und ein Fenster nach dem Synchronisierfenster identifiziert werden.
Die korrigierte Phase von einem Fenster vor dem Synchronisierfenster wird dem absoluten (ABS) frühen Fehlerdetektor 146 eingegeben und die korrigierte Phase von einem Fenster, das dem synchronisierten Fenster nachfolgt, wird dem ABS späten Fehlerdetektor 148 eingegeben. Der ABS frühe Fehlerdetektor 146 und der ABS späte Fehlerdetektor 148 klinken vorzugsweise auf der korrigierten Phase ein und bestimmen basierend auf ihrem Wert, welche der möglichen übertragenen Phasen dem Wert am nächsten ist. Der Unterschied zwischen der nächsten Übertragungsphase und dem korrigierten Phasenwert definiert entweder den frühen oder späten Fehler.
Da das synchronisierte Fenster optimal innerhalb eines Symolintervalls zentriert ist, um den Fehler zu minimieren, der mit einem Detektieren, Demodulieren und Decodieren der übertragenen Daten assoziiert ist, werden der frühe Fehler und der späte Fehler optimal gleich, d.h. zeigen an, daß das synchronisierte Fenster geeignet bzw. ordnungsgemäß in dem Symbolintervall zentriert ist. Daher wird der frühe Fehler durch die Subtrahiereinheit 150 von dem späten Fehler subtrahiert, um einen Fensterversetzungsfehler des synchronisierten Fensters zur Verfügung zu stellen. Der Fensterversetzungs- bzw. -offsetfehler wird mit einem positiven und negativen Schwellwert durch den Detektor 152 des positiven Schwellwerts und den Detektor 154 des negativen Schwellwerts verglichen. Wenn der Fensterversetzungsfehler größer als der positive Schwellwert ist, dann inkrementiert bzw. erhöht der positive Schwellwertdetektor 152 den frühen Zähler 156. Wenn der Fensterversetzungsfehler kleiner als der negative Schwellwert ist, dann inkrementiert der negative Schwellwertdetektor 154 den späten Zähler 158.
Wenn alle Daten während einem Schlitz erhalten wurden, geben ein früher Zähler 156 und ein später Zähler 158 die gegenwärtigen Werte ihrer entsprechenden Zähler an die ATRC Software 144 aus. Der Wert des späten Zählers wird von dem Wert des frühen Zählers durch eine Subtrahiereinheit 160 subtrahiert und der resultierende Unterschied wird einem Zeitpunktakkumulator 162 zur Verfügung gestellt. Der Zeitpunktakkumulator 162 während mehrerer Schlitze von Daten stellt den Fensterzeitpunktsfehler, der darin akkumuliert ist, dem Schwellwertkomparator 164 zur Verfügung. Der Schwellwertkomparator 164 vergleicht den Fensterzeitpunktfehler mit einem vorbestimmten Schwellwert. Wenn der Fensterzeitpunktfehler größer als der Schwellwert ist, berechnet die ATRC Software 144 eine Anzahl von Proben, mit welchen der Fensterzeitpunkt einzustellen ist, um genauer das Synchronisierfenster zu zentrieren.
Indem beispielsweise auf das Fenstersymbol-Zeitpunktdiagramm Bezug genommen wird, das in 10 gezeigt ist, wird angenommen, daß W_A das Synchronisierfenster ist. ATRC 48 würde bestimmen, daß W_A zwei Proben zu spät ist, und würde ein Zeitpunkteinstellsignal zur Verfügung stellen, das den Phasendetektor 44 veranlaßt, den Fensterzeitpunkt um zwei Proben zu verzögern.
Die Summe der Zähler 156 und 158 ist auch proportional zu der Varianz der Phase. Folglich ist diese Summe als ein Verriegelungsindikator und eine Signalqualitätsabschätzeinrichtung verwendbar bzw, nützlich. Diese Summe wird durch eine Addiereinrichtung 166 generiert und durch das Exponentialfilter 168 durchgeleitet. Die Ausgabe des Filters 168 kann als eine Abschätzung der Langzeitsignalqualität verwendet werden.
Die AFC Software 102 und ATRC Software 144 werden gemäß dem Flußdiagramm implementiert, das in 22A und 22B gezeigt ist. Der Prozessor 22 für den allgemeinen Zweck in 7 ist vorzugsweise mit dem Empfänger gekoppelt, um Eingaben zu empfangen, die hinweisend sind, wenn ein Bündel empfangen ist, wie dies bei 202 gezeigt ist (es ist festzuhalten, daß das Interface bzw. die Schnittstelle in 7 nicht gezeigt ist). Der Prozessor 22 wartet dann auf das Ende des Bündels, wie dies bei 204 gezeigt ist. Das Ende des Bündels könnte durch ein Interrupt oder ein anderes Signal bestimmt werden, das durch den Empfänger dem Prozessor 22 zur Verfügung gestellt wird, oder wo jedes Bündel für eine bekannte Dauer dauert, durch ein Berechnen der Zeit, bei welcher das Bündel enden würde, basierend auf der Zeit, wo es begonnen hat, und der bekannten Dauer.
Nach dem Empfang eines Bündels in dem kontinuierlichen Modus liest der Prozessor 22 die AFC Zähler und die ATRC Zähler, wie dies bei 206 gezeigt ist. Die Frequenzversetzung über das Bündel wird bei 208 berechnet, indem die Werte, die in dem AFC positiven Zähler gespeichert sind, von dem Wert subtrahiert werden, der in dem negativen Zähler gespeichert ist. Der Frequenzunterschied wird dann zu einer akkumulierten Frequenzdifferenz, falls eine vorhanden ist, bei 210 addiert. Die akkumulierte Frequenzdifferenz wird mit einem Schwellwert verglichen, welcher vorzugsweise auf 10 gesetzt ist, wie dies bei 212 gezeigt ist. Wenn der Absolutwert der akkumulierten Frequenzdifferenz größer als der Schwellwert bei 212 ist, dann bestimmt die AFC Software, ob der akkumulierte Unterschied positiv oder negativ ist, bei 214. Wenn er positiv ist, dann wird die Frequenzversetzung um 1 Probe inkrementiert. Da in einer bevorzugten Ausbildung die Abtastrate 19,2 MHz ist und die Anzahl von Proben pro Symbolintervall 84 ist, würde 1 Probeninkrement gleich einer Frequenzeinstellung von 2,285 kHz sein (19,2 MHz/84). Wenn die akkumulierte Differenz negativ ist, wird die Frequenzversetzung um 1 Probe oder 2,285 kHz in einer bevorzugten Ausbildung verringert. Nachdem die Frequenzversetzung bei entweder 216 oder 218 eingestellt ist, wird die akkumulierte Frequenzdifferenz bei 220 auf Null gelöscht. Die Frequenzversetzung wird dann von dem Prozessor 22 an die AFC oder ATRC Hardware, wie oben beschrieben, ausgegeben.
Die ATRC Software wird entsprechend den Schritten 224 bis 238 in 22B ausgeführt. Die Zeitversetzung wird bei 224 bestimmt, indem die ATRC frühe Zählung von der ATRC späten Zählung subtrahiert wird. Die Zeitversetzung für jedes Bündel wird dann bei 226 akkumuliert. Der Absolutwert der akkumulierten Zeitversetzung wird mit einem vorbestimmten Schwellwert bei 228 verglichen, welcher vorzugsweise auf 4 gesetzt ist. Wenn der Absolutwert der akkumulierten Takt- bzw. Zeitpunktversetzung größer als 4 ist, dann erfordert die Fenstersynchronisierung eine Einstellung. Diese Einstellung wird durch den Prozessor 22 implementiert, indem der Prozessor-Bit-Zeitpunktmechanismus inkrementiert wird, wodurch das SYMBOL TIMING Signal verzögert wird, das von dem Prozessor 22 ausgegeben wird, wann immer die akkumulierte Zeitpunktversetzung positiv ist (gezeigt in 22 bei 230 und 234). In gleicher Weise wird, wenn die akkumulierte Zeitpunktversetzung negativ ist, die Prozessor-Bit-Zeitpunkttaktung abgesenkt (bei 230 und 232 gezeigt), um das SYMBOL TIMING Signal vorzustellen, das von dem Prozessor 22 ausgegeben wird. Nachdem eine Einstellung auf die Bitzeitpunktstaktung implementiert wurde, wird die akkumulierte Zeitpunktversetzung bei 236 gelöscht.
Eine Einstellung auf die Prozessor-Bit-Zeitpunkttaktung wird von der ATRC Software nach jedem Bündel ausgegeben. Wenn keine Einstellung erforderlich ist, wie dies bei 228 bestimmt wird, wird eine Null bei 238 ausgegeben. Wenn der Bitzeitpunkt zu inkrementieren bzw. zu erhöhen oder zu dekrementieren bzw. zu verringern ist, wie dies bei 230 bis 234 bestimmt wird, wird die geeignete Einstellung bei 238 ausgegeben.
Wie zuvor angedeutet, wandelt der Datendetektor 50 die korrigierte Phase in ihre entsprechende Binärsymboldarstellung um. Bevor ein Synchronisierfenster identifiziert wurde, wurde eine Anzahl von Symbolen akkumuliert, um eine Sequenz von binären Daten auszubilden, die mit dem einzigen Wort durch den Detektor 52 des einzigen Worts zu vergleichen sind. Da die Symbolgrenzen nicht a priori bekannt sind, müssen Sequenzen entsprechend jedem der Fenster generiert werden. Beispielsweise können, bezugnehmend auf 9, wenn ϕ₀ = π/4, ϕ₁ = –π/4, ϕ₂ = –3π/4, und ϕ₃ = 3π/4, dann die entsprechenden Symbole "00", "10", "11" und "01" sein, was in einer binären Sequenz von "00101101" resultiert.
Da jedes Fenster W_A, W_B, W_C und W_D verwendet wird, um die Phasenabschätzung des empfangenen PSK Signals zu berechnen, würde eine Sequenz von binären Daten für jedes Fenster erzeugt bzw. generiert. Aufgrund einer Intersymbol-Interferenz würden nur die Phasenabschätzungen von jedem Fenster W_A wahrscheinlich genau decodiert werden. Daher muß der Datendecoder 50 jede Phasenabschätzung decodieren und eine Sequenz von Daten äquivalent in der Länge zu dem einzigen Wort (z.B. wenn das einzige Wort 3 Symbole mit zwei Bits pro Symbol aufweist, dann ist die Länge 6 Bits) dem Detektor 52 des einzigen Worts zur Verfügung stellen. Weiters muß, da es nicht a priori bekannt ist, wann das einzige Wort empfangen wurde, die Sequenz um ein Symbol für jedes der N Fenster vorgesetzt werden. Beispielsweise würde unter Verwendung der Sequenz von Symbolen, die oben beschrieben sind, der Datendecoder 50 das Folgende dem Detektor des einzigen Worts in der gelisteten Reihenfolge übertragen:

W_B: = 001011 (unter der Annahme einer negierbaren Intersymbol-Interferenz und eines Rauschens)
W_A: = 001011 (unter der Annahme eines negierbaren Rauschens)
W_C: = 001011 (unter der Annahme einer negierbaren Intersymbol-Interferenz und eines Rauschens)
W_D: = ?????? (an der Symbolgrenze)
W_B: = 101101 (unter der Annahme einer negierbaren Intersymbol-Interferenz und eines Rauschens)
W_A: = 101101 (unter der Annahme eines negierbaren Rauschens)
W_C: = 101101 (und der Annahme einer negierbaren Intersymbol-Interferenz und eines Rauschens)
W_D: = ?????? (an der Symbolgrenze)
W_B: = 1101...

Nachdem das einzige Wort durch den Detektor 52 des einzigen Worts detektiert ist, werden nur Daten von dem Synchronisierfenster decodiert. Die decodierten Daten werden dann an den Prozessor 22 für eine Datenverarbeitung ausgegeben.
Ein Blockdiagramm des Detektors 52 des einzigen Worts ist in 23 gezeigt. Ein Korrelator 170 empfängt eine Eingabe von binären Daten von dem Datendecoder 50 und das vorbestimmte einzige Wort von dem Prozessor 22. Der Korrelator 170 führt einen Symbol-zu-Symbol-Vergleich der Symbolsequenz der decodierten Daten mit den Symbolen des einzigen Worts durch. Beispielsweise würde, wenn das einzige Wort 3 Symbole "10", "11" und "01" enthält, unter Verwendung des obigen Beispiels, das Fenster W_A mit einer 1:1 Korrelation (d.h. alle drei Symbole stimmen überein) mit dem einzigen Wort übereinstimmen. Unter Annahme, daß Daten aus den Fenstern W_B und W_C durch eine Intersymbol-Interferenz bewirkt wurden, können ihre entsprechenden Korrelationen abgesenkt sein (d.h. die Anzahl von übereinstimmenden Symbolen kann auf nur 1 oder 2 reduziert sein).
Der Detektor 52 des einzigen Worts verwendet einen Schwellwertkomparator 172, welcher die Anzahl von übereinstimmenden Symbolen mit einem vorbestimmten Schwellwert vergleicht und ein Maß einer Korrelation zwischen der Se quenz und dem einzigen Wort definiert. Wenn die Anzahl von Übereinstimmungen größer oder gleich dem Schwellwert ist, dann wird die detektierende Logik 174 ein Detektionssignal generieren. Wie oben angedeutet, ist es möglich, daß mehr als eines der Fenster Sequenzen zur Verfügung stellt, welche den Schwellwert übersteigen, wenn ein einziges Wort empfangen ist. In einer bevorzugten Ausbildung ist der vorbestimmte Schwellwert beispielsweise über den Prozessor 22 einstellbar, um eine Wahrscheinlichkeit eines falschen Alarms zu minimieren und die Wahrscheinlichkeit einer Detektion zu maximieren, wie dies gut bekannt ist.
Eine Auswahl des besten Fensters wird in dem Detektor 52 des einzigen Worts durch ein Addieren der Korrelationsergebnisse von drei aufeinanderfolgenden Sequenzen (z.B. Sequenzen entsprechend den Fenstern W_B, W_A und W_C) ausgeführt bzw. erzielt, um einen kumulativen Korrelationswert zu bilden. Dann ein Addieren der nächstliegenden Kombination von drei aufeinanderfolgenden Fenster (z.B. W_A, W_C und W_D), um einen weiteren kumulativen Korrelationswert zu bilden. Wenn der zweite kumulative Korrelationswert kleiner als der erste ist, dann entspricht der erste kumulative Korrelationswert dem Fenster, das am weitesten in bezug auf die Symbolgrenzen zentriert ist, und das zweite der drei Fenster sollte als das synchronisierte Fenster bezeichnet werden.
Dieses Verfahren ist in dem Detektor 52 des einzigen Worts durch ein Verzögern von jedem Korrelationsmaß implementiert (d.h. die Anzahl von Übereinstimmungen), die durch den Korrelator 170 für zwei Intervalle bestimmt sind. Beispielsweise würde unter Verwendung des Beispiels mit vier Fenstern, das in 9 gezeigt ist, eine mittlere Phasen abschätzung jede 1/4 Symbol Periode entsprechend den vier Fenstern generiert bzw. erzeugt werden. Dementsprechend würde eine Sequenz von binären Daten dem Detektor des einzigen Worts bei einer Rate von 4 Mal dem Symbolintervall zur Verfügung gestellt werden. Somit sollte jede Korrelationsmessung um eine 1/4 Symbol Zeit durch eine Verzögerung 176 verzögert sein und dann ein zweites 1/4 einer Symbolzeit durch eine Verzögerung 178 verzögert sein. Das gegenwärtige Korrelationsmaß, und die um 1/4 und 1/2 Symbolzeiten verzögerten Maße werden durch die Addiereinrichtung 180 miteinander addiert, was in einem kumulativen Korrelationswert resultiert. Der kumulative Korrelationswert ist bzw. wird um eine 1/4 Symbolzeit durch die eine Verzögerung 182 verzögert und nachfolgend mit dem nächsten kumulativen Korrelationswert durch einen Komparator 184 verglichen. Wenn ein nachfolgender kumulativer Korrelationswert kleiner als der vorhergehende ist, und das einzige Wort detektiert wurde, stellt die Detektionslogik 174 auch eine Ausgabe zur Verfügung, die anzeigt, welches Fenster das Synchronisierfenster ist. Der Prozessor 22 verwendet diese Information, um die Demodulatortaktung zu steuern bzw. zu regeln, d.h. das SYMOBL TIMING Signal, das durch AFC 46, ATRC 48 und den Datendecoder 50 verwendet wird. Es sollte verstanden werden, daß der oben beschriebene Betrieb des Detektors des einzigen Worts in Software implementiert werden könnte.
Während die Erfindung unter Bezugnahme auf spezifische Ausbildungen beschrieben und illustriert wurde, werden die Fachleute erkennen, daß Modifikationen und Variationen gemacht werden können, ohne von den Prinzipien der Erfindung abzuweichen, wie sie oben beschrieben ist und in den folgenden Ansprüche festgelegt bzw. dargestellt ist.

Claims

Demodulator (28) zur Verwendung in einem digitalen Kommunikationssystem, welches einen Transmitter bzw. Sender zum Übertragen bzw. Senden von Information in der Form eines analogen Phasenumtastsignals, nachfolgend als ein PSK-Signal bezeichnet, welches eine Sequenz von Symbolen aufweist, wobei jedes Symbol für eine Zeitdauer übertragen ist bzw. wird, welche ein Symbolintervall definiert, und einen Receiver bzw. Empfänger zum Empfangen des PSK-Signals aufweist, wobei das PSK-Signal Amplituden-, Frequenz- und Phasenmerkmale bzw. -charakteristika aufweist, wobei einige der Phasencharakteristika die so übertragene Information repräsentieren, wobei der Demodulator (28) umfaßt; einen Phasendetektor (44), welcher eine Eingabe von digitalen Daten empfängt, welche für das so empfangene analoge PSK-Signal repräsentativ sind, und für jedes Symbolintervall aufeinanderfolgende Ausgaben, welches für Phasenabschätzungen des PSK-Signals repräsentativ sind, und zwar basierend auf Übergängen in den digitalen Daten zur Verfügung stellt; und einen Datendecoder (50), welcher einen Eingang aufweist, welcher mit dem Phasendetektor (44) gekoppelt ist, um eine Eingabe der Phasenabschätzungen zu erhalten bzw. zu empfangen, wobei der Datendecoder (50) die Phasenabschätzungen in Phasendaten umwandelt bzw. konvertiert, welche für die übertragene Information anzeigend sind; indem die aufeinanderfolgenden Ausgaben über eine Zeitperiode gemittelt werden, welche ein Fenster definiert, um eine gemittelte Phasenabschätzung zur Verfügung zu stellen; dadurch gekennzeichnet, daß: das Fenster eine Länge geringer als das Symbolintervall aufweist.
Demodulator (28) nach Anspruch 1, wobei die digitalen Daten eine Vielzahl von Proben bzw. Abtastwerte umfassen, welche in überlappende Fenster gruppiert sind, wobei eine Zeit zwischen aufeinanderfolgenden Proben eine Abtast- bzw. Probenperiode definiert, wobei der Demodulator weiters umfaßt: eine Zeitgeber- bzw. Taktwiederherstellungs-Regel- bzw. -Steuereinrichtung (48), welche mit dem Phasendetektor (44) gekoppelt ist und einen Eingang bzw. eine Eingabe aufweist, welcher) die Phasenabschätzungen repräsentiert, und betätigbar ist, um eine Ausgabe zur Verfügung zu stellen, welche für eine Menge bzw. Größe repräsentativ ist, um die Fenster durch eines von i) einem Vorstellen bzw. Vorrücken der Fenster um wenigstens eine Abtastperiode und ii) einem Verzögern der Fenster um wenigstens eine Abtastperiode einzustellen.
Demodulator (28) nach Anspruch 1, weiters umfassend: eine Frequenz-Steuer- bzw. -Regeleinrichtung bzw. einen Frequenz-Controller (46), welcher) einen Eingang aufweist, welcher mit dem Phasendetektor gekoppelt ist, um die Phasenabschätzungen zu empfangen bzw. zu erhalten und eine Ausgabe zur Verfügung zu stellen, welche für eine korrigierte Phase entsprechend jeder Phasenabschätzung repräsentativ ist, welche darin eingegeben ist.
Demodulator (28) nach Anspruch 3, wobei die digitalen Daten eine Vielzahl von Proben bzw. Abtastwerte umfassen, welche in überlappende Fenster gruppiert sind, wobei eine Zeit zwischen aufeinanderfolgenden Proben eine Abtast- bzw. Probenperiode definiert, wobei der Demodulator weiters umfaßt: eine Zeitgeber- bzw. Taktwiederherstellungs-Regel- bzw. -Steuereinrichtung (48), welche mit der Frequenz-Regel- bzw. -Steuereinrichtung (46) gekoppelt ist und eine Eingabe der korrigierten Phasenabschätzungen aufweist, welche während jedes Fensters erhalten sind, und eine Ausgabe zur Verfügung stellt, welche für eine Größe repräsentativ ist, um die Fenster durch ein von i) einem Vorrücken der Fenster um wenigstens eine Abtastperiode und ii) einem Verzögern der Fenster um wenigstens eine Abtastperiode einzustellen.
Demodulator (28) nach Anspruch 4, wobei das PSK-Signal eine bekannte Sequenz von Daten umfaßt, welche ein einziges bzw. einzelnes bzw. eindeutig bestimmtes Wort definieren, wobei der Demodulator weiters umfaßt: einen Detektor (52) für das eindeutig bestimmte Wort, welcher einen Eingang zum Empfangen der Phasendaten aufweist, wobei der Detektor (52) für das eindeutig bestimmte Wort eine Bestimmung durchführt, daß das eindeutig bestimmte Wort detektiert wurde, basierend auf den Phasendaten, und einen Satz von Fenstern identifiziert, in welchem das eindeutig bestimmte Wort so detektiert ist bzw. wird, und den Satz von Fenstern als synchronisierende Fenster definiert und weiter einen Ausgang bzw. eine Ausgabe zur Verfügung stellt, welcher) die synchronisierenden Fenster identifiziert; und der Datendecoder (50) weiters mit dem Detektor (52) für das eindeutig bestimmte Wort gekoppelt ist, um die Ausgabe zu empfangen, welche die synchronisierenden Fenster identifiziert, wobei der Datendecoder (50) eine Ausgabe der Phasendaten zur Verfügung stellt, welche mit den synchronisierenden Fenstern assoziiert sind.
Demodulator (28) nach Anspruch 1, wobei das PSK-Signal eine bekannte Sequenz von Daten umfaßt, welche ein einzelnes bzw. einzigartiges bzw. einziges bzw. eindeutig bestimmtes Wort ausbilden, wobei der Demodulator weiters umfaßt: einen Detektor (52) für das eindeutig bestimmte Wort, welcher mit dem Datendecoder (50) gekoppelt ist und einen Eingang zum Empfangen der Phasendaten aufweist, wobei der Detektor (52) für das eindeutig bestimmte Wort eine Bestimmung durchführt, daß das eindeutig bestimmte Wort detektiert wurde, basierend auf den Phasendaten und eine Ausgabe zur Verfügung stellt, welche dieselben repräsentiert.
Demodulator (28) nach Anspruch 1, wobei die digitalen Daten eine Sequenz von aufeinanderfolgenden digitalen Proben bzw. Abtastwerten umfassen, wobei jede Probe einen Wert aufweist, welcher mit einem eines hohen Niveaus bzw. Pegels und eines niedrigen Niveaus bzw. Pegels assoziiert ist, wobei der Phasendetektor (44) umfaßt: eine Decodiereinrichtung bzw. einen Decoder (58) einer momentanen bzw. instantanen Phase, welcher) einen Eingang der digitalen Daten aufweist, wobei der Decoder (58) der momentanen Phase bestimmt, wenn ein Übergang zwischen aufeinanderfolgenden digitalen Proben bzw. Abtastwerten aufgetreten ist, so daß eines von 1) eine Probe hat einen Wert, welcher mit dem hohen Niveau assoziiert ist, und eine nachfolgende digitale Probe hat einen Wert, welcher mit dem niedrigen Niveau assoziiert ist, und 2) eine Probe hat einen Wert, welcher mit dem niedrigen Niveau assoziiert ist, und eine nachfolgende digitale Probe hat einen Wert, welcher mit dem hohen Niveau assoziiert ist, und eine decodierte Ausgabe zur Verfügung stellt, welche für wenigstens die Übergänge repräsentativ ist, welche so bestimmt sind bzw. wurden; und eine Abschätzeinrichtung (60) der momentanen Phase, welche einen Eingang aufweist, welcher mit dem Decoder (58) der momentanen Phase gekoppelt ist, um die decodierte Ausgabe zu empfangen, wobei die Abschätzeinrichtung (60) der momentanen Phase eine Ausgabe zur Verfügung stellt, welche für eine mittlere bzw. durchschnittliche Phasenabschätzung bzw. Abschätzung einer mittleren Phase repräsentativ ist, welche auf den Übergängen basiert.
Demodulator (28) nach Anspruch 7, wobei das PSK-Signal eine Sequenz von bekannten Datensymbolen repräsentiert, wobei jedes Symbol mit einem Phasenmerkmal des PSK-Signals assoziiert ist, wobei die Abschätzeinrichtung (60) der momentanen Phase umfaßt: einen Zähler (84) zum Erhöhen eines Zählerwerts, welcher sich auf eine momentane Phase des PSK-Signals bezieht; und einen Speicher (90), welcher einen ersten Eingang, welcher mit einem Ausgang des Zählers (84) gekoppelt ist, und einen zweiten Eingang aufweist, welcher mit dem Decoder (58) der momentanen Phase gekoppelt ist, wobei der Speicher (90) die Zählerwerte des Zählers (84) bei jeder Bestimmung speichert, daß ein Übergang aufgetreten ist.
Demodulator (28) nach Anspruch 7, wobei das PSK-Signal eine Sequenz von bekannten Datensymbolen repräsentiert, wobei jedes Symbol mit einer Phase des PSK-Signals assoziiert ist, wobei der Phasendetektor (44) weiters umfaßt: einen Differentialphasen-Detektor (62), welcher einen Eingang aufweist, welcher mit der Abschätzeinrichtung (60) der momentanen Phase gekoppelt ist, wobei der Differentialphasen-Detektor (62) eine Ausgabe erzeugt bzw. generiert, welche für eine Differenz zwischen jeder mittleren Phasenabschätzung und einer vorangehenden mittleren Phasenabschätzung repräsentativ ist.
Demodulator (28) nach Anspruch 1, wobei im wesentlichen sämtliche Amplitudenmerkmale bzw. -charakteristika von den digitalen Daten entfernt sind bzw. werden, bevor die digitalen Daten durch den Phasendetektor (44) empfangen werden.
Verfahren zum Demodulieren eines Phasenumtast-Signal, nachfolgend als ein PSK-Signal bezeichnet, welches eine Sequenz von Symbolen aufweist, wobei jedes Symbol auf einem eines bekannten Satzes von möglichen übertragenen Phasen basiert und für eine Zeitperiode übertragen wird, welche ein Symbolintervall definiert, wobei die Symbole aufeinanderfolgend durch einen Empfänger bzw. Receiver empfangen werden, umfassend die Schritte: Erzeugen bzw. Generieren eines analogen Signals, welches für die Symbole anzeigend ist, welche durch den Empfänger empfangen werden, und Definieren des analogen Signals als das PSK-Signal; Digitalisieren des PSK-Signals, um eine Sequenz von digitalen Datenproben bzw. Proben von digitalen Daten bzw. Datenabtastwerten zur Verfügung zu stellen, welche für das empfangene PSK-Signal repräsentativ sind, wobei jede digitale Datenprobe bzw. Abtastwert einen Wert aufweist, welcher mit einem eines hohen Niveaus bzw. Pegels und eines niedrigen Niveaus assoziiert wird; Identifizieren von Übergängen von dem hohen Niveau zu dem niedrigen Niveau und von dem niedrigen Niveau zu dem hohen Niveau zwischen aufeinanderfolgenden digitalen Datenproben; Erzeugen einer Anzahl von Phasenabschätzungen während jedes Symbolintervalls basierend auf den so identifizierten Übergängen; und Decodieren von jeder Phasenabschätzung, um binäre Daten zur Verfügung zu stellen, welche für die empfangenen Symbole repräsentativ sind, und Definieren der Daten als decodierte Daten, und zwar durch ein Mitteln der Anzahl von Phasenabschätzungen über eine Zeitperiode, welche ein Fenster definiert, um eine gemittelte Phasenabschätzung bzw. Abschätzung einer gemittelten Phase zur Verfügung zu stellen, dadurch gekennzeichnet, daß das Fenster eine Länge, geringer als das Symbolintervall aufweist.
Verfahren nach Anspruch 11, weiters umfassend die Schritte: Akkumulieren bzw. Speichern einer Sequenz der binären Daten; Korrelieren der Sequenz von binären Daten mit einem einzigen bzw. einzigartigen bzw. eindeutig bestimmten Sequenz von binären Daten; Bereitstellen eines Maßes der Korrelation; und Erzeugen eines Detektionssignals, wenn das Maß einen vorbestimmten Schwellwert überschreitet.
Verfahren nach Anspruch 12, weiters umfassend die Schritte: Akkumulieren bzw. Speichern von aufeinanderfolgenden Sequenzen von binären Daten; Korrelieren von jeder aufeinanderfolgenden Sequenz von binären Daten mit der einzigartigen Sequenz von binären Daten; Bereitstellen eines Maßes der Korrelation für jede aufeinanderfolgende Korrelation; Auswählen einer Sequenz von binären Daten, welche ein höchstes Maß an Korrelation aufweisen; und Bereitstellen einer Ausgabe, welche die ausgewählte Sequenz identifiziert.
Verfahren nach Anspruch 13, wobei der Schritt eines Auswählens der Sequenz von binären Daten, welche das höchste Maß einer Korrelation aufweist, die Schritte umfaßt: Hinzufügen einer Anzahl von aufeinanderfolgenden Maßen einer Korrelation, welche gemeinsam in einem kumulativen Korrelationswert bzw. Wert einer kumulativen Korrelation für jede Sequenz von binären Daten resultieren; Vergleichen von jedem kumulativen Korrelationswert mit einem am weitesten vorangehenden kumulativen Korrelationswert, bis ein gegenwärtig kumulativer Korrelationswert geringer als ein am weitesten vorangehender Korrelationswert ist, und Definieren dieses am weitesten vorangehenden Korrelationswerts als die höchste kumulative Korrelation; und Definieren einer Sequenz von binären Daten, entsprechend der letzten der Anzahl von Maßen einer Korrelation, welche gemeinsam hinzugefügt wurden, um die höchste kumulative Korrelation als die ausgewählte Sequenz von binären Daten auszubilden.
Verfahren nach Anspruch 11, wobei der Schritt eines Digitalisierens des PSK-Signals die Schritte umfaßt: Begrenzen bzw. Beschränken des analogen Signals, welches für das PSK-Signal repräsentativ ist, um ein diskretes Signal zur Verfügung zu stellen, so daß, wo das analoge Signal eine Amplitude größer als null aufweist, das diskrete Signal eine Amplitude entsprechend einem ersten vorbestimmten Niveau aufweist, und wo das analoge Signal eine Amplitude geringer als null aufweist, das diskrete Signal eine Amplitude entsprechend einem zweiten vorbestimmten Niveau aufweist; und Abtasten des diskreten Signals, wodurch die digitalen Datenproben gebildet werden.
Verfahren nach Anspruch 11, weiters umfassend: ein Vergleichen von jeder Phasenabschätzung mit einer vorangehenden Phasenabschätzung, um einen Unterschied zwischen jeweils zwei aufeinanderfolgenden übertragenen Phasen zu bestimmen.
Verfahren nach Anspruch 11, weiters umfassend: ein Definieren einer Anzahl von überlappenden Fenstern.
Verfahren nach Anspruch 11, weiters umfassend; ein Definieren einer Anzahl von derartigen Fenstern; ein Erzeugen einer mittleren Phasenabschätzung entsprechend jedem Fenster; ein Erzeugen eines Frequenz-Offset bzw. einer Frequenz-Versetzung, welcher) für eine Differenz zwischen mittleren Phasenabschätzungen, welche während jedes Symbolintervalls erzeugt werden, und die mittleren Phasenabschätzungen repräsentativ ist, welche während des vorangehenden Symbolintervalls erzeugt werden; und ein Korrigieren der mittleren Phasenabschätzungen durch ein Einstellen der mittleren Phasenabschätzungen durch den Frequenz-Offset.
Verfahren nach Anspruch 18, weiters umfassend; ein Gruppieren der Fenster in Sätze basierend auf einer relativen Bezugnahme bzw. Referenz in der Zeit von jedem Fenster zu dem Symbolintervall; ein Akkumulieren bzw. Speichern von Sätzen von decodierten Daten, so daß jeder Satz von decodierten Daten denjenigen Fenstern in dem Satz von Fenstern entspricht; ein Vergleichen von jedem Satz von decodierten Daten mit einer bekannten Sequenz von Daten; ein Erzeugen bzw. Generieren eines Detektionssignals, wenn die decodierten Daten im wesentlichen dieselben wie die bekannte Sequenz von Daten sind; und ein Definieren eines Satzes von synchronisierenden Fenstern als der Satz von Fenstern entsprechend dem Satz von decodierten Daten, wenn der Satz von decodierten Daten im wesentlichen derselbe wie die bekannte Sequenz von Daten ist.
Verfahren nach Anspruch 19, weiters umfassend: ein Definieren eines Fensters vor jedem der synchronisierenden Fenster als ein frühes Fenster; ein Definieren eines Fensters nach jedem der synchronisierenden Fenster als ein spätes Fenster; ein Bestimmen eines Phasen-Offset für jedes der frühen und späten Fenster; ein Vergleichen des Phasen-Offset entsprechend dem frühen Fenster und des Phasen-Offset entsprechend dem späten Fenster, wobei der Vergleich in einer Differenz zwischen den zwei Phasen-Offsets resultiert, welche für einen Zeit-Offset repräsentativ sind; ein Einstellen einer Zeit bzw. eines Zeitpunkts der synchronisierenden Fenster relativ zu dem Symbolintervall basierend auf dem Zeit-Offset.