JP2002124937A - 同期はずれ検出回路 - Google Patents
同期はずれ検出回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】正常な時はアラームは出さず、Ｓ／Ｎ比が劣化
した時やデータ信号断の時には、アラームを確実に出力
する回路の提供。 【解決手段】電圧制御発振器から出力されるクロックを
遅延回路で所定の位相遅延させる遅延回路１と、前記遅
延回路で遅延されたクロックを、前記データ信号の立ち
下がりまたは立ち上がりの遷移で取り込むフリップフロ
ップ２と、前記フリップフロップの出力の時間平均値を
検出する平均値回路３と、前記時間平均値と予め定めら
れた一定値との大小関係を判定し、クロック同期はずれ
検出時にアラームを出力する比較回路４と、を備える。
した時やデータ信号断の時には、アラームを確実に出力
する回路の提供。 【解決手段】電圧制御発振器から出力されるクロックを
遅延回路で所定の位相遅延させる遅延回路１と、前記遅
延回路で遅延されたクロックを、前記データ信号の立ち
下がりまたは立ち上がりの遷移で取り込むフリップフロ
ップ２と、前記フリップフロップの出力の時間平均値を
検出する平均値回路３と、前記時間平均値と予め定めら
れた一定値との大小関係を判定し、クロック同期はずれ
検出時にアラームを出力する比較回路４と、を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック同期はず
れ検出回路に関し、特に、光受信装置等のクロック同期
はずれの検出に適用して好適な回路に関する。
れ検出回路に関し、特に、光受信装置等のクロック同期
はずれの検出に適用して好適な回路に関する。
【０００２】
【従来の技術】光受信装置では、光信号を受光した光／
電気変換回路（フォトダイオード等）で光信号を電流に
変換しこれを電圧に増幅変換し、論理振幅の信号とした
受信データを、ＰＬＬ(Phase Locked Loop;位相同期
ループ）回路に入力し、該受信データに同期した信号
（クロック）を生成している。ＰＬＬ回路は、その典型
的な構成として、図５に示すように、受信したデータ信
号を入力とする位相周波数比較回路（Phase Frequency
Comparator）１０と、位相周波数比較回路１０で検出
された周波数及び位相の差に対応して、容量への充電又
は放電を行い該位相差に対応した電圧を生成するチャー
ジポンプ（ＣＰ）１１と、該周波数及び位相の差に対応
した電圧を平滑化して出力するループフィルタ１２（Ｌ
ＰＦ）と、ループフィルタ１２の出力を制御電圧として
入力し該制御電圧に応じて発振周波数を可変させる電圧
制御発振器（ＶＣＯ）１３とを備え、電圧制御発振器
（ＶＣＯ）１３の発振出力クロックは、位相周波数比較
回路１０へ帰還入力され、位相周波数比較回路１０で
は、受信したデータ信号と電圧制御発振器１３の出力ク
ロックとの周波数及び位相差を検出し、周波数及び位相
差に応じた制御信号が電圧制御発振器（ＶＣＯ）１３に
供給され、データ信号に同期したクロックが生成され
る。なお、電圧制御発振器（ＶＣＯ）１３の出力クロッ
クがデータ信号の周波数の逓倍周波数である場合、電圧
制御発振器（ＶＣＯ）１３の出力（再生クロック）を分
周器で分周した信号を位相周波数比較回路１０に帰還入
力する構成とされる。
電気変換回路（フォトダイオード等）で光信号を電流に
変換しこれを電圧に増幅変換し、論理振幅の信号とした
受信データを、ＰＬＬ(Phase Locked Loop;位相同期
ループ）回路に入力し、該受信データに同期した信号
（クロック）を生成している。ＰＬＬ回路は、その典型
的な構成として、図５に示すように、受信したデータ信
号を入力とする位相周波数比較回路（Phase Frequency
Comparator）１０と、位相周波数比較回路１０で検出
された周波数及び位相の差に対応して、容量への充電又
は放電を行い該位相差に対応した電圧を生成するチャー
ジポンプ（ＣＰ）１１と、該周波数及び位相の差に対応
した電圧を平滑化して出力するループフィルタ１２（Ｌ
ＰＦ）と、ループフィルタ１２の出力を制御電圧として
入力し該制御電圧に応じて発振周波数を可変させる電圧
制御発振器（ＶＣＯ）１３とを備え、電圧制御発振器
（ＶＣＯ）１３の発振出力クロックは、位相周波数比較
回路１０へ帰還入力され、位相周波数比較回路１０で
は、受信したデータ信号と電圧制御発振器１３の出力ク
ロックとの周波数及び位相差を検出し、周波数及び位相
差に応じた制御信号が電圧制御発振器（ＶＣＯ）１３に
供給され、データ信号に同期したクロックが生成され
る。なお、電圧制御発振器（ＶＣＯ）１３の出力クロッ
クがデータ信号の周波数の逓倍周波数である場合、電圧
制御発振器（ＶＣＯ）１３の出力（再生クロック）を分
周器で分周した信号を位相周波数比較回路１０に帰還入
力する構成とされる。
【０００３】ところで、光受信装置において、伝送路上
を伝送された受信データ信号のＳ／Ｎ（信号対雑音）比
が劣化した時に、これを検出してアラームを出力するこ
とは、伝送路の品質を保持するために必要な機能であ
る。
を伝送された受信データ信号のＳ／Ｎ（信号対雑音）比
が劣化した時に、これを検出してアラームを出力するこ
とは、伝送路の品質を保持するために必要な機能であ
る。
【０００４】Ｓ／Ｎ比劣化を検出するための従来の構成
の一つとして、電圧制御発振器の周波数制御信号（図５
のＰＬＬ回路において、ループフィルタ１２から電圧制
御発振器１３に入力される制御電圧）を用い、この周波
数制御信号の値をモニタすることで、ロック状態から大
きくはずれたときにアラームを出力する、という構成が
知られている。すなわち、ＰＬＬ回路がロック状態から
大きくはずれたとき、周波数制御信号も変化し、この変
化が予め定められたしきい値を超えた場合に、アラーム
を出力するというものである。
の一つとして、電圧制御発振器の周波数制御信号（図５
のＰＬＬ回路において、ループフィルタ１２から電圧制
御発振器１３に入力される制御電圧）を用い、この周波
数制御信号の値をモニタすることで、ロック状態から大
きくはずれたときにアラームを出力する、という構成が
知られている。すなわち、ＰＬＬ回路がロック状態から
大きくはずれたとき、周波数制御信号も変化し、この変
化が予め定められたしきい値を超えた場合に、アラーム
を出力するというものである。
【０００５】
【発明が解決しようとする課題】しかしながら、電圧制
御発振器の周波数制御信号により同期はずれの検出を行
う従来の装置において、データ信号のＳ／Ｎ比が劣化し
た場合、データ信号のジッタが増え、このため、電圧制
御発振器をロック状態に引き込むように、周波数制御信
号が大きく変動する。すなわち、データ信号のジッタが
増えると、データ信号本来の周波数の近傍で、データ１
ビット（ビットクロック）毎にその周波数が変動し（デ
ータ信号の遷移時点が変動する）、データの値は１又は
０をランダムにとるランダムパターン（ノイズ）とな
り、電圧制御発振器をロック状態に引き込むように、周
波数制御信号が大きく変動することになる。このため、
電圧制御発振器へ供給する周波数制御信号の値から、正
常時（同期時）とアラーム時とを判別するためのしきい
値を設定することは、ジッタ成分の存在により、むずか
しくなる。
御発振器の周波数制御信号により同期はずれの検出を行
う従来の装置において、データ信号のＳ／Ｎ比が劣化し
た場合、データ信号のジッタが増え、このため、電圧制
御発振器をロック状態に引き込むように、周波数制御信
号が大きく変動する。すなわち、データ信号のジッタが
増えると、データ信号本来の周波数の近傍で、データ１
ビット（ビットクロック）毎にその周波数が変動し（デ
ータ信号の遷移時点が変動する）、データの値は１又は
０をランダムにとるランダムパターン（ノイズ）とな
り、電圧制御発振器をロック状態に引き込むように、周
波数制御信号が大きく変動することになる。このため、
電圧制御発振器へ供給する周波数制御信号の値から、正
常時（同期時）とアラーム時とを判別するためのしきい
値を設定することは、ジッタ成分の存在により、むずか
しくなる。
【０００６】一方、所定の伝送路品質が保たれている場
合でも、実際には、伝送路を伝送されたデータ信号に
は、多少ともジッタが存在しており、この場合も、電圧
制御発振器を、ロック状態に引き込むように、周波数制
御信号が変動する。
合でも、実際には、伝送路を伝送されたデータ信号に
は、多少ともジッタが存在しており、この場合も、電圧
制御発振器を、ロック状態に引き込むように、周波数制
御信号が変動する。
【０００７】このように、電圧制御発振器の周波数制御
信号を用いてアラーム判定を行う構成の場合、データ信
号のわずかのジッタ成分の存在によって周波数制御信号
が変動し、正常時とアラーム時を判別するためのしきい
値の設定がむずかしくなり、正常な時はアラームは出さ
ず、Ｓ／Ｎ比が大幅に劣化した時に、アラームを確実に
出力する、という制御を行うことは、困難である。
信号を用いてアラーム判定を行う構成の場合、データ信
号のわずかのジッタ成分の存在によって周波数制御信号
が変動し、正常時とアラーム時を判別するためのしきい
値の設定がむずかしくなり、正常な時はアラームは出さ
ず、Ｓ／Ｎ比が大幅に劣化した時に、アラームを確実に
出力する、という制御を行うことは、困難である。
【０００８】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、正常な時はアラ
ームは出さず、周波数同期が外れた時や、受信データ信
号のＳ／Ｎ比が大幅に劣化した時に、アラームを確実に
出力する同期はずれ検出回路及び該回路を備えた受信装
置を提供することにある。
てなされたものであって、その目的は、正常な時はアラ
ームは出さず、周波数同期が外れた時や、受信データ信
号のＳ／Ｎ比が大幅に劣化した時に、アラームを確実に
出力する同期はずれ検出回路及び該回路を備えた受信装
置を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成する本発
明は、二つの信号の一方の信号を所定位相遅延させて出
力する第１の回路と、前記二つの信号の他方の信号の遷
移に同期して前記第１の回路の出力をサンプルする第２
の回路と、前記第２の回路の出力の平均値を出力する第
３の回路と、前記平均値と予め定められたしきい値とを
比較し、同期はずれの有無を検出する第４の回路と、を
備える。
明は、二つの信号の一方の信号を所定位相遅延させて出
力する第１の回路と、前記二つの信号の他方の信号の遷
移に同期して前記第１の回路の出力をサンプルする第２
の回路と、前記第２の回路の出力の平均値を出力する第
３の回路と、前記平均値と予め定められたしきい値とを
比較し、同期はずれの有無を検出する第４の回路と、を
備える。
【００１０】より詳しくは、本発明は、入力される第１
の信号と、前記第１の信号に位相及び周波数が同期され
る第２の信号とを入力し、前記第１の信号と前記第２の
信号が互いに同期しているか否かを検出する回路におい
て、前記第２の信号を所定の位相遅延させる遅延回路
と、前記第１の信号の立ち下がり又は立ち上がりの遷移
に同期して、前記遅延回路で遅延された前記第２の信号
の値をサンプルする順序論理回路と、前記順序論理回路
の出力の平均値を検出する平均値検出回路と、前記平均
値検出回路から出力される平均値と、予め定められたし
きい値との大小関係を比較し、比較結果を同期はずれの
有無を示す信号として出力する比較回路と、を備える。
の信号と、前記第１の信号に位相及び周波数が同期され
る第２の信号とを入力し、前記第１の信号と前記第２の
信号が互いに同期しているか否かを検出する回路におい
て、前記第２の信号を所定の位相遅延させる遅延回路
と、前記第１の信号の立ち下がり又は立ち上がりの遷移
に同期して、前記遅延回路で遅延された前記第２の信号
の値をサンプルする順序論理回路と、前記順序論理回路
の出力の平均値を検出する平均値検出回路と、前記平均
値検出回路から出力される平均値と、予め定められたし
きい値との大小関係を比較し、比較結果を同期はずれの
有無を示す信号として出力する比較回路と、を備える。
【００１１】本発明において、前記第２の信号が、前記
第１の信号と前記第２の信号の位相差に対応した値の制
御信号を入力し該制御信号によって発振周波数が可変さ
れる信号発振器の発振出力信号からなる。
第１の信号と前記第２の信号の位相差に対応した値の制
御信号を入力し該制御信号によって発振周波数が可変さ
れる信号発振器の発振出力信号からなる。
【００１２】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい一実施の形態において、
図１を参照すると、入力される第１の信号（データ信
号）と、該第１の信号に位相及び周波数が同期される第
２の信号（ＣＬＫ）とを入力し、これらが互いに同期し
ているか否かを検出する回路であって、第２の信号（Ｃ
ＬＫ）を所定の位相遅延させる遅延回路（１）と、該第
１の信号の立ち下がり又は立ち上がりの遷移に同期し
て、遅延回路（１）で遅延された第２の信号（ＣＬＫ９
０）の値をサンプルする順序論理回路（２）と、順序論
理回路（２）の出力の平均値を検出する平均値検出回路
（３）と、平均値検出回路（３）から出力される平均値
と、予め定められたしきい値（Ｖｒｅｆ）との大小関係
を比較して、同期はずれであるか否かを判定し、同期は
ずれの場合、アラームを出力する比較回路（４）とを備
える。
する。本発明は、その好ましい一実施の形態において、
図１を参照すると、入力される第１の信号（データ信
号）と、該第１の信号に位相及び周波数が同期される第
２の信号（ＣＬＫ）とを入力し、これらが互いに同期し
ているか否かを検出する回路であって、第２の信号（Ｃ
ＬＫ）を所定の位相遅延させる遅延回路（１）と、該第
１の信号の立ち下がり又は立ち上がりの遷移に同期し
て、遅延回路（１）で遅延された第２の信号（ＣＬＫ９
０）の値をサンプルする順序論理回路（２）と、順序論
理回路（２）の出力の平均値を検出する平均値検出回路
（３）と、平均値検出回路（３）から出力される平均値
と、予め定められたしきい値（Ｖｒｅｆ）との大小関係
を比較して、同期はずれであるか否かを判定し、同期は
ずれの場合、アラームを出力する比較回路（４）とを備
える。
【００１３】第２の信号（ＣＬＫ）は、第１の信号（デ
ータ信号）と第２の信号（ＣＬＫ）の周波数及び位相の
差に対応した値の制御信号を入力し該制御信号によって
発振周波数が可変される電圧制御発振器（図５の１３参
照）の発振出力信号からなる。
ータ信号）と第２の信号（ＣＬＫ）の周波数及び位相の
差に対応した値の制御信号を入力し該制御信号によって
発振周波数が可変される電圧制御発振器（図５の１３参
照）の発振出力信号からなる。
【００１４】遅延回路（１）は、第２の信号（ＣＬＫ）
のパルス幅の半分に相当する位相分、第２の信号（ＣＬ
Ｋ）を遅延させる。
のパルス幅の半分に相当する位相分、第２の信号（ＣＬ
Ｋ）を遅延させる。
【００１５】順序論理回路（２）は、データ信号の立ち
下がり又は立ち上がりエッジ（positive edge／negati
ve edge）をトリガーとして、入力信号、すなわち電圧
制御発振器の出力を遅延回路（１）で遅延させた信号
（ＣＬＫ９０）をサンプル（取り込む）するＤ型フリッ
プフロップよりなり、データ信号のジッタ幅が、遅延信
号ＣＬＫ９０がのパルス幅（Ｈｉｇｈレベルの幅）以内
であれば、順序論理回路（２）は、Ｈｉｇｈレベルを出
力し（同期時と同様）、比較回路（４）は、アラームを
出力することはない。すなわち、データに、ジッタが存
在しても、該ジッタが所定範囲内であれば、誤動作が回
避される。
下がり又は立ち上がりエッジ（positive edge／negati
ve edge）をトリガーとして、入力信号、すなわち電圧
制御発振器の出力を遅延回路（１）で遅延させた信号
（ＣＬＫ９０）をサンプル（取り込む）するＤ型フリッ
プフロップよりなり、データ信号のジッタ幅が、遅延信
号ＣＬＫ９０がのパルス幅（Ｈｉｇｈレベルの幅）以内
であれば、順序論理回路（２）は、Ｈｉｇｈレベルを出
力し（同期時と同様）、比較回路（４）は、アラームを
出力することはない。すなわち、データに、ジッタが存
在しても、該ジッタが所定範囲内であれば、誤動作が回
避される。
【００１６】本発明の一実施の形態において、遅延回路
（１）は、好ましくは、第２の信号（ＣＬＫ）のパルス
のパルス幅の中間（半分）の位相分（デューティ５０の
クロック場合、１周期の１／４すなわち９０度）遅延さ
せて出力する構成とされる。
（１）は、好ましくは、第２の信号（ＣＬＫ）のパルス
のパルス幅の中間（半分）の位相分（デューティ５０の
クロック場合、１周期の１／４すなわち９０度）遅延さ
せて出力する構成とされる。
【００１７】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。図１は、本発明の一実施例の構成
を示す図である。図１を参照すると、この実施例のクロ
ック同期外れ検出回路は、データ信号に同期したクロッ
クを生成する電圧制御発振器（図５の１３参照、ただ
し、電流制御発振器であってもよい）からのクロックＣ
ＬＫを入力し、その位相を９０°遅延させて出力する遅
延回路１と、遅延回路１の出力ＣＬＫ９０を、データ端
子Ｄに入力し、光信号から不図示の光／電気変換器で電
気信号に変換され論理振幅まで増幅されたデータ信号
（図５の位相周波数比較回路１０に入力されるデータ信
号に対応する）を、クロック端子Ｃに入力するフリップ
フロップ２と、フリップフロップ２の出力端子Ｑからの
出力信号の時間平均値を検出する平均値検出回路３と、
平均値検出回路３の出力と、予め設定された基準電圧Ｖ
ｒｅｆとの大小関係を比較し、アラームを出力する比較
回路４と、を備えて構成されている。後に詳細に説明さ
れるように、比較回路４は、データ信号の遷移時のクロ
ックＣＬＫの遷移が立ち下がりの場合には、平均値検出
回路３の出力が、アラーム出力のしきい値をなす基準電
圧Ｖｒｅｆ以下となると、アラームを出力する。フリッ
プフロップ２は、データ端子Ｄに入力される信号（遅延
クロックＣＬＫ９０）を、クロック端子Ｃに入力される
信号（データ信号）の立ち上がり又は立ち下がりエッジ
でサンプルし出力端子Ｑに出力する、エッジトリガ型の
フリップフロップ（「Ｄ型フリップフロップ」という）
からなる。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。図１は、本発明の一実施例の構成
を示す図である。図１を参照すると、この実施例のクロ
ック同期外れ検出回路は、データ信号に同期したクロッ
クを生成する電圧制御発振器（図５の１３参照、ただ
し、電流制御発振器であってもよい）からのクロックＣ
ＬＫを入力し、その位相を９０°遅延させて出力する遅
延回路１と、遅延回路１の出力ＣＬＫ９０を、データ端
子Ｄに入力し、光信号から不図示の光／電気変換器で電
気信号に変換され論理振幅まで増幅されたデータ信号
（図５の位相周波数比較回路１０に入力されるデータ信
号に対応する）を、クロック端子Ｃに入力するフリップ
フロップ２と、フリップフロップ２の出力端子Ｑからの
出力信号の時間平均値を検出する平均値検出回路３と、
平均値検出回路３の出力と、予め設定された基準電圧Ｖ
ｒｅｆとの大小関係を比較し、アラームを出力する比較
回路４と、を備えて構成されている。後に詳細に説明さ
れるように、比較回路４は、データ信号の遷移時のクロ
ックＣＬＫの遷移が立ち下がりの場合には、平均値検出
回路３の出力が、アラーム出力のしきい値をなす基準電
圧Ｖｒｅｆ以下となると、アラームを出力する。フリッ
プフロップ２は、データ端子Ｄに入力される信号（遅延
クロックＣＬＫ９０）を、クロック端子Ｃに入力される
信号（データ信号）の立ち上がり又は立ち下がりエッジ
でサンプルし出力端子Ｑに出力する、エッジトリガ型の
フリップフロップ（「Ｄ型フリップフロップ」という）
からなる。
【００１８】平均値検出回路３は、所定期間における、
フリップフロップ２の出力端子Ｑの出力信号のＨｉｇｈ
レベルの時間の長さ（時間幅）を、直流電圧レベル（Ｌ
ｏｗレベルとＨｉｇｈレベルの間の電圧）に変換するこ
とで、フリップフロップ２の出力の時間平均を検出する
ものであり、例えば、所定の長さに時定数が設定された
ＣＲ回路よりなる低域通過フィルタで構成してもよく、
あるいは、フリップフロップ２の出力端子Ｑからの出力
信号がＨｉｇｈレベルの期間中、容量を定電流で充電す
る構成とし、所定期間経過時点で、容量の端子電圧を、
時間平均値として出力するチャージポンプ回路構成とし
てもよい。
フリップフロップ２の出力端子Ｑの出力信号のＨｉｇｈ
レベルの時間の長さ（時間幅）を、直流電圧レベル（Ｌ
ｏｗレベルとＨｉｇｈレベルの間の電圧）に変換するこ
とで、フリップフロップ２の出力の時間平均を検出する
ものであり、例えば、所定の長さに時定数が設定された
ＣＲ回路よりなる低域通過フィルタで構成してもよく、
あるいは、フリップフロップ２の出力端子Ｑからの出力
信号がＨｉｇｈレベルの期間中、容量を定電流で充電す
る構成とし、所定期間経過時点で、容量の端子電圧を、
時間平均値として出力するチャージポンプ回路構成とし
てもよい。
【００１９】比較回路４は、アラームを出力するか否か
のしきい値の近傍でのアラーム出力のバタツキを抑える
ため、ヒステリシス特性を持たせてもよい。すなわち比
較回路４は、例えばしきい値として基準値Ｖ１、Ｖ２
（Ｖ１＞Ｖ２）を備え、平均値検出回路３の出力が基準
値Ｖ１以下となっても直ちにアラームを出力せず（Ｖ２
以下とならず再びＶ１を超えた場合は正常）、平均値検
出回路３の出力が基準値Ｖ２以下となった場合にアラー
ムを出力し、平均値検出回路３の出力が再び、Ｖ２を超
え、さらにＶ１以上となった場合に、アラーム出力を停
止する構成としてもよい。
のしきい値の近傍でのアラーム出力のバタツキを抑える
ため、ヒステリシス特性を持たせてもよい。すなわち比
較回路４は、例えばしきい値として基準値Ｖ１、Ｖ２
（Ｖ１＞Ｖ２）を備え、平均値検出回路３の出力が基準
値Ｖ１以下となっても直ちにアラームを出力せず（Ｖ２
以下とならず再びＶ１を超えた場合は正常）、平均値検
出回路３の出力が基準値Ｖ２以下となった場合にアラー
ムを出力し、平均値検出回路３の出力が再び、Ｖ２を超
え、さらにＶ１以上となった場合に、アラーム出力を停
止する構成としてもよい。
【００２０】次に図２から図４のタイミング図を参照し
て、本発明の一実施例の動作について説明をする。
て、本発明の一実施例の動作について説明をする。
【００２１】図２は、本発明の一実施例における、正常
時すなわち周波数同期時の動作を示す図である。図２に
おいて、ＣＬＫは、データ信号に同期したクロックを生
成する電圧制御発振器からのクロックであり、ＣＬＫ９
０は、遅延回路１でクロックＣＬＫを位相９０°遅延さ
せたクロックである。
時すなわち周波数同期時の動作を示す図である。図２に
おいて、ＣＬＫは、データ信号に同期したクロックを生
成する電圧制御発振器からのクロックであり、ＣＬＫ９
０は、遅延回路１でクロックＣＬＫを位相９０°遅延さ
せたクロックである。
【００２２】周波数同期時には、クロックＣＬＫの立ち
下がり（ＨｉｇｈレベルからＬｏｗレベルへの遷移タイ
ミング）は、常に、データ信号のクロスポイントに一致
している。
下がり（ＨｉｇｈレベルからＬｏｗレベルへの遷移タイ
ミング）は、常に、データ信号のクロスポイントに一致
している。
【００２３】このとき、フリップフロップ２は、そのデ
ータ端子Ｄに入力されるＣＬＫ９０のＨｉｇｈレベルＶ
Ｈを、フリップフロップ２のクロック端子に入力される
データ信号の立ち上がり（又は立ち下がり）エッジをト
リガーとしてサンプルするため、フリップフロップ２の
出力Ｑは、常に、ＨｉｇｈレベルＶＨとなる。
ータ端子Ｄに入力されるＣＬＫ９０のＨｉｇｈレベルＶ
Ｈを、フリップフロップ２のクロック端子に入力される
データ信号の立ち上がり（又は立ち下がり）エッジをト
リガーとしてサンプルするため、フリップフロップ２の
出力Ｑは、常に、ＨｉｇｈレベルＶＨとなる。
【００２４】したがって、フリップフロップ２の出力の
時間平均を求める平均値検出回路３の出力Ｖａｖは、Ｈ
ｉｇｈレベルＶＨとなる。
時間平均を求める平均値検出回路３の出力Ｖａｖは、Ｈ
ｉｇｈレベルＶＨとなる。
【００２５】図３は、本発明の一実施例において、周波
数同期はずれ時の場合のタイミング動作を示す図であ
る。データ信号と電圧制御発振器からのクロックが同期
していないときは、データ信号と、電圧制御発振器から
のクロック信号ＣＬＫの周波数がずれており、フリップ
フロップ２において、データ信号の遷移エッジで、ＣＬ
Ｋ９０を取り込むタイミングが、毎回（サイクル毎に）
ずれていくことになる。すなわち、ＣＬＫ９０のＨｉｇ
ｈレベルＶＨをサンプルしている間（図３のｔ１〜ｔｍ
（ただし、ｍ＞１）サイクル）、フリップフロップ２の
出力ＱはＨｉｇｈレベルＶＨとなるが、ｔｎ（ただし、
ｎ＞ｍ）サイクル、及び、これにつづくサイクルｔで
は、データ信号の遷移時に、ＣＬＫ９０はＬｏｗレベル
ＶＬとされており、フリップフロップ２の出力ＱはＬｏ
ｗレベルＶＬとなる。フリップフロップ２の出力Ｑから
は、ＨｉｇｈレベルＶＨが何サイクルか連続し、つづい
てＬｏｗレベルＶＬが何サイクルかつづくという具合
に、互い違いに現れ、その周波数は、データ信号の周波
数とクロックＣＬＫの周波数のずれの周波数に等しいも
のとなる。
数同期はずれ時の場合のタイミング動作を示す図であ
る。データ信号と電圧制御発振器からのクロックが同期
していないときは、データ信号と、電圧制御発振器から
のクロック信号ＣＬＫの周波数がずれており、フリップ
フロップ２において、データ信号の遷移エッジで、ＣＬ
Ｋ９０を取り込むタイミングが、毎回（サイクル毎に）
ずれていくことになる。すなわち、ＣＬＫ９０のＨｉｇ
ｈレベルＶＨをサンプルしている間（図３のｔ１〜ｔｍ
（ただし、ｍ＞１）サイクル）、フリップフロップ２の
出力ＱはＨｉｇｈレベルＶＨとなるが、ｔｎ（ただし、
ｎ＞ｍ）サイクル、及び、これにつづくサイクルｔで
は、データ信号の遷移時に、ＣＬＫ９０はＬｏｗレベル
ＶＬとされており、フリップフロップ２の出力ＱはＬｏ
ｗレベルＶＬとなる。フリップフロップ２の出力Ｑから
は、ＨｉｇｈレベルＶＨが何サイクルか連続し、つづい
てＬｏｗレベルＶＬが何サイクルかつづくという具合
に、互い違いに現れ、その周波数は、データ信号の周波
数とクロックＣＬＫの周波数のずれの周波数に等しいも
のとなる。
【００２６】このため、データ信号の周波数ｆdataとク
ロックＣＬＫの周波数ｆvcoの差のに対応する期間分
（＝１／｜ｆdata−ｆvco｜）、平均値検出回路３にお
いて、フリップフロップ２の出力Ｑを時間平均した値
は、当該期間（１周期）において、ＨｉｇｈレベルＶＨ
とＬｏｗレベルＶＬの出現頻度が等しいことから、平均
値Ｖａｖは、（ＶＨ＋ＶＬ）／２となる。
ロックＣＬＫの周波数ｆvcoの差のに対応する期間分
（＝１／｜ｆdata−ｆvco｜）、平均値検出回路３にお
いて、フリップフロップ２の出力Ｑを時間平均した値
は、当該期間（１周期）において、ＨｉｇｈレベルＶＨ
とＬｏｗレベルＶＬの出現頻度が等しいことから、平均
値Ｖａｖは、（ＶＨ＋ＶＬ）／２となる。
【００２７】図４は、本発明の一実施例において、デー
タ信号のＳ／Ｎ（信号対雑音）比が劣化した時のタイミ
ング図である。データ信号のＳ／Ｎ比の劣化は、データ
信号のクロスポイントのジッタ増加として現れる。この
場合、電圧制御発振器の出力クロックＣＬＫの立ち下が
りは、データ信号に同期しているものの、データ信号の
クロスポイント位置の時間軸方向の分布に依存する確率
で、フリップフロップ２は、ＣＬＫ９０のＬｏｗレベル
ＶＬをサンプルすることになる。すなわち、図４のジッ
タによるクロスポイントの分布に示すように、ジッタに
よるクロスポイントの分布は、正規分布（平均μ、分散
σ）に近い分布をなしており（クロックＣＬＫの立ち下
がりがデータ信号に同期している場合、正規分布の中心
（平均μ）はクロックＣＬＫの立ち下がりのタイミング
ｃに一致する）、データ信号のクロスポイントのジッタ
が、タイミングｃを中心に、ＣＬＫ９０のＨｉｇｈレベ
ル期間の時間幅を超えた場合、フリップフロップ２は、
ＣＬＫ９０のＬｏｗレベルＶＬを、サンプルすることに
なる。
タ信号のＳ／Ｎ（信号対雑音）比が劣化した時のタイミ
ング図である。データ信号のＳ／Ｎ比の劣化は、データ
信号のクロスポイントのジッタ増加として現れる。この
場合、電圧制御発振器の出力クロックＣＬＫの立ち下が
りは、データ信号に同期しているものの、データ信号の
クロスポイント位置の時間軸方向の分布に依存する確率
で、フリップフロップ２は、ＣＬＫ９０のＬｏｗレベル
ＶＬをサンプルすることになる。すなわち、図４のジッ
タによるクロスポイントの分布に示すように、ジッタに
よるクロスポイントの分布は、正規分布（平均μ、分散
σ）に近い分布をなしており（クロックＣＬＫの立ち下
がりがデータ信号に同期している場合、正規分布の中心
（平均μ）はクロックＣＬＫの立ち下がりのタイミング
ｃに一致する）、データ信号のクロスポイントのジッタ
が、タイミングｃを中心に、ＣＬＫ９０のＨｉｇｈレベ
ル期間の時間幅を超えた場合、フリップフロップ２は、
ＣＬＫ９０のＬｏｗレベルＶＬを、サンプルすることに
なる。
【００２８】図４のジッタによるクロスポイントの分布
が示すように、フリップフロップ２がＣＬＫ９０のＬｏ
ｗレベルＶＬをサンプルする確率は小さい。このため、
平均値検出回路３の出力Ｖａｖは、中間値よりもＨｉｇ
ｈレベルＶＨに近い値となり、（ＶＨ＋ＶＬ）／２＜Ｖ
ａｖ＜ＶＨとなる。ただし、データ信号のクロスポイン
トのジッタが、タイミングｃを中心に、ＣＬＫ９０のＨ
ｉｇｈレベル期間の時間幅を超える確率（ＣＬＫ９０の
ＬｏｗレベルＶＬをサンプルする確率）が存在するた
め、平均値ＶａｖはＶＨとはならない。
が示すように、フリップフロップ２がＣＬＫ９０のＬｏ
ｗレベルＶＬをサンプルする確率は小さい。このため、
平均値検出回路３の出力Ｖａｖは、中間値よりもＨｉｇ
ｈレベルＶＨに近い値となり、（ＶＨ＋ＶＬ）／２＜Ｖ
ａｖ＜ＶＨとなる。ただし、データ信号のクロスポイン
トのジッタが、タイミングｃを中心に、ＣＬＫ９０のＨ
ｉｇｈレベル期間の時間幅を超える確率（ＣＬＫ９０の
ＬｏｗレベルＶＬをサンプルする確率）が存在するた
め、平均値ＶａｖはＶＨとはならない。
【００２９】比較回路４の基準電圧Ｖｒｅｆ（しきい
値）を、（ＶＨ＋ＶＬ）／２とＶＨの間に設定すること
で、平均値が、この基準電圧以下となった場合、クロッ
ク同期はずれを検出し、アラームを出力することができ
る。すなわち、比較回路４の基準電圧Ｖｒｅｆを、デー
タ信号のＳ／Ｎ比劣化時の平均値検出回路３の出力Ｖａ
ｖＮとＶＨの間に設定することで、受信したデータ信号
のＳ／Ｎ比が劣化し、所定の伝送路品質が確保されない
状態を検出し、アラームを出力することができる。
値）を、（ＶＨ＋ＶＬ）／２とＶＨの間に設定すること
で、平均値が、この基準電圧以下となった場合、クロッ
ク同期はずれを検出し、アラームを出力することができ
る。すなわち、比較回路４の基準電圧Ｖｒｅｆを、デー
タ信号のＳ／Ｎ比劣化時の平均値検出回路３の出力Ｖａ
ｖＮとＶＨの間に設定することで、受信したデータ信号
のＳ／Ｎ比が劣化し、所定の伝送路品質が確保されない
状態を検出し、アラームを出力することができる。
【００３０】すなわち、本実施例では、フリップフロッ
プ２は、電圧制御発振器のクロックを遅延回路１で９０
°遅延させたクロックＣＬＫ９０を、データ信号の変化
点（立ち下がり又は、立ち上がり）でサンプルしている
ため、データ信号のジッタ幅が、クロックがＨｉｇｈレ
ベルの期間以内であれば、フリップフリップ２は確実に
ＨｉｇｈレベルＶＨを出力し、このため、平均値検出回
路３から出力される平均値Ｖａｖを入力とする比較回路
４は、アラームを出力することはない。すなわち、所定
の範囲内のジッタであれば、平均値検出回路３の出力は
基準電圧Ｖｒｅｆ以上となり、比較回路４は同期はずれ
としてアラームを出力することはなく、データ信号のジ
ッタの存在による、誤動作が回避される。
プ２は、電圧制御発振器のクロックを遅延回路１で９０
°遅延させたクロックＣＬＫ９０を、データ信号の変化
点（立ち下がり又は、立ち上がり）でサンプルしている
ため、データ信号のジッタ幅が、クロックがＨｉｇｈレ
ベルの期間以内であれば、フリップフリップ２は確実に
ＨｉｇｈレベルＶＨを出力し、このため、平均値検出回
路３から出力される平均値Ｖａｖを入力とする比較回路
４は、アラームを出力することはない。すなわち、所定
の範囲内のジッタであれば、平均値検出回路３の出力は
基準電圧Ｖｒｅｆ以上となり、比較回路４は同期はずれ
としてアラームを出力することはなく、データ信号のジ
ッタの存在による、誤動作が回避される。
【００３１】上記した実施例では、周波数同期時に、ク
ロックＣＬＫの立ち下がりのタイミング（Ｈｉｇｈから
Ｌｏｗへの遷移エッジ）が、データ信号のクロスポイン
トに一致しているが、クロックＣＬＫの立ち上がりのタ
イミングが、データ信号のクロスポイントに一致してい
てもよい。この実施例について以下に説明する。
ロックＣＬＫの立ち下がりのタイミング（Ｈｉｇｈから
Ｌｏｗへの遷移エッジ）が、データ信号のクロスポイン
トに一致しているが、クロックＣＬＫの立ち上がりのタ
イミングが、データ信号のクロスポイントに一致してい
てもよい。この実施例について以下に説明する。
【００３２】正常時，すなわち周波数同期時の場合、フ
リップフロップ２は、ＣＬＫ９０のＬｏｗレベルＶＬを
データ信号の遷移時点で取り込んでおり、フリップフロ
ップ２の出力Ｑは、Ｌｏｗレベルを出力する。すなわ
ち、前記実施例において、ＨｉｇｈレベルＶＨをＬｏｗ
レベルＶＬに置き換えることになり、平均値検出回路３
の出力Ｖａｖは、Ｖａｖ＝ＶＬとなる。
リップフロップ２は、ＣＬＫ９０のＬｏｗレベルＶＬを
データ信号の遷移時点で取り込んでおり、フリップフロ
ップ２の出力Ｑは、Ｌｏｗレベルを出力する。すなわ
ち、前記実施例において、ＨｉｇｈレベルＶＨをＬｏｗ
レベルＶＬに置き換えることになり、平均値検出回路３
の出力Ｖａｖは、Ｖａｖ＝ＶＬとなる。
【００３３】そして、周波数同期はずれ時の場合には、
平均値検出回路３の出力は、Ｖａｖ＝（ＶＨ＋ＶＬ）／
２となる。
平均値検出回路３の出力は、Ｖａｖ＝（ＶＨ＋ＶＬ）／
２となる。
【００３４】データ信号のＳ／Ｎ比が劣化した時の場
合、データ信号のクロスポイントのジッタ増加として現
れ、この場合、電圧制御発振器の出力クロックＣＬＫの
立ち上がり、データ信号に同期しているものの、クロス
ポイント位置の時間軸方向の分布に依存する確率で、フ
リップフロップ２はＣＬＫ９０のＨｉｇｈレベルＶＨを
取り込むことになる。データ信号のジッタがＣＬＫ９０
のＬｏｗレベル期間の時間幅からはずれた場合に、フリ
ップフロップ２がＣＬＫ９０のＨｉｇｈレベルＶＨを取
り込むことになるが、この確率は小さい。このため、平
均値検出回路３の出力Ｖａｖ（平均値）は、（ＶＨ＋Ｖ
Ｌ）／２＞Ｖａｖ＞ＶＬとなる。
合、データ信号のクロスポイントのジッタ増加として現
れ、この場合、電圧制御発振器の出力クロックＣＬＫの
立ち上がり、データ信号に同期しているものの、クロス
ポイント位置の時間軸方向の分布に依存する確率で、フ
リップフロップ２はＣＬＫ９０のＨｉｇｈレベルＶＨを
取り込むことになる。データ信号のジッタがＣＬＫ９０
のＬｏｗレベル期間の時間幅からはずれた場合に、フリ
ップフロップ２がＣＬＫ９０のＨｉｇｈレベルＶＨを取
り込むことになるが、この確率は小さい。このため、平
均値検出回路３の出力Ｖａｖ（平均値）は、（ＶＨ＋Ｖ
Ｌ）／２＞Ｖａｖ＞ＶＬとなる。
【００３５】したがって、比較回路４の基準電圧Ｖｒｅ
ｆを、（ＶＨ＋ＶＬ）／２とＶＬの間に設定すること
で、ジッタ成分による、クロック同期はずれを検出し
て、アラームを出力することができる。すなわち、比較
回路４の基準電圧Ｖｒｅｆをデータ信号のＳ／Ｎ比劣化
時の平均値検出回路３の出力ＶａｖＮとＬｏｗレベルＶ
Ｌの間に設定しておくことで、平均値がこの基準電圧を
超えた場合、受信したデータ信号のＳ／Ｎが劣化し、所
定の伝送路品質が確保されない状態を検出し、アラーム
を出力することができる。
ｆを、（ＶＨ＋ＶＬ）／２とＶＬの間に設定すること
で、ジッタ成分による、クロック同期はずれを検出し
て、アラームを出力することができる。すなわち、比較
回路４の基準電圧Ｖｒｅｆをデータ信号のＳ／Ｎ比劣化
時の平均値検出回路３の出力ＶａｖＮとＬｏｗレベルＶ
Ｌの間に設定しておくことで、平均値がこの基準電圧を
超えた場合、受信したデータ信号のＳ／Ｎが劣化し、所
定の伝送路品質が確保されない状態を検出し、アラーム
を出力することができる。
【００３６】上記実施例で説明した同期はずれ検出回路
は、光受信装置のほかにも、伝送路を伝送された受信デ
ータ信号に同期したクロックを生成するクロック再生回
路（ＰＬＬ回路）を備えた任意の受信装置に適用して好
適とされる。
は、光受信装置のほかにも、伝送路を伝送された受信デ
ータ信号に同期したクロックを生成するクロック再生回
路（ＰＬＬ回路）を備えた任意の受信装置に適用して好
適とされる。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
信号発振器からのクロックを所定の位相分、遅延させた
クロックをデータ信号の変化点（立ち上がり又は、立ち
下がり）をフリップフロップでサンプルし、フリップフ
ロップ出力の平均値を監視することにより、クロック同
期はずれを検出することができる、という効果を奏す
る。
信号発振器からのクロックを所定の位相分、遅延させた
クロックをデータ信号の変化点（立ち上がり又は、立ち
下がり）をフリップフロップでサンプルし、フリップフ
ロップ出力の平均値を監視することにより、クロック同
期はずれを検出することができる、という効果を奏す
る。
【００３８】また、本発明によれば、受信データ信号の
Ｓ／Ｎ比が劣化し、所定の伝送路品質が確保されない場
合、該状態を検出し、アラームを出力することができ
る。
Ｓ／Ｎ比が劣化し、所定の伝送路品質が確保されない場
合、該状態を検出し、アラームを出力することができ
る。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例における周波数同期時のタイ
ミング動作を説明するための図である。
ミング動作を説明するための図である。
【図３】本発明の一実施例における周波数同期外れ時の
タイミング動作を説明するための図である。
タイミング動作を説明するための図である。
【図４】本発明の一実施例におけるジッタ大時のタイミ
ング動作を説明するための図である。
ング動作を説明するための図である。
【図５】一般的なＰＬＬ回路の構成を示す図である。
１ 遅延回路 ２ フリップフロップ ３ 平均値検出回路 ４ 比較回路 １０ 位相周波数比較回路 １１ チャージポンプ １２ ループフィルタ １３ 電圧制御発振器
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J106 AA04 CC01 CC24 CC38 CC41 CC58 DD06 DD32 DD42 DD48 EE09 JJ09 KK12 KK29 LL07 5K029 AA03 AA06 CC04 HH09 KK12 KK28 LL08 LL10 LL15 5K047 AA01 AA12 BB02 GG09 GG10 GG24 GG25 GG45 KK02 KK04 KK05 KK13 KK15 MM28 MM36 MM49 MM62
Claims (16)
- 【請求項１】二つの信号が互いに同期しているか否かを
検出する回路であって、 前記二つの信号の一方の信号を所定位相遅延させて出力
する第１の回路と、 前記二つの信号の他方の信号の遷移に同期して前記第１
の回路の出力をサンプルする第２の回路と、 前記第２の回路の出力の平均値を出力する第３の回路
と、 前記平均値と予め定められたしきい値とを比較し、同期
はずれの有無を検出する第４の回路と、 を備えたことを特徴とする同期はずれ検出回路。 - 【請求項２】入力される第１の信号と、前記第１の信号
に位相及び周波数が同期される第２の信号とを入力し、
前記第１の信号と前記第２の信号が互いに同期している
か否かを検出する回路において、 前記第２の信号を所定の位相遅延させる遅延回路と、 前記第１の信号の立ち下がり又は立ち上がりの遷移に同
期して、前記遅延回路で遅延された前記第２の信号をサ
ンプルする順序論理回路と、 前記順序論理回路の出力の平均値を検出する平均値検出
回路と、 前記平均値検出回路から出力される平均値と、予め定め
られたしきい値との大小関係を比較し、比較結果を同期
はずれの有無を示す信号として出力する比較回路と、を
備えたことを特徴とする同期はずれ検出回路。 - 【請求項３】前記第２の信号が、前記第１の信号と前記
第２の信号との周波数及び位相の差に対応した値の制御
信号を入力し該制御信号によって発振周波数が可変され
る信号発振器の発振出力信号である、ことを特徴とする
請求項２記載の同期はずれ検出回路。 - 【請求項４】前記遅延回路が、前記第２の信号のパルス
幅の半分に相当する位相分、前記第２の信号を遅延させ
る、ことを特徴とする請求項２又は３記載の同期はずれ
検出回路。 - 【請求項５】制御信号によって発振周波数が可変される
信号発振器から出力されるクロックを所定位相分遅延さ
せる遅延回路と、 前記遅延回路で遅延されたクロックを、入力されるデー
タ信号の立ち下がり又は立ち上がりエッジでサンプルす
るフリップフロップ回路と、 前記フリップフロップ回路の出力の平均値を検出して出
力する平均値検出回路と、 前記平均値と、予め定められたしきい値との大小関係を
比較判定し、同期はずれ検出時に、アラームを出力する
比較回路と、 を備えたことを特徴とする同期はずれ検出回路。 - 【請求項６】前記信号発振器が、前記受信データと前記
クロックを入力とする位相周波数比較回路から出力され
る周波数及び位相の差に応じた制御信号を入力し、該制
御信号に応じた発振周波数で発振し、発振クロックを出
力する、電圧制御発振器又は電流制御発振器よりなる、
ことを特徴とする請求項５記載の同期はずれ検出回路。 - 【請求項７】前記遅延回路が、前記クロックのパルス幅
の半分に相当する位相分、前記クロックを遅延させる、
ことを特徴とする請求項５記載の同期はずれ検出回路。 - 【請求項８】前記遅延回路が、前記クロックを９０°遅
延させたクロックを出力する、ことを特徴とする請求項
６記載の同期はずれ検出回路。 - 【請求項９】前記クロックが、前記データ信号の遷移に
同期して立ち下がるものである場合、前記平均値検出回
路から出力される前記平均値は、前記データ信号と前記
クロックが周波数及び位相同期時には、第１の値をと
り、 前記比較回路は、前記平均値が、前記第１の値と前記第
１の値よりも小さい第２の値の中間値と、前記第１の値
との間の値に設定された所定のしきい値よりも小さいと
きに、前記データ信号のジッタ増大を検出し、前記アラ
ームを出力する、ことを特徴とする請求項５記載の同期
はずれ検出回路。 - 【請求項１０】前記クロックが、前記データ信号の遷移
に同期して立ち下がるものである場合、前記平均値検出
回路から出力される前記平均値は、前記データ信号と前
記クロックが周波数及び位相同期時には、第１の値をと
り、 前記比較回路は、前記平均値が、前記第１の値と前記第
１の値よりも小さい第２の値の中間値に設定されたしき
い値に等しいか、小さいときに、前記アラームを出力す
る、ことを特徴とする請求項５記載の同期はずれ検出回
路。 - 【請求項１１】前記クロックが、前記データ信号の遷移
に同期して立ち上がるものである場合、前記平均値検出
回路から出力される前記平均値は、前記データ信号と前
記クロックが周波数及び位相同期時には、第２の値をと
り、 前記比較回路は、前記平均値が、前記第２の値よりも大
きい第１の値と前記第２の値の中間値と、前記第２の値
との間の値に設定された所定のしきい値よりも大きいと
きに、前記データ信号のジッタ増大を検出し、前記アラ
ームを出力する、ことを特徴とする請求項５記載の同期
はずれ検出回路。 - 【請求項１２】前記クロックが、前記データ信号の遷移
に同期して立ち上がるものである場合、前記平均値検出
回路から出力される前記平均値は、前記データ信号と前
記クロックが周波数及び位相同期時には第２の値をと
り、 前記比較回路は、前記平均値が、前記第２の値よりも大
きい第１の値と、前記第２の値の中間値と等しいか、大
きいときに、前記アラームを出力する、ことを特徴とす
る請求項５記載の同期はずれ検出回路。 - 【請求項１３】前記平均値検出回路が、前記フリップフ
ロップの出力値の所定期間にわたる時間平均をとった値
に対応する直流電圧を生成し、該直流電圧を前記平均値
として出力する、ことを特徴とする請求項５記載の同期
はずれ検出回路。 - 【請求項１４】前記平均値検出回路は、前記フリップフ
ロップの出力が、第１の値又は第２の値をとる時間幅の
総計が、所定の期間内に、どのくらいの割合となるかを
表す前記第１の値と第２の値の範囲内の直流電圧を、前
記平均値として出力する、ことを特徴とする請求項５記
載の同期はずれ検出回路。 - 【請求項１５】請求項１乃至１４のいずれか一に記載の
同期はずれ検出回路を備えた受信装置。 - 【請求項１６】請求項５乃至１４のいずれか一に記載の
同期はずれ検出回路を備え、光検出器で検出された受信
データ信号が、前記データ信号として前記フリップフロ
ップに入力される光受信装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000315367A JP2002124937A (ja) | 2000-10-16 | 2000-10-16 | 同期はずれ検出回路 |
| EP01124460A EP1199807A1 (en) | 2000-10-16 | 2001-10-11 | Out-of-sync detector, receiver and optical receiver |
| US09/976,042 US20020044325A1 (en) | 2000-10-16 | 2001-10-15 | Out-of-sync detector, receiver and optical receiver |
| CA002358790A CA2358790C (en) | 2000-10-16 | 2001-10-15 | Out-of-sync detector, receiver and optical receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000315367A JP2002124937A (ja) | 2000-10-16 | 2000-10-16 | 同期はずれ検出回路 |
Publications (1)
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