KR100504761B1 - 직교 진폭 변조를 위한 구성 성분의 타이밍 회복 시스템 - Google Patents

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Abstract

연속 심벌을 나타내고, 동위상(I) 성분과 직교(Q) 성분을 포함하는 송신된 직교 진폭 변조(QAM) 신호를 위한 수신기에 관한 것이다. 타이밍 회복 시스템은 고정된 주파수로 생성된 QAM 신호를 나타내는 샘플의 소스(102)를 포함한다. I 성분을 위한 처리 회로는, 상기 샘플 소스에 접속되고, QAM 신호의 I 성분을 베이스 밴드로 복조시키기 위한 제 1 복조기(104)와, 제어 신호에 응답하고, 송신 심벌에 동기가 맞춰진 시간에 취해진 I 성분 샘플을 생성하기 위한 제 1 보간기(108)를 포함한다. Q 성분을 위한 처리 회로는, 상기 샘플 소스에 또한 접속되고, QAM 신호의 Q 성분을 베이스 밴드로 복조시키기 위한 제 2 복조기(114)와, 제어 신호에 응답하고, 송신 심벌에 동기가 맞춰진 시간에 취해진 Q 성분 샘플을 생성하기 위한 제 2 보간기(118)를 포함한다. 위상 에러 검출기(126)는, 제 1 및 제 2 보간기로부터의 I 및 Q 성분 샘플의 샘플 시간과, 연속적인 송신기 심벌의 시간 사이에서 위상 에러를 검출한다. 가산기(130)는 위상 에러 검출기와, 공칭 지연 신호의 소스에 접속된다. 제 1 및 제 2 보간기를 위한 각 제어 신호를 생성하기 위해 수치 제어 지연 회로(132)는 상기 가산기에 접속된다.

Description

직교 진폭 변조를 위한 구성 성분의 타이밍 회복 시스템{Component Timing Recovery System for QAM}
본 발명은, 케이블 또는 위성 텔레비전 수상기와 같은, 직교 진폭 변조(QAM) 신호를 수신하는 디지털 신호 수신기에서 사용하기에 적합한 타이밍 회복 시스템에 관한 것이다.
디지털 수신기에서 비디오 및 관련 정보와 같은, 디지털 데이터를 포함하는 송신된 신호로부터의 데이터 회복은, 통상적으로 심벌 동기화를 위한 타이밍 회복, 반송파 회복(주파수 복조) 및 등화(equalization)인 세 가지 기능의 실현을 필요로 한다. 타이밍 회복은 수신기 클록(시간축)이 송신기 클록과 동기가 맞춰지는 처리이다. 이것은, 수신된 심벌 값의 결정-유도된(decision-directed) 처리와 관련된 슬라이싱 에러의 기회를 감소시키기 위하여, 수신된 신호가 최적 시점에 샘플링되도록 허용한다. 일부 수신기에 있어서, 수신된 신호는 송신기 심벌 속도의 배수로 샘플링된다. 예컨대, 일부 수신기는 송신기 심벌 속도의 두 배 또는 세 배로 수신된 신호를 샘플링한다. 어떤 경우에도, 수신기의 샘플링 클록은 송신기의 심벌 클록과 동기가 맞추어져야 한다.
반송파 회복은, 수신된 RF 신호가 더 낮은 중간 주파수 통과 대역으로 주파수 이동된 후 변조 베이스밴드 정보의 회복을 허용하기 위하여 베이스밴드로 주파수 이동하는 처리이다. 등화는 수신된 신호 상의 송신 채널 장애의 영향을 보상하는 처리이다. 더 구체적으로, 등화는 송신 채널 장애에 의해 야기된 심벌간의 간섭(ISI : intersymbol interference)을 제거한다. ISI는 주어진 심벌의 값이 선행 및 후행의 심벌의 값에 의해 왜곡되게 한다. 이들 및 관련 기능은 LEE 및 Messerschmitt의 공저인 "디지털 통신"(미국, 매사추세츠 보스톤, Kluwer Academic 출판사)에 보다 상세하게 기술되어 있다.
종래의 수신기는, 송신기 심벌 클록에 동기가 맞춰질 수 있도록 제어가 가능한 샘플링 클록 신호의 상대적으로 안정된 소스를 요구하였다. 전압 제어 수정 발진기(VCXO)가 이러한 기능을 위해 사용되었다. VCXO에 의해 생성된 클록 신호는, 송신기 심벌 클록에 동기가 맞춰질 수 있도록 안정되지만, 상대적으로 좁은 영역에 대해 제어가 가능하다. 그러나, VCXO는 아날로그 요소이어서, 상대적으로 값비싸고, 사용기간 동안 변동되기 쉽다. 덧붙여, 다른 심벌 클록 주파수(유럽 위성 시스템과 같은)를 갖는 다른 송신기로부터 신호를 수신할 필요가 있다면, 이러한 송신기에 대해 각각 별도의 VCXO를 구비할 필요가 있고, 이는 수신기의 원가를 추가로 증가시킨다.
"디지털 신호 처리기를 위한 타이밍 회복 시스템"이라는 제목이 붙여졌고, Knutson 등에 의해 출원된 미국 특허 출원(제721,780호)에 개시된 다른 타이밍 회복 시스템은, 송신기의 최고 심벌 속도의 두 배보다 약간 높은 고정된 주파수로 수신된 신호를 샘플링함으로써 동작한다. 그후 이들 샘플은, 송신기 심벌 속도에 동기가 맞춰진 시간-보간된 샘플의 시퀀스를 생성하기 위하여 보간기(interpolator)에 의해 처리된다. 이들 보간된 동기 샘플은 디지털 위상 에러 검출기에 제공된다. 디지털 위상 에러 검출기의 출력은 제 2 차의 루프 필터에 제공된다. 공칭 샘플링 시간 지연을 나타내는 소정의 값이 루프 필터의 출력 신호에 더해진다. 소정의 공칭 지연과 루프 필터로부터의 출력 신호의 조합은, 정수 및 분수의 클록 지연 성분 신호를 제공하는 수치 제어된 지연을 제어한다. 정수 클록 지연 성분 신호는, 송신기 심벌 속도에 동기가 맞춰진 샘플링 클록 인에이블(enable) 신호의 생성을 제어하는데 사용된다. 이러한 샘플링 클록 인에이블 신호는, 수신기 심벌 클록 인에이블 신호를 제공하기 위하여, 주파수에서 추가로 분할될 수 있다. 분수 클록 지연 성분 신호는, 보간기에 의해 생성된 샘플링된 신호가 원하는 샘플링 시간에 수신된 신호의 값을 나타내도록, 보간기의 제어 입력에 인가된다.
이러한 타이밍 회복 시스템은 반송파 상에서 QPSK 변조된 송신 심벌을 전달하는 시스템 내에서 사용될 수 있다. 그러나, 이러한 타이밍 회복 시스템은 QAM 변조를 위해 준비될 때 상대적으로 복잡하고 값비싸다. 조밀한 배열을 갖는 QAM신호의 직교 신호 사이에서 요구되는 허용오차는 충족되기 어렵다. 직교 신호에 야기되는 에러는, 이퀄라이저에 의해 제거되거나 감소될 수 없는, 직교 신호 사이의 혼신을 야기한다. 다른 심벌 속도를 구비하는 QAM 신호 상에서, 과도한 복잡도 및 비용이 필요 없이, 동작할 수 있는 타이밍 회복 시스템이 요구된다.
도 1은 본 발명에 따른 QAM 심벌 타이밍 회복 시스템의 블록도.
도 2는 도 1에 도시된 복조 및 데시메이션(decimation) 회로를 도시하는 상세 블록도.
도 3은 도 1에 도시된 시스템에서 사용될 수 있는 보간기의 개요를 도시하는 상세 블록도.
도 4는 도 3에 도시된 보간기에서 사용되는 사전 보상 필터의 블록도.
도 5는 도 3에 도시된 보간기에서 사용된 보간 회로의 블록도.
도 6은 도 1에 도시된 위상 에러 검출기의 상세 블록도.
도 7은 도 1에 도시된 위상 에러 신호 검출기의 상세 블록도.
도 8은 도 1에 도시된 수치 제어 지연 회로의 상세 블록도.
도 9는 본 발명에 따른 QAM 심벌 타이밍 회복 시스템의 다른 실시예의 블록도.
본 발명의 원리에 따라, 수신기는, 연속적인 심벌을 나타내고 동위상(I : in-phase) 성분과 직교(Q) 성분을 포함하는 송신된 직교 진폭 변조(QAM) 신호를 수신하기 위해, 준비된다. 이러한 수신기에 있어서 타이밍 회복 시스템은, 고정된 주파수로 생성된, QAM 신호를 나타내는 샘플의 소스를 포함한다. I 성분에 대한 처리 회로의 제 1 체인은, QAM 신호의 I 성분을 베이스밴드로 복조시키기 위하여 샘플 소스에 연결된 제 1 복조기와, 송신된 심벌에 동기가 맞춰진 시간에 취해진 I 성분의 샘플을 생성하기 위하여 제 1 복조기에 접속되고 제어 신호에 응답하는 제 1 보간기를 포함한다. Q 성분에 대한 처리 회로의 제 2 체인은, QAM 신호의 Q 성분을 베이스밴드로 복조시키기 위하여 역시 샘플 소스에 연결된 제 2 복조기와, 송신 심벌에 동기가 맞춰진 시간에 취해진 Q 성분 샘플을 생성하기 위하여 제 2 복조기에 접속되고 제어 신호에 응답하는 제 2 보간기를 포함한다. 위상 에러 검출기는 제 1 및 제 2 보간기에 접속되고, 제 1 및 제 2 보간기로부터의 I 및 Q 성분 샘플의 샘플 시간과 연속하는 송신기 심벌의 시간 사이에서의 위상 에러를 검출한다. 하나의 가산기가 위상 에러 검출기와 공칭 지연 신호의 소스에 접속된다. 제 1 및 제 2 보간기를 위해 각 제어 신호를 생성하기 위한 수치 제어 지연 회로는 상기 가산기에 접속된다.
도 1은 본 발명에 따른 QAM 심벌 타이밍 회복 시스템의 블록도이다. 도 1에 있어서, 수신기의 전단(미도시)은 공지된 방법으로 배열되었으며 QAM 데이터 신호가 변조되는 IF 신호를 생성하는 예컨대 무선주파수(RF) 튜너, 다운 컨버터(downconverter) 및 중간-주파수(IF) 증폭기를 포함한다. 수신기 전단은 아날로그-디지털 변환기(ADC)(102)의 입력단자에 접속된다. ADC(102)의 출력 단자는 동위상 성분(I) 복조기(104)와 직교 성분(Q) 복조기(114)의 각 입력 단자에 접속된다. I 복조기(104)의 출력 단자는 I 데시메이터(decimator)(106)의 입력 단자에 접속되고, I 데시메이터(106)의 출력 단자는 I 보간기(108)의 데이터 입력 단자에 접속된다. I 보간기(108)의 출력 단자는 I QAM 성분(I SAMP)을 나타내는 샘플의 시퀀스를 생성하고, I 펄스 정형(shaping) 필터(110)의 데이터 입력 단자에 접속된다. I 펄스 정형 필터의 출력 단자는 다운스트림 수신기 회로에 접속되는데, 상기 회로는 공지된 방법으로 배열된 예컨대 적응 이퀄라이저, 슬라이서, 및 신호 사용 회로를 포함한다.
Q 복조기(114)의 출력 단자는 Q 데시메이터(116)의 입력 단자에 접속되고, Q 데시메이터(116)의 출력 단자는 Q 보간기(118)의 데이터 입력 단자에 접속된다. Q 보간기(118)의 출력 단자는 Q QAM 성분(Q SAMP)을 나타내는 샘플의 시퀀스를 생성하고, Q 펄스 정형 필터(120)의 데이터 입력 단자에 접속된다. Q 펄스 정형 필터(120)의 출력 단자는 또한 다운스트림 수신기 회로에 접속된다.
I 보간기(108)(I SAMP)의 출력 단자와 Q 보간기(118)(Q SAMP)의 출력 단자는 위상 에러 검출기(126)의 각 입력 단자에 접속된다. 위상 에러 검출기(126)의 출력 단자는 루프 필터(128)의 데이터 입력 단자에 접속된다. 루프 필터(128)의 출력 단자는 제 1 가산기(130)의 제 1 입력 단자에 접속된다. 제 1 가산기(130)의 출력 단자는 수치 제어 지연 회로(132)의 입력 단자에 접속된다. 수치 제어 지연(NCD) 회로는 이하에서 보다 상세하게 설명될 방법으로 동작한다. 루프 필터(128)의 제어 입력 단자는, 이하에서 보다 상세하게 설명될 필터 파라메터의 소스에 접속된다.
NCD 회로(132)의 제 1 출력 단자는, 각각 I 및 Q 데시메이터(108 및 118)로부터의 두 개의 인접 샘플 사이에서 다음 송신기 동기 샘플의 시간 위치를 나타내는 신호를 생성한다. NCD 회로(132)의 제 1 출력 단자는 I 보간기(108)의 제어 입력 단자와, 제 2 가산기(134)의 제 1 입력 단자에 접속된다. 제 2 가산기(134)의 출력 단자는 Q 보간기(118)의 제어 입력 단자에 접속된다. 제 1 가산기(130)의 제 2 입력 단자는 송신기 동기 샘플 사이에서 공칭 시간 지연을 나타내는 신호를 수신한다. 제 2 가산기(134)의 제 2 입력 단자는 수신기 보간 샘플 클록 주기의 1/2을 나타내는 신호를 수신한다.
NCD 회로(132)로부터의 제 2 출력 단자는, 송신기 동기 샘플이 현재 각각 I 및 Q 보간기(108 및 118)의 출력에서 유효하다(available)는 것을 나타내는 신호(샘플 ENB)를 생성한다. 이러한 신호는 각각 펄스 정형 필터(110 및 120)와 같은 다운스트림 회로를 인에이블하기 위해 사용되는데, 상기 다운스트림 회로는 송신기 동기 샘플과 동기를 맞춰 동작한다. NCD 회로(132)로부터의 제 3 출력 단자는, 송신기 심벌에 대응하는 송신기 동기 샘플이 현재 각각 I 및 Q 보간기(108 및 118)의 출력에서 유효하다는 것을 나타내는 신호(심벌 ENB)를 생성한다. 이러한 신호는, 슬라이서와 같은 송신기 동기 심벌을 나타내는 샘플과 동기를 맞춰 동작하는, 다운스트림 회로를 인에이블하기 위해 사용된다.
동작 시 ADC(102)는, 예컨대 유럽에서는 29 MHz 및 미국에서는 22 MHz인 예상 IF 중심 주파수의 최소한 4배의 고정된 속도로 샘플을 생성한다. 그후 이들 ADC(102) 샘플은, I 및 Q QAM 성분을 각각 나타내는 각각의 I 및 Q 베이스밴드 수신 샘플 시퀀스를 생성하기 위하여, 0,+1,0,-1 복조에 의해 각각 I 복조기(104) 및 Q 복조기(114)에서 복조된다. 그러나 이들 샘플 시퀀스는 송신기 심벌 시간에 동기가 맞춰지지 않는다. 덧붙여, I 채널 내의 샘플은 Q 채널 내의 샘플보다 하나의 ADC(102) 샘플이 선행한다. 이들 샘플 시퀀스는, ADC(102) 샘플 주파수의 1/2의 베이스밴드 샘플 주파수에서 각각 I 및 Q 샘플 시퀀스를 생성하기 위하여, 해당 I 및 Q 데시메이터(106 및 116)에서 데시메이트(decimate)된다.
NCD 회로(132)는 고정점의 다중비트 디지털 신호를 생성하는데, 이 신호는 {ADC(102) 샘플 클록 주파수의 1/2의 주파수를 갖는} 다수의 베이스밴드 샘플 클록 주기로 표현된 그 순간의 시간을 다음 송신기 동기 샘플에 표시한다. 지연을 나타내는 이러한 신호의 정수 부분은 다음 송신기 동기 샘플에 대한 베이스밴드 샘플 클록 기간의 다수의 완전한 주기를 나타낸다. 지연을 나타내는 이러한 신호의 분수 부분은 다음 송신기 동기 샘플에 베이스밴드 샘플 클록 기간의 부가적인 분수를 나타낸다. NCD 회로(132)로부터의 지연을 나타내는 이러한 신호 값은, 베이스밴드 샘플을 송신기 심벌 시간에 동기를 맞추기 위하여, 이하에서 더 상세하게 설명될 방법으로, 위상 에러 검출기(126)(I 및 Q 보간기(108 및 118)로부터의 I 및 Q 샘플 시퀀스에 응답하는), 루프 필터(128) 및 가산기(130)의 공동 동작에 의해 연속적으로 조정된다.
I 보간기(108)는 NCD 회로(132)로부터의 지연을 나타내는 신호의 분수 부분인 제어 신호를 수신하고, Q 보간기(118)는 NCD 회로(132)로부터 지연을 나타내는 신호의 분수 부분인 제어 신호를 수신하는데, 상기 NCD 회로는 수신된 Q 샘플의 I 샘플과의 시간 변위를 제 2 가산기(134)를 통해 보상하도록 조정된다. 각각의 I 및 Q 보간기(108 및 118)는 각 수신기 베이스밴드 샘플 시간에 샘플을 생성하는데, 상기 샘플은, 지연을 나타내는 신호의 분수 부분에 의해 표시되는 두 개의 인접하는 데시메이트된 샘플 사이에서 수신기 베이스밴드 샘플 기간의 분수에서 발생하는 보간된 샘플을 나타낸다.
그러나, I 및 Q 보간기에 의해 생성된 보간 샘플의 전부가 송신기 동기 샘플을 나타내는 것은 아니다. NCD 회로(132)는 아래에서 보다 상세하게 설명된 추가의 회로를 포함하는데, 상기 추가 회로는 지연을 나타내는 신호의 현재 값과 선행 샘플의 시간 위치를 처리하고, 각각의 I 및 Q 보간기(108 및 118)가 송신기 심벌 시간과 동기가 맞춰지는 보간 샘플을 생성할 수신기 샘플 시간을 결정한다. 샘플 인에이블 신호(샘플 ENB)는 이 시간에 활성화된다. 수신기 샘플(예컨대, 각각의 펄스 정형 필터(110 및 120))의 처리를 인에이블로 하고, 각 보간기(108 및 118)에 의해 생성되지만 송신기 심벌 시간에 동기가 맞춰지지는 않는 중간 샘플의 처리를 디스에이블로 하기 위하여, 상기 수신기 샘플을 동기를 맞춰 처리하는 다운스트림 회로에 의해, 샘플 인에이블 신호가 사용될 수 있다.
마찬가지로, 도시된 예에 있어서, 수신기는 송신기 심벌 속도의 두 배로 신호를 샘플링한다. 따라서, 수신기 샘플은 하나씩 걸러서만 송신기 심벌을 나타낸다. NCD 회로(132)는 이하에서 보다 상세하게 설명된 추가의 회로를 포함하는데, 상기 추가의 회로는 수신기 샘플이 송신기 심벌과 동기를 맞춰졌을 때 활성화되는 인에이블 신호(심벌 ENB)를 생성한다. 송신기 심벌을 동기를 맞춰 처리하는 다운스트림 회로(예컨대, 슬라이서 회로, 미도시)는, 송신기 심벌을 나타내는 샘플의 처리를 인에이블로 하고, 나머지의 처리를 디스에이블로 하기 위하여, 이러한 인에이블 신호를 사용할 수 있다.
도 2는 도 1에 도시된 복조 회로(104 및 114) 및 데시메이션 회로(106 및 116)를 도시하는 보다 상세한 블록도이다. 도 2에 있어서, 도 1에 도시된 것과 동일한 요소는 동일한 참조 번호로 표시되었고, 상세하게 설명되지 않는다. 도 2에 있어서, ADC 클록 생성기(150)의 출력 단자는 ADC(102) 및 모듈로-4 카운터(152)의 각각의 클록 신호 입력 단자에 접속된다. 모듈로-4 카운터(152)의 2비트 출력 단자는, 제 1의 4개 입력 멀티플렉서(142), 제 2의 4개 입력 멀티플렉서(146), 제 1 게이트 회로(154) 및 제 2 게이트 회로(156)의 각 입력 단자에 접속된다.
제 1의 4개 입력 멀티플렉서(142)의 각 데이터 입력 단자는 0,+1,0,-1의 값을 갖는 데이터 신호를 수신한다. 제 1의 4개 입력 멀티플렉서(142)의 출력 단자는 제 1 배율기(140)의 제 1 입력 단자에 접속된다. ADC(102)의 출력 단자는 제 1 배율기(140)의 제 2 입력 단자에 접속된다. 제 1 멀티플렉서(142)와 제 1 배율기(140)의 조합은 I 복조기(104)를 구성한다. 제 2의 4개 입력 멀티플렉서(146)의 각 데이터 입력 단자는 -1,0,+1 및 0의 값을 갖는 데이터 신호를 수신한다. 제 2의 4개 입력 멀티플렉서(146)의 출력 단자는 제 2 배율기(144)의 제 1 입력 단자에 접속된다. ADC(102)의 출력 단자는 제 2 배율기(144)의 제 2 입력 단자에 접속된다. 제 2 멀티플렉서(146) 및 제 2 배율기(144)의 조합은 Q 복조기(114)를 구성한다.
제 1 배율기(140)의 출력 단자는, 데시메이터(106)(도 1)로 동작하는 제 1 동기 지연 회로(106)의 입력 단자에 접속된다. 제 1 지연 회로(106)의 클록 입력 단자는 ADC 클록 생성기(150)의 출력 단자(도면을 단순화하기 위해 미도시)에 접속되고, 제 2 게이트 회로(156)의 출력 단자는 제 1 지연 회로(106)의 인에이블 입력 단자에 접속된다.
제 2 배율기(144)의 출력 단자는 제 2 동기 지연 회로(160)의 입력 단자에 접속된다. 제 2 지연 회로(160)의 출력 단자는 제 3의 동기 지연 회로(162)의 입력 단자에 접속된다. ADC 클록 신호 생성기(150)의 출력 단자는 제 2 지연 회로(160) 및 제 3 지연 회로(162)의 각 클록 입력 단자(도면을 단순화하기 위해 미도시)에 접속된다. 제 1 게이트 회로(154)의 출력 단자는 제 2 지연 회로(160)의 인에이블 입력 단자에 접속되고, 제 2 게이트 회로(156)의 출력 단자는 제 3 지연 회로(162)의 인에이블 입력 단자에 접속된다. 제 2 지연 회로(160)와 제 3 지연 회로(162)의 조합은 Q 데시메이터(116)(도 1)를 구성한다.
동작 시, ADC 클록 신호 생성기(150)는, 예상되는 최고 송신기 심벌 속도의 적어도 4배의 주파수를 갖는 고정된 주파수 클록 신호를 생성한다. ADC 클록 신호 생성기(150)는 공지된 설계의 수정 제어 발진자일 수 있다. ADC 클록 신호는 ADC(102) 및 모듈로-4 카운터(152)에 직접 공급되고, 상술한 바와 같이 인에이블 신호에 추가로 응답하는 제 1, 제 2 및 제 3 지연 회로의 클록 입력 단자에 공급된다. ADC 클록 신호는 다른 다운스트림 회로(미도시)에 제공될 수도 있다.
모듈로-4 카운터의 출력 신호 값은 0,1,2,3의 시퀀스를 연속적으로 반복하고, 제 1 및 제 2 멀티플렉서(142 및 146)를 제어한다. 도시된 실시예에 있어서, 제어 신호 값이 0일 때, 각 멀티플렉서(142 및 146)의 가장 낮은 입력 단자가 출력 단자에 접속된다. 제어 신호 값이 1일 때, 다음으로 높은 입력 단자가 출력 단자에 접속되고, 제어 신호 값이 2일 때, 그 다음으로 높은 입력 단자가 출력 단자에 접속되고, 제어 신호 값이 3일 때, 가장 높은 입력 단자가 출력 단자에 접속된다. 따라서, 제 1 멀티플렉서(142)는 -1,0,+1,0의 시퀀스를 생성하는 동안, 제 2 멀티플렉서(146)는 동시에 0,+1,0,-1의 시퀀스를 생성한다. 각 제 1 및 제 2 배율기(140 및 144)에 제공된 이들 시퀀스는 ADC(102)로부터의 QAM IF를 나타내는 샘플을 베이스밴드로 복조시킨다.
각 제 1 및 제 2 배율기(140 및 144)에 의해 생성된 샘플은 하나씩 걸러 "0"값의 샘플이 된다. 예컨대, 제 1 배율기(140)를 참조하면, 모듈로-4 카운터(152)로부터의 출력 신호 값이 0 또는 2일 때, 제 1 배율기(140)의 출력은 0이 아니며, 모듈로-4 카운터(152)로부터의 출력 신호가 1 또는 3일 때, 제 1 배율기(140)의 출력은 0이 된다. 제 1 지연 회로(106)는 ADC 클록 신호에 의해 동기가 맞춰지고, 제 2 게이트 회로(156)로부터의 출력 신호에 의해 인에이블로 된다. 제 2 게이트 회로(156)는 모듈로-4 카운터(152)로부터의 출력 신호 값이 0 또는 2일 때만 인에이블 신호를 생성한다. 따라서, 제 1 지연 회로(106)는, I 샘플 스트림을 데시메이트하면서, 제 1 배율기(140)로부터 0이 아닌 샘플만 래치한다. 유사한 방법으로 제 1 게이트 회로(154)는 모듈로-4 카운터(152)로부터 출력 신호 값이 1 또는 3일 때만 인에이블 신호를 생성하고, 제 2 지연 회로(160)는 Q 샘플 스트림을 데시메이트하면서, 제 2 배율기(144)로부터 0이 아닌 샘플만 래치한다. 제 3 지연 회로(162)는 ADC 클록 신호에 의해 동기가 맞춰지고, 제 2 게이트 회로(156)로부터의 인에이블 신호에 의해 인에이블로 된다. 이것은 각 데시메이트된 I 및 Q 샘플 스트림을 임시적으로 정렬시킨다.
도 3은, 도 1에 도시된 시스템에서 각각의 I 및/또는 Q 보간기(108 및/또는 118)를 위하여 사용될 수 있는 보간기의 개요를 도시하는 보다 더 상세한 블록도이다. 도 3에 도시된 실시예에 있어서, I 보간기(108)가 도시되었다. 16점 QAM 시스템과 같이 상대적으로 적은 배열을 갖는 QPSK 변조 또는 QAM 변조를 사용하는 송신 시스템에 있어서, 하드웨어 설계를 위한 고정된 점 계산으로 실현된 패로우(Farrow) 구조의 구분적인 포물선 보간기가 사용될 수 있다. 이러한 시스템에 있어서, 이러한 구분적인 포물선 필터가 사용될 수 있는 이유는, 적절한 성능을 갖는 낮은 복잡도의 보간기를 제공하기 때문이다.
그러나, 64 또는 128 점의 QAM 변조와 같은, 상대적으로 큰 배열을 갖는 QAM 변조를 사용하는 송신 시스템에 있어서, 동위상 및 직교 성분 사이의 회복 불가능한 혼신을 예방하기 위하여, 더 높은 정확도가 보간기 내에서 요구된다. 덧붙여, 보간기는 정수 주기의 지연 조정을 수행할 수 있어야 한다. 왜냐하면, 1/2의 고정된 지연 기간은 도 1의 가산기(134)에 의해 Q 보간기(118)를 위한 보간기 제어 신호(MU)에 더해지기 때문이고, 또한 보간기 제어 신호는 보간기 샘플 지연 기간 0으로부터 1까지의 보간 값을 나타내고, 보간기는 보간기 샘플 지연 기간 0으로부터 1-1/2까지 보간을 수행할 수 있어야 하기 때문이다.
도 3에 있어서, 입력 단자(IN)는 I 데시메이터(106)(도 1)의 출력 단자에 접속된다. 입력 단자(IN)는 사전-보상 필터(50)와 보간 회로(70)의 직렬 연결에 접속된다. 보간 회로(70)의 출력 단자는 I 정합(matched) 필터(110)의 입력 단자에 접속된다. 보간기 제어 신호 입력 단자(MU)는 {Q 보간기(118)의 경우 가산기(134)를 경유하여} NCD 회로(132)에 접속된다. 보간기 제어 신호(MU)의 최상위 비트는 보간 회로(70)에 접속된다. 보간기 제어 신호 입력 단자(MU)의 최하위 비트는 감산기의 감수 입력 단자에 접속된다. 감산기의 피감수 입력 단자는 값(512)을 갖는 신호의 소스에 접속된다. 감산기의 출력 단자는 보간 회로(70)의 입력 단자에 접속된다.
동작 시, NCD 회로(132)로부터의 보간기 제어 신호는, 0과 1023 사이의 값을 가지며, 두 개의 데시메이트된 샘플 시간 사이의 보간 샘플의 원하는 시간 위치를 나타내는, 10비트 신호이다. 따라서, 도시된 실시예에 있어서, 데시메이트된 샘플 사이의 시간 간격은 1024 부분으로 분할된다. I 보간기(108)의 경우, 이 신호는 '0'값의 최상위 비트로 채워지고, 보간기 제어 신호(MU)는 NCD 회로(132)(도 1)로부터 수신되거나 그렇지 않으면 변하지 않는 11 비트 신호이다. 그러나, Q 보간기(118)의 경우, 가산기(134)(도 1)에서 1/2로 데시메이트된 샘플 기간을 나타내는 값을 갖는 신호는 NCD 회로(132)로부터의 보간기 제어 신호에 더해진다. 도시된 실시예에 있어서, 신호는 512의 값을 갖는다. 따라서, Q 보간기(118)에서의 보간기 제어 신호(MU)는 512와 1535 사이의 값을 갖는 11비트 신호이다. 보간 회로(70)에 인가되기 전에, 수신된 보간기 제어 신호(MU)는 감산기에서 512를 감산함으로써 2의 보수 형태를 취한다.
사전보상 필터(50)와 보간 회로(70)의 조합은, 보간기 제어 신호(MU)에 의해 제어됨에 따라, 이하에서 보다 상세하게 설명될 방법으로 데시메이트된 샘플 시간 사이의 중간 시간 위치에서 보간 샘플을 생성한다.
도 4는 도 3에 도시된 보간기(108)에서 사용된 사전보상 필터(50)의 블록도이다. 사전-보상 필터의 입력 단자는 I 데시메이터(106)(도 1)에 접속된다. 입력 단자(IN)는 지연 회로(51 내지 57)의 직렬 연결에 접속된다. 지연 회로(51 내지 57)의 각 출력 단자는 대응하는 탭 가중 회로(61 내지 67)의 입력 단자에 접속된다. 탭 가중 회로(61 내지 67)의 가중치는 각각 -1, 8, -32, 96, -32, 8 및 -1이다. 탭 가중 회로(61 내지 67)의 각 출력 단자는 가산기(68)의 대응하는 입력 단자에 접속된다. 가산기(68)의 출력 단자는 11÷512의 가중치를 갖는, 정규화 가중 회로(69)의 입력 단자에 연결된다. 정규화 가중 회로(69)의 출력 단자는 보간 회로(70)(도 3)의 입력 단자에 연결된다. 사전 보상 필터(50)는 보간 회로(70)에 의해 야기되는 주파수 왜곡을 사전 보상하기 위하여 공지된 방법으로 동작한다.
도 5는 도 3에 도시된 보간기(108)에서 사용되는 보간 회로(70)의 블록도이다. 도 5에 있어서, 입력 단자(IN)는 사전보상 필터(50)(도 3)의 출력 단자에 접속된다. 입력 단자(IN)는 지연 회로(71 내지 75)의의 직렬 연결에 접속된다. 지연 회로(71)의 출력 단자는 제 1 멀티플렉서(76)의 '1' 입력 단자에 접속된다. 지연 회로(72)의 출력 단자는 제 1 멀티플렉서(76)의 '0'입력 단자와 제 2 멀티플렉서(77)의 '1'입력 단자에 접속된다. 지연 회로(73)의 출력 단자는 제 2 멀티플렉서(77)의 '0'입력 단자와 제 3 멀티플렉서(78)의 '1' 입력 단자에 접속된다. 지연 회로(74)의 출력 단자는 제 3 멀티플렉서(78)의 '0' 입력 단자와 제 4 멀티플렉서(79)의 '1' 입력 단자에 접속된다. 지연 회로(75)의 출력 단자는 제 4 멀티플렉서(79)의 '0' 입력 단자에 접속된다. 보간기 제어 신호 MU(MU(10))의 최상위 비트는 제 1, 제 2, 제 3 및 제 4 멀티플렉서(76 내지 79)의 각 제어 단자에 공통으로 접속된다.
제 1 멀티플렉서(76)의 출력 단자는 각각 -1 및 1의 가중치를 갖는 가중 회로(84 및 88)의 각 입력 단자에 접속된다. 제 2 멀티플렉서(77)의 출력 단자는, 각각 3, -1, -1 및 1/2의 가중치를 갖는 가중 회로(83, 87, 90 및 92)의 각 입력 단자에 접속된다. 제 3 멀티플렉서(78)의 출력 단자는, 각각 -3, -1, 1 및 1/2의 가중치를 갖는 가중 회로(82, 86, 89 및 91)의 각 입력 단자에 접속된다. 제 4 멀티플렉서(79)의 출력 단자는, 각각 1 및 1의 가중치를 갖는 가중 회로(81 및 85)의 각 입력 단자에 접속된다.
가중 회로(81 내지 84)의 각 출력 단자는 가산기(93)의 대응하는 입력 단자에 접속된다. 가중 회로(85 내지 88)의 각 출력 단자는 가산기(94)의 대응하는 입력 단자에 접속된다. 가중 회로(89 및 90)의 각 출력 단자는 가산기(95)의 대응하는 입력 단자에 접속되고, 가중 회로(91 및 92)의 각 출력 단자는 가산기(96)의 대응하는 입력 단자에 접속된다.
가산기(93)의 출력 단자는 각각 1÷8 및 23÷128의 가중치를 갖는 가중 회로(97 및 98)의 각 입력 단자에 접속되고, 가산기(94)의 출력 단자는 각각 31÷128 및 3÷64의 가중치를 갖는 가중 회로(99 및 100)의 각 입력 단자에 접속된다. 가중 회로(97)의 출력 단자는 배율기(11)의 제 1 입력 단자에 접속된다. 배율기(11)의 출력 단자는 가산기(12)의 제 1 입력 단자에 접속된다. 가산기(12)의 제 2 입력 단자는 가중 회로(99)의 출력 단자에 접속된다. 가산기(12)의 출력 단자는 배율기(13)의 제 1 입력 단자에 접속된다. 배율기(13)의 출력 단자는 가산기(14)의 제 1 입력 단자에 접속된다. 가산기(14)의 제 2 입력 단자는 가중 회로(98)의 출력 단자에 접속되고, 가산기(14)의 제 3 입력 단자는 가산기(95)의 출력 단자에 접속된다. 가산기(14)의 출력 단자는 배율기(15)의 제 1 입력 단자에 접속된다. 배율기(15)의 출력 단자는 가산기(16)의 제 1 입력 단자에 접속된다. 가산기(16)의 제 2 입력 단자는 가중 회로(100)의 출력 단자에 접속되고, 가산기(16)의 제 3 입력 단자는 가산기(96)의 출력 단자에 접속된다. 가산기(16)의 출력 단자는 보간 I 샘플을 생성하고, I 정합 필터(110)(도 1)의 입력 단자에 접속된다. 보간기 제어 신호의 10개의 최하위 비트는 감산기(도 3)로부터 배율기(11, 13 및 15)의 각 제 2 입력 단자에 접속된다.
동작 시, 지연 회로(71 내지 75)는, 보간 샘플이 계산되는 데시메이트된 샘플을 유지시킨다. 멀티플렉서(76 내지 79)는 정수 보간 지연 기간(Q 보간기(118)에서)의 가능성을 조정하기 위하여 동작한다. 상술한 바와 같이, I 보간기(108)에서는 가능하지 않고, 보간기 제어 신호(MU)의 제 11의 최상위 비트는 항상 '0'값이 된다. 그러나 Q 보간기(118)의 경우에 있어서, 보간기 제어 신호의 값은 데시메이트된 샘플 지연의 1/2로부터 1-1/2까지의 값을 표시할 수 있다. 보간기 지연 값이 1보다 적을 때, 보간기 제어 신호(MU)의 최상위 비트는 I 보간기(108)에서와 같이 논리 '0' 신호이다. 그러나, 지연 값이 1보다 클 때, 보간기 제어 신호(MU)(즉, MU(10))의 최상위 비트는 논리 '1' 신호이다.
보간기 제어 신호(MU)(MU(10))의 최상위 비트가 논리 '0' 신호일 때, 멀티플렉서(76 내지 79)의 '0'입력 단자는 이들의 출력 단자에 접속되고, 보간기 제어 신호(MU)(MU(10))의 최상위 비트가 논리 '1' 신호일 때, 멀티플렉서(76 내지 79)의 '1'입력 단자가 이들의 출력 단자에 접속된다. 따라서, 보간기 지연 신호가 1 보다 적을 때(즉, MU(10)이 '0'일 때), 지연 회로(72 내지 75)의 출력 단자는 보간될 가중 회로(81 내지 92)의 입력 단자에 접속된다. 보간기 지연이 1이거나 또는 더 클 때(즉, MU(10)이 '1'일 때), 지연 회로(71 내지 74)의 출력 단자는 보간될 가중 회로(81 내지 92)의 입력 단자에 접속된다. 이것은 Q 보간기(118)에서 정수 보간기 지연의 가능성을 보상한다. 멀티플렉서(76 내지 79) 없이, I 보간기를 실현하는 것이 가능하다. 그 대신에 지연 회로(72 내지 75)의 각 출력 단자는, 도 5에 도시되는 바와 같이, 대응하는 가중 회로의 입력 단자에 직접 접속된다.
가중 회로(81 내지 92), 가산기(93 내지 96), 가중 회로(97 내지 100), 및 직렬의 배율기 및 가산기(11 내지 16)의 조합은, 감산기로부터 공지된 방법으로 2의 보수 제어 신호(MU(0:9)-512)의 제어 하에서 보간을 실행한다. 당업자라면, 도 4에 도시된 사전 보상 필터(50) 및/또는 도 5에 도시된 보간기(70)가, 사전 보상 필터(50) 또는 보간기(70)의 응답 특성을 변화시키지 않고 원하는 작업 처리량을 제공하기 위하여, 파이프라인 구조로 실현될 수 있다는 사실을 이해할 것이다. 덧붙여, 사전 보상 필터(50)는 교차된 형태로 실현될 것이다.
당업자라면 또한, n-1/2로 데시메이트된 샘플 기간의 그룹 지연을 갖는 필터를 제작하는 것이 가능하다는 것을 이해할 것이다. 이러한 필터는 도 5의 Q 보간 회로(118)와 결부될 수 있고, n으로 데시메이트된 샘플 기간의 대응하는 지연은 I 보간기(108)에 결부될 수 있다. 필터는 n-1/2로 데시메이트된 샘플 기간의 지연을 부가할 것이고, 가산기(134)(도 1)와 멀티플렉서(76 내지 79)의 필요성을 제거할 것이다. 대응하는 지연은 I 보간기(108)를 위해 사전 보상 필터(50)에서 실현될 수 있다.
도 6은 도 1에 도시된 위상 에러 검출기(126)의 보다 더 상세한 블록도이다. 도 4에 있어서, I 샘플 입력 단자(I SAMP)는 I 보간기(108)의 출력 단자에 접속되고, Q 샘플 입력 단자(Q SAMP)는 Q 보간기(118)(도 1)의 출력 단자에 접속된다. I SAMP 입력 단자는 지연 요소(202), 지연 요소(203) 및 가산기(208)의 반전 입력 단자의 직렬 연결에 접속된다. I SAMP 입력 단자는 또한 가산기(208)의 제 2 입력 단자에 접속된다. 가산기(208)의 출력 단자는 배율기(210)의 제 1 입력 단자에 접속되고, 지연 요소(202)의 출력 단자는 또한 배율기(210)의 제 2 입력 단자에 접속된다. 배율기(210)의 출력 단자는 가산기(214)의 제 1 입력 단자에 접속된다.
Q SAMP 입력 단자는 지연 요소(204), 지연 요소(205) 및 가산기(206)의 반전 압력 단자의 직렬 연결에 접속된다. Q SAMP 입력 단자는 또한 가산기(206)의 제 2 입력 단자에 접속된다. 가산기(206)의 출력 단자는 배율기(212)의 제 1 입력 단자에 접속되고, 지연 요소(204)의 출력 단자는 또한 배율기(212)의 제 2 입력 단자에 접속된다. 배율기(212)의 출력 단자는 가산기(214)의 제 2 입력 단자에 접속된다. 가산기(214)의 출력 단자는 모두가 공지된 방법으로, 수신기에서 NCD 회로(132)에 의해 생성된 송신기 동기 샘플링 신호와, 송신 신호의 실제 샘플링 시간 사이에서의 위상 에러를 나타내는 신호를 생성한다.
도 7은 도 1에 도시된 루프 필터(128)의 보다 상세한 블록도이다. 위상 에러 검출기(126)(도 6)의 출력은, 도시된 실시예에서 배럴 시프트 회로(barrel shifter)로 실현되는 각 분할기(20 및 22)에 접속된다. 필터 루프의 적분 상수(Ki)는 시프트 회로(20)에 인가되고, 루프의 비례 상수(Kp)는 시프트 회로(22)에 인가된다. 루프의 적분 상수(Ki)와 루프의 비례 상수(Kp)의 값은 시스템 마이크로프로세서(미도시)에 의해 공지된 방법으로 계산되고, 마이크로프로세서에 의해 설정되는 각 레지스터(미도시)를 통해 각각 분할기(20 및 22)에 제공된다.
분할기(20)의 출력은 가산기(24)의 제 1 입력 단자에 접속된다. 가산기(24)의 출력은, ADC 클록 신호 생성기(150)(도 2)로부터의 ADC 클록 신호에 의해 동기가 맞춰지는 지연 유니트(26)의 입력 단자에 접속되는데, 상기 ADC 클록 신호 생성기는 NCD 회로(132)(도 1)로부터의 심벌 클록 인에이블 신호에 의해 인에이블로 된다. 지연 유니트(26)의 출력은 가산기(24)의 제 2 입력 단자와 가산기(28)의 제 1 입력 단자에 접속된다. 분할기(20)로부터의 신호는 가산기(24)에서 지연 유니트(26)로부터의 신호의 지연 형태와 합산된다. 분할기(22)의 출력 단자는 가산기(28)의 제 2 입력 단자에 접속된다. 지연 유니트(26)로부터의 신호는 가산기(28)에서 분할기(22)의 출력과 합산된다. 가산기(28)의 출력은 반전 유니트(30)에 의해 단위 이득으로 반전된다. 제 1 및 제 2 분할기(20 및 22), 제 1 및 제 2 가산기(24 및 28), 지연 유니트(26) 및 반전 유니트(30)는 조합하여 제 2차 루프 필터(128)를 형성한다. 반전 유니트(30)의 출력은 루프 필터(128)의 출력을 형성한다. 이러한 출력은 보간된 I 샘플 시간과 송신기 클록에 동기가 맞춰진 이상적인 샘플링 시간 사이의 위상 차이를 나타낸다.
공칭 지연 레지스터(31)는, 송신기 동기 데시메이트된 I 샘플링 시간 사이에서 공칭 또는 예상되는 시간 지연을 나타내는 시스템 마이크로프로세서(미도시)로부터 값을 수신한다. 이러한 공칭 지연 값은 이하에서 보다 상세하게 설명될 방법으로 시스템 마이크로프로세서에 의해 계산된다. 도시된 실시예에 있어서, 수신된 신호는 심벌 속도의 두 배로 샘플링되어, 샘플링 신호 사이의 공칭 지연은 송신된 심벌 사이에서 예상되는 간격의 1/2가 된다. 공칭 지연 레지스터(31)의 출력은 가산기(130)의 제 1 입력 단자에 접속된다. 루프 필터(128)의 출력은 가산기(130)에서 사전에 결정된 공칭 지연 값과 합산된다. 가산기(130)로부터의 출력 신호는, 송신기 심벌 클록과 동기가 맞춰지는 샘플 사이에서의 순간적인 시간을 나타내는 디지털 신호이다. 수집의 속도를 상승시키기 위하여, 수신기 타이밍 루프가 인입 심벌 속도에 초기에 근접하도록, 공칭 지연 레지스터(31)가 제공된다. 시스템의 풀인(pull-in) 영역은 위상 에러 검출기(126)의 특성에 의해서만 제한된다.
가산기(130)로부터의 신호 값은, 다수의 데시메이트된 I 샘플 기간으로 표현된 고정점의 숫자인데, 이것은 차례로 ADC 샘플 기간의 두 배로 되고, 송신기 동기 샘플링 시간 사이에서 온전한 I 샘플 기간의 총 수를 나타내는 정수 부분과, 두 개의 인접하는 I 샘플 사이에서의 샘플링 시간을 나타내는 분수 부분을 포함한다. 도시된 실시예에 있어서, 가산기(130)로부터의 디지털 신호는, 정수 부분을 전달하는 두 개의 최상위 비트와, 분수 부분을 전달하는 나머지 비트를 갖는 26비트의 고정점 디지털 신호이다. 시스템 마이크로프로세서는 임의의 값을 다음과 같은 방법으로 공칭 지연 레지스터(31)에 첨가한다. 먼저 공칭 지연 레지스터(31)는 첨가된 논리 '1'의 값의 신호를 구비한다. 그후 상기 신호는 왼쪽으로 24 위치를 이동한다. 이러한 이동은 논리 '1' 신호를 정수 부분의 최하위 비트에 위치시킨다. 이것은 디지털 논리 표현으로 다음과 같이 표시될 수 있다.
이 수식에서, RS는 공칭 지연 레지스터의 크기, 예컨대 도시된 실시예에서는 26 비트이고, IS는 정수 부분의 크기, 예컨대 본 실시예에서는 2 비트이다. 도시된 실시예에서 이러한 식은 다음과 표시될 수 있다.
따라서, 다수의 고정된 주파수로 데시메이트된 I 샘플 클록 기간으로서 표시된 송신기 동기 샘플 사이에서 공칭 지연을 결정하기 위하여, 시스템 마이크로프로세서에 의한 계산이 이루어진다.
수식 3에서, D는, 다수의 고정된 주파수로 데시메이트된 I 샘플 기간으로 표시된 송신기 동기 샘플 사이의 공칭 지연이고, FR은 고정된 주파수로 데시메이트된 I 샘플 주파수이며, S는 송신기 심벌 주파수이다. 이러한 계산의 결과는 공칭 지연 레지스터(31)의 이전 내용과 결합된다. 공칭 지연 레지스터(31)에 이미 첨가된 값 '1'을 수학식 1 및/또는 수학식 2의 결과로 보상하기 위하여, 값 1은 수학식 3에서 계산된 공칭 지연 값(D)으로부터 감산되어야 한다. 따라서, 시스템 마이크로프로세서(도 1)에 의해 공칭 지연 레지스터(31)에 위치된 공칭 지연 값을 기술하는 식은 다음과 같다.
상기 수학식에서 DR31은 시스템 마이크로프로세서에 의해 공칭 지연 레지스터(31)에 저장된 값이다. 가산기(130)의 출력 단자에서 생성된 26비트 제어 신호는 NCD 회로(132)(도 1)의 입력 단자에 제공된다.
도 8은 도 1에 도시된 NCD 회로(132)의 보다 더 상세한 블록도이다. 가산기(130)(도 1)로부터의 제어 신호는 멀티플렉서(34)의 하나의 입력 단자에 인가된다. 멀티플렉서의 다른 입력 단자는 -1 값을 수신한다. 가산기(36)는 멀티플렉서(34)의 출력에 접속된 제 1 입력 단자를 구비한다. 가산기(36)의 출력 단자는 누산기로 기능하는 지연 유니트(38)에 접속된다. 누산기(38)는 ADC 클록 신호에 의해 동기가 맞춰지는데, 상기 ADC 클록 신호는 게이트 회로(156)(도 2)로부터의 고정된 주파수로 데시메이트된 샘플 클록 신호(즉, I 데시메이터(106)와, Q 데시메이터(116)의 출력 지연 요소(162)를 인에이블로 하는 동일한 클록 인에이블 신호)에 의해 인에이블로 된다. 누산기(38)의 출력은, 다음의 송신기 동기 샘플까지 남아 있는 시간을 표시하는 디지털 신호이다. 누산기(38)로부터의 디지털 신호는, 다음 송신기 동기 샘플까지의 I 샘플 시간 기간의 총 수를 표시하는 정수 부분과, 다음 송신기 동기 샘플까지의 I 샘플 시간의 부가적인 분수를 표시하는 분수부분을 포함한다.
도시된 실시예에 있어서, 디지털 누산기(38) 출력 신호는, 정수 부분을 전달하는 두 개의 최상위 비트와 분수 부분을 전달하는 나머지 비트를 갖는 26비트의 고정점 지연을 나타내는 디지털 신호이다. 디지털 산술 회로의 당업자라면, 누산기의 다른 크기 및 포맷도 사용될 수 있음을 이해할 수 있을 것이다. 누산기(38)의 신호는, 상기 신호로부터 두 개의 최상위 비트(비트(0-1))를 선택하는 정수 부분 선택기(40)에 인가된다. 정수 부분은, 정수 부분이 0일 때 신호를 생성하는 비교기 회로(41)에 제공된다. 누산기(38)의 신호는 또한, 보간기 지연 신호(비트(2-11))의 분수 부분의 10개의 최상위 비트를 포함하는 신호(MU)를 생성하는 분수 부분 선택기(48)에 제공된다. MU 신호는 가산기(134)(도 1에 도시)를 경유하여 I 보간기(108)의 제어 입력 단자와 Q 보간기(118)의 제어 입력 단자에 접속된다. 전체 26 비트의 누산기(38) 신호는 가산기(36)의 제 2 입력 단자에 접속된다.
비교기(41)의 출력은 멀티플렉서(34)의 제어 입력 단자와, 지연 요소(42)에 인가된다. 지연 요소(42)는, 보간기 제어 신호(MU)의 생성과, 이러한 제어 신호에 따라 생성되는 위상 검출기(16)의 대응하는 출력 사이의 지연을 정합시키기 위해 필요한 지연을 제공한다. 시간 지연 요소(42)의 출력은 샘플 클록 인에이블 신호이고, 또한 모듈로-2 카운터(44)의 클록 입력 단자와, AND 게이트(46)의 제 1 입력 단자에 제공된다. 모듈로-2 카운터(44)의 출력 단자는 AND 게이트(46)의 제 2 입력 단자에 접속된다. AND 게이트(46)의 출력은 심벌 클록 인에이블 신호를 생성한다. 모듈로-2 카운터(44)는 예컨대 D형 플립플롭을 포함하고, 본 예에서는 2로 나눈다. 이러한 동작은, 심벌 당 두 개 샘플이 제공되는 응용에서 사용된다. 심벌당 4개 샘플이 사용되는 다른 응용에 있어서, 카운터(44)는 모듈로-4 카운터가 될 수 있고, 4로 나누는 기능을 제공한다.
동작시, 고정된 주파수로 데시메이트된 샘플 클록의 주파수는 예상되는 최고 송신기 심벌 주파수의 두 배보다 약간 높다. 시스템 마이크로프로세서는 현재 수신되는 신호의 심벌 속도를 위한 공칭 또는 예상되는 샘플 시간 기간을 계산하고, 이러한 값을 공칭 지연 레지스터(31)에 로드(load)시킨다. 이것은 NCD 회로(132)의 동작을 대략 정확한 샘플 기간에 개시시킨다. 위상 에러 검출기(126)와 관련 루프 필터(128)는 협동하여, NCD 회로(132)를 조정하고 송신된 신호의 실제 심벌 속도에 동기를 맞춘다. 지연 요소(42)로부터의 샘플 클록 인에이블 신호와, AND 게이트(46)로부터의 심벌 클록 인에이블 신호는, 신호 처리 체인에서 다운스트림 처리 요소에 의해 사용된다. 예컨대, 펄스 정형 필터(110 및 120)(도 1)는 고정된 주파수의 샘플 클록과 샘플 인에이블 클록 신호를 모두 수신한다.
상술한 바와 같이, 가산기(130)(도 1)는 하나의 송신기 동기 샘플로부터 다음의 동기 샘플까지의 공칭 시간 지연을 나타내는 디지털 신호를 생성한다. NCD 누산기(38)는, 다음의 송신기 동기 샘플 시간까지 남아 있는 그 순간의 시간을 나타내는 디지털 신호를 생성한다. 도시된 실시예에 있어서, 상기 시간을 표시하는 신호는, 정수 부분을 전달하는 두 개의 최상위 비트와 분수 부분을 전달하는 나머지 비트를 갖는 고정점 26 비트의 이진 워드에 의해 표시된다. 이들 신호에 의해 표시되는 시간 값은 게이트 회로(156)(도 2)로부터 고정된 주파수로 데시메이트된 샘플 클록의 기간으로 표시된다. 도시된 실시예의 시간을 나타내는 신호는 0으로부터 4-2-24의 범위를 갖는다. 예컨대, "1"의 값은 고정된 주파수로 데시메이트된 샘플 클록의 한 기간을 나타내고, 값(01 0000 0000 0000 0000 0000 00002)을 갖는데, 아래첨자 2는 값이 기수가 2로 표시된, 즉 2진수 포맷으로 표시된 것을 나타낸다.
누산기(38)에 저장된 시간 지연의 정수 부분이 0보다 크다면, 다음 송신기 동기 샘플이 취해지기 전에, 고정된 주파수로 데시메이트된 하나 이상의 샘플 기간이 경과되어야만 한다. 이러한 조건에서, 비교기(41)의 출력은 논리 '0'의 신호이다. 멀티플렉서(34)는, -1 값의 신호를 가산기(36)에 접속시키기 위해, 비교기(41)에서 논리 '0'의 신호에 의해 조정된다. 가산기(36)는 차례로 -1 신호를 누산기(38)에서 신호의 값에 가산하고(즉, 1을 감산하고), 새롭게 감소된 값을 누산기(38)에 저장한다. 결과적으로, 누산기에서의 값은 1만큼 감소하고, 누산기(38)의 정수 부분은 카운트 다운된다. 덧붙여, 비교기(41)의 출력이 논리 '0' 신호이기 때문에, 샘플 클록 인에이블 신호나 심벌 클록 인에이블 신호(모두 지연 유니트(42)에 의해 적합하게 지연된) 중 어느 것도 활성화되지 않는다. 이러한 상황은 정수 부분이 0이 될 때까지 지속된다.
누산기(38) 값의 분수 부분은 다음 송신기 동기 샘플이 취해질 때까지 고정된 주파수로 데시메이트된 샘플 기간의 분수 부분을 나타낸다. 분수 부분(MU)의 최상위 10 비트는 상술한 바와 같이 I 및 Q 보간기(108 및 118)를 제어하기 위해 사용된다. 다음 송신기 동기 샘플이 취해질 때까지 남아 있는 추가의 온전한 고정된 주파수로 데시메이트된 샘플 기간이 존재하지 않을 때, 누산기(38)내 신호의 정수 부분은 0이 된다. 이 경우, 비교기(41)로부터의 출력 신호는 논리 '1' 신호가 된다.
비교기(41) 출력 신호가 논리 '1' 신호일 때, 보간 샘플은, 누산기(38) 값의 분수 부분의 MU 신호 부분(즉 최상위 10개 비트)에 의해 제어되는 중간 시간에, I 및 Q 보간기(108 및 118)로부터 취해지고, 샘플 클록 인에이블 신호는, 다운스트림 회로가 새롭게 생성된 샘플에 동기를 맞추고 이들 샘플을 처리하는 것을 가능하게 하기 위하여, 생성된다. 덧붙여, 모듈로-2 카운터(44)의 동기가 맞춰지고, 송신기 심벌 시간이라면 AND 게이트(46) 역시 심벌 클록 인에이블 신호를 생성한다.
동시에, 멀티플렉서(34)는 가산기(130)(도 1)로부터의 신호를 가산기(36)에 전달하도록 조정된다. 가산기(36)는 가산기(130)로부터의 이상적인 송신기 동기 샘플링 기간을 누산기(38)로부터의 분수 부분(상술한 바와 같이 정수 부분은 0)과 결합시킨다. 이러한 방법으로, 다음의 송신기 동기 샘플이 취해질 때까지 남아 있는 시간은 누산기(38)에 놓여진다. 상기 루프는, 루프 필터(128) 및 가산기(130)를 경유하여 위상 에러 검출기(126)의 출력 신호에 따라 변화하는 NCD 회로(132) 제어 신호에 의해, 폐쇄된다.
도 9는 본 발명에 따른 QAM 심벌 타이밍 회복 시스템의 다른 실시예의 블록도이다. 도 9에 있어서, 도 1에 도시된 것과 동일한 요소들은 동일한 참조 번호로 표시되었고, 이하에서 상세하게 설명되지 않는다. 도 9에 있어서, ADC(102)의 출력 단자는 보간기(103)의 입력 단자에 접속된다. 보간기(103)의 출력 단자는 I 복조기(104)와 I 데시메이터(106)의 직렬 연결과, Q 복조기(114)와 Q 데시메이터(116)의 직렬 연결에 접속된다. I 데시메이터(106)의 출력 단자는 I 정합 필터(110)에 접속되고, Q 데시메이터(116)의 출력 단자는 Q 정합 필터(120)의 입력 단자에 접속된다. 도 9에 도시된 시스템의 나머지는 도 1에 도시된 시스템과 동일하다.
도 9에 있어서, 보간기(103)는, 수신된 QAM 부반송파 주파수의 4배(4×fsc)이고, 동위상 및 직교 성분과 정렬된 보간 샘플이 보간기(103)에 의해 생성되는 것을 제외하고, 도 1의 시스템과 유사하게 동작한다. 이러한 경우, 가산기(130)에 제공되는 공칭 지연은, 다수의 고정된 주파수의 ADC 샘플링 클록의 주기로 표시되는, 4×fsc 샘플 사이의 공칭 시간의 기간을 나타낸다. NCD 회로(132)는 다음의 4×fsc 샘플이 발생할 때까지의 ADC 샘플 기간의 분수를 나타내는 보간기 제어 신호를 생성한다. 이들 보간된 샘플은 I 및 Q 샘플 스트림을 생성하기 위하여 복조기(104 및 114)와, 데시메이터(106 및 116)에 제공된다.
당업자라면, 도 9에 도시된 시스템에서는 오직 하나의 보간기(103)만이 필요하지만, 상기 보간기는 보다 더 양호한 성능을 가져야 하고, 도 1의 시스템에서와 같이 심벌 속도의 2배가 아닌, 4배의 심벌 속도로 동작해야 함을 이해할 수 있을 것이다. 상술한 바와 같이, 본 발명은, 케이블 또는 위성 텔레비전 수상기와 같은, 직교 진폭 변조(QAM) 신호를 수신하는 디지털 신호 수신기에서 사용하기에 적합하며 덜 비싸고 덜 복잡한 타이밍 회복 시스템을 제공하는데 이용된다.

Claims (11)

  1. 동위상(I) 성분과 직교(Q) 성분을 포함하고, 연속적인 심벌을 나타내는 송신된 직교 진폭 변조(QAM) 신호를 수신하는 수신기 내의 타이밍 회복 시스템에 있어서,
    고정된 주파수로 QAM 신호를 나타내는 샘플의 소스(102)와,
    상기 샘플 소스에 접속되며 QAM 신호의 I 성분을 베이스밴드로 복조하기 위한 제 1 복조기(104)와, 상기 제 1 복조기에 접속되고 제어 신호에 응답하며 상기 송신된 심벌에 동기가 맞춰진 시간에 취해진 I 성분 샘플을 생성하기 위한 제 1 보간기(108)를 포함하는, I 성분 처리 회로와,
    상기 샘플 소스에 접속되며 QAM 신호의 Q 성분을 베이스밴드로 복조하기 위한 제 2 복조기(114)와, 상기 제 2 복조기에 접속되고 제어 신호에 응답하며 상기 송신된 심벌에 동기가 맞춰진 시간에 취해진 Q 성분 샘플을 생성하기 위한 제 2 보간기(118)를 포함하는, Q 성분 처리 회로와,
    상기 제 1 및 제 2 보간기에 접속되고, 상기 제 1 및 제 2 보간기에 의해 각각 생성된 상기 송신기의 동기 I 및 Q 샘플의 샘플 시간과 상기 연속적인 송신기 심벌 시간 사이에서 위상 에러를 검출하기 위한 위상 에러 검출기(126)와,
    공칭 지연 신호의 소스와,
    상기 위상 에러 검출기와 상기 공칭 지연 신호 소스에 접속된 가산기(130)와,
    상기 가산기에 접속되고, 상기 제 1 및 제 2 보간기에 접속된 각 제어 신호를 생성하는, 수치 제어(numerically controlled) 지연 회로(132)를 포함하는 것을 특징으로 하는 타이밍 회복 시스템.
  2. 제 1항에 있어서,
    Q 성분 타이밍 정정 신호의 소스와,
    상기 Q 성분 타이밍 정정 신호의 소스에 접속되고 또한 상기 수치 제어 지연 회로와 상기 제 2 보간기 사이에 접속되는, 제 2 가산기를 더 포함하는 것을 특징으로 하는 타이밍 회복 시스템.
  3. 제 1항에 있어서,
    상기 제 1 복조기는 +1, 0, -1, 0 복조기이고,
    상기 I 성분 처리 회로는, 상기 제 1 복조기와 상기 제 1 보간기 사이에서 접속되며 베이스밴드 I 성분 샘플을 생성하기 위한 제 1 데시메이터를 더 포함하고,
    상기 제 2 복조기는 +1, 0, -1, 0 복조기이고,
    상기 Q 성분 처리 회로는, 상기 제 2 복조기와 상기 제 2 보간기 사이에서 접속되며 베이스밴드 Q 성분 샘플을 생성하기 위한 제 2 데시메이터를 더 포함하는 것을 특징으로 하는 타이밍 회복 시스템.
  4. 제 3항에 있어서,
    상기 샘플 소스는, 상기 수신된 QAM 신호와 클록 신호에 응답하여 QAM 신호를 나타내는 샘플을 생성하기 위한 아날로그-디지털 변환기와, 상기 송신 심벌 주파수의 적어도 4배의 주파수로 클록 신호를 생성하는 클록 신호 생성기를 포함하고,
    상기 타이밍 회복 시스템은, 상기 클록 신호 생성기에 접속되고, 1,2,3 및 4 중 하나인 값을 갖는 신호를 생성하는 출력 단자를 구비하는, 모듈로-4(modulo-4) 카운터와, 상기 모듈로-4 카운터에 접속되고 상기 모듈로-4 카운터 신호의 출력 단자의 신호 값이 '1'과 '3'중 하나일 때 게이트 신호를 생성하는 제 1 게이트 회로와, 상기 모듈로-4 카운터에 접속되고 상기 카운터 신호의 값이 '2'와 '4' 중 하나일 때 게이트 신호를 생성하는 제 2 게이트 회로를 더 포함하고,
    상기 제 1 데시메이터는, 상기 클록 신호 생성기에 접속된 클록 입력 단자와, 상기 제 2 게이트 회로에 접속된 인에이블 입력 단자를 구비하는 제 1 지연 회로를 포함하고,
    상기 제 2 데시메이터는, 상기 클록 신호 생성기에 접속된 클록 입력 단자와, 상기 제 1 게이트 회로에 접속된 인에이블 입력 단자를 구비하는 제 2 지연 회로와, 상기 클록 신호 생성기에 접속된 클록 입력 단자와, 상기 제 2 게이트 회로에 접속된 인에이블 입력 단자를 구비하는 제 3 지연 회로를 포함하는 것을 특징으로 하는 타이밍 회복 시스템.
  5. 제 4항에 있어서,
    상기 제 1의 +1,0,-1,0 복조기는,
    0,+1,0 및 -1의 값을 갖는 각 신호 소스에 접속된 각 데이터 입력 단자와 상기 모듈로-4 카운터에 접속된 제어 입력 단자를 구비하는 제 1의 4-입력 멀티플렉서와,
    상기 아날로그-디지털 변환기와 상기 제 1의 4-입력 멀티플렉서에 접속되며 복조된 I 성분 샘플을 생성하기 위한 제 1 배율기를 포함하고,
    상기 제 2의 +1,0,-1,0 복조기는,
    -1,0,+1 및 0의 값을 갖는 각 신호 소스에 접속된 각 데이터 입력 단자와, 상기 모듈로-4 카운터에 접속된 제어 입력 단자를 구비하는 제 2의 4-입력 멀티플렉서와,
    상기 아날로그-디지털 변환기와 상기 제 2의 4-입력 멀티플렉서에 접속되며 복조기 Q 성분 샘플을 생성하기 위한 제 2 배율기를 포함하는 것을 특징으로 하는 타이밍 회복 시스템.
  6. 제 3항에 있어서,
    상기 샘플 소스는, 상기 수신된 QAM 신호와 클록 신호에 응답하며 QAM 신호를 나타내는 샘플을 생성하기 위한 아날로그-디지털 변환기와, 상기 송신된 심벌 주파수의 적어도 4배의 주파수로 상기 클록 신호를 생성하는 클록 신호 생성기를 포함하고,
    상기 타이밍 회복 시스템은, 상기 클록 신호 생성기에 접속된 모듈로-4 카운터를 더 포함하고,
    상기 제 1의 +1,0,-1,0 복조기는, 0,+1,0 및 -1의 값을 갖는 각 신호 소스에 접속된 각 데이터 입력 단자와 상기 모듈로-4 카운터에 접속된 제어 입력 단자를 구비하는 제 1의 4-입력 멀티플렉서와, 상기 아날로그-디지털 변환기와 상기 제 1의 4-입력 멀티플렉서에 접속되며 복조된 I 성분 샘플을 생성하기 위한 제 1 배율기를 포함하고,
    상기 제 2의 +1,0,-1,0 복조기는, -1,0,+1 및 0의 값을 갖는 각 신호 소스에 접속된 각 데이터 입력 단자와 상기 모듈로-4 카운터에 접속된 제어 입력 단자를 구비하는 제 2의 4-입력 멀티플렉서와, 상기 아날로그-디지털 변환기와 상기 제 2의 4-입력 멀티플렉서에 접속되며 복조기 Q 성분 샘플을 생성하기 위한 제 2 배율기를 포함하는 것을 특징으로 하는 타이밍 회복 시스템.
  7. 직교 진폭 변조(QAM) 부반송파 상에서 변조된 동위상(I) 성분과 직교(Q) 성분을 포함하고 연속적인 심벌을 나타내는, 송신된 직교 진폭 변조(QAM) 신호를 수신하는 수신기 내의 타이밍 회복 시스템에 있어서,
    고정된 주파수로 QAM 신호를 나타내는 샘플의 소스(102)와,
    상기 샘플 소스에 접속되고 제어 신호에 응답하며 상기 QAM 부반송파에 동기가 맞춰진 시간에 취해진 QAM 샘플을 생성하기 위한 보간기(103)와,
    상기 보간기에 접속되며 QAM 신호의 I 성분을 베이스밴드로 복조하기 위한 제 1 복조기(104)와,
    상기 보간기에 접속되며 상기 QAM 신호의 Q 성분을 베이스밴드로 복조하기 위한 제 2 복조기(114)와,
    상기 제 1 및 제 2 복조기에 접속되며, 상기 제 1 및 제 2 복조기에 의해 각각 생성된 상기 송신기의 동기 I 및 Q 샘플의 샘플 시간과 상기 연속적인 송신기 심벌 시간 사이에서 위상 에러를 검출하기 위한 위상 에러 검출기(126)와,
    공칭 지연 신호의 소스와,
    상기 위상 에러 검출기와 상기 공칭 지연 신호 소스에 접속된 가산기(130)와,
    상기 가산기에 접속되며 상기 보간기에 접속된 제어 신호를 생성하기 위한 수치 제어 지연 회로(132)를 포함하는 것을 특징으로 하는 타이밍 회복 시스템.
  8. 제 7항에 있어서,
    상기 제 1 복조기에 접속되며 베이스밴드 I 성분 샘플을 생성하기 위한 제 1 데시메이터와,
    상기 제 2 복조기에 접속되며 베이스밴드 Q 성분 샘플을 생성하기 위한 제 2 데시메이터를 더 포함하며,
    상기 제 1 복조기는 +1,0,-1,0 복조기이고,
    상기 제 2 복조기는 +1,0,-1,0 복조기인 것을 특징으로 하는 타이밍 회복 시스템.
  9. 제 8항에 있어서,
    1,2,3 및 4 중 하나인 값을 갖는 신호를 생성하는 출력 단자를 구비하며 상기 보간기로부터의 QAM 부반송파 동기 샘플에 동기가 맞춰지는, 모듈로-4 카운터와,
    상기 모듈로-4 카운터에 접속되며, 상기 모듈로-4 카운터 신호의 출력 단자의 신호 값이 '1'과 '3'중 하나일 때 게이트 신호를 생성하기 위한 제 1 게이트 회로와,
    상기 모듈로-4 카운터에 접속되며, 상기 카운터 신호의 값이 '2'와 '4' 중 하나일 때 게이트 신호를 생성하기 위한 제 2 게이트 회로를 더 포함하는데,
    상기 제 1 데시메이터는, 상기 제 2 게이트 회로에 접속된 클록 입력 단자를 갖는 제 1 지연 회로를 포함하고,
    상기 제 2 데시메이터는, 상기 제 1 게이트 회로에 접속된 클록 입력 단자를 갖는 제 2 지연 회로와, 상기 제 2 게이트 회로에 접속된 클록 입력 단자를 갖는 제 3 지연 회로를 포함하는 것을 특징으로 하는 타이밍 회복 시스템.
  10. 제 9항에 있어서,
    상기 제 1의 +1,0,-1,0 복조기는,
    0,+1,0 및 -1의 값을 갖는 각 신호 소스에 접속된 각 데이터 입력 단자와 상기 모듈로-4 카운터에 접속된 제어 입력 단자를 구비하는 제 1의 4-입력 멀티플렉서와,
    상기 보간기와 상기 제 1의 4-입력 멀티플렉서에 접속되며 복조된 I 성분 샘플을 생성하기 위한 제 1 배율기를 포함하고,
    상기 제 2의 +1,0,-1,0 복조기는,
    -1,0,+1 및 0의 값을 갖는 각 신호 소스에 접속된 각 데이터 입력 단자와 상기 모듈로-4 카운터에 접속된 제어 입력 단자를 구비하는 제 2의 4-입력 멀티플렉서와,
    상기 보간기와 상기 제 2의 4-입력 멀티플렉서에 접속되며 복조기 Q 성분 샘플을 생성하기 위한 제 2 배율기를 포함하는 것을 특징으로 하는 타이밍 회복 시스템.
  11. 제 8항에 있어서,
    상기 보간기로부터 QAM 부반송파 동기 샘플에 동기가 맞춰지는 모듈로-4 카운터를 더 포함하는데,
    상기 제 1의 +1,0,-1,0 복조기는,
    0,+1,0 및 -1의 값을 갖는 각 신호 소스에 접속된 각 데이터 입력 단자와 상기 모듈로-4 카운터에 접속된 제어 입력 단자를 구비하는 제 1의 4-입력 멀티플렉서와,
    상기 보간기와 상기 제 1의 4-입력 멀티플렉서에 접속되며 복조된 I 성분 샘플을 생성하기 위한 제 1 배율기를 포함하고,
    상기 제 2의 +1,0,-1,0 복조기는,
    -1,0,+1 및 0의 값을 갖는 각 신호 소스에 접속된 각 데이터 입력 단자와 상기 모듈로-4 카운터에 접속된 제어 입력 단자를 구비하는 제 2의 4-입력 멀티플렉서와,
    상기 보간기와 상기 제 2의 4-입력 멀티플렉서에 접속되며 복조기 Q 성분 샘플을 생성하기 위한 제 2 배율기를 포함하는 것을 특징으로 하는 타이밍 회복 시스템.
KR10-1999-7002207A 1996-09-20 1997-09-08 직교 진폭 변조를 위한 구성 성분의 타이밍 회복 시스템 KR100504761B1 (ko)

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US08/835,915 1997-04-10
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