TWI749888B

TWI749888B - 雙倍資料率記憶體系統及相關的閘信號控制電路

Info

Publication number: TWI749888B
Application number: TW109140816A
Authority: TW
Inventors: 巫宏毅; 錫瓦蘭克瑞沙南沙巴馬尼恩; 斯里哈切魯古; 趙可卿
Original assignee: 智原科技股份有限公司
Priority date: 2020-11-20
Filing date: 2020-11-20
Publication date: 2021-12-11
Also published as: TW202221516A

Abstract

一種雙倍資料率記憶體系統的閘信號控制電路，包括：一比較電路、一旗標產生器與一信號產生器。比較電路接收一第一資料選取信號(DQS_t)與一第二資料選取信號(DQS_c)，並產生一內部資料選取信號(DQS_in)。該旗標產生器接收一實體層時脈信號(CKp)與一讀取致能信號(Rd_en)，並產生多個旗標信號(fg_0~fg_3)。信號產生器接收該內部資料選取信號(DQS_in)以及該些旗標信號(fg_0~fg_3)，並產生一閘信號(Gate)。當多個讀取指令發出時，該旗標產生器根據該實體層時脈信號(CKp)與該讀取致能信號(Rd_en)來設定該些旗標信號(fg_0~fg_3)。於接收讀取資料時，該信號產生器根據一前奏信息來開啟該閘信號(Gate)，且該信號產生器取樣該些旗標信號(fg_0~fg_3)用以決定關閉該閘信號(Gate)的時間點。

Description

雙倍資料率記憶體系統及相關的閘信號控制電路

本發明是一種記憶體系統，且特別是有關於一種運用於雙倍資料率記憶體系統及其相關的閘信號控制電路。

請參照第1A圖，其所繪示為習知雙倍資料率(double data rate)記憶體(簡稱DDR記憶體)系統示意圖。DDR記憶體系統100包括一處理電路(processing circuit)110與一DDR記憶體120。

處理電路110中包括一記憶體控制器(memory controller)112與實體層電路(PHY circuit)114。其中，實體層電路114與DDR記憶體120之間利用記憶體匯流排(memory bus)122來傳遞各種信號。再者，記憶體控制器112與實體層電路114之間的介面為記憶體與實體層介面116(DDR PHY Interface，簡稱DFI介面)。也就是說，記憶體控制器112與實體層電路114之間的複數個信號會經過DFI介面116來傳遞。其中，記憶體匯流排122上的信號至少包括：資料信號DQ、第一資料選取信號(data strobe signal)DQS_t與第二資料選取信號DQS_c。其中，第一資料選取信號DQS_t與第二資料選取信號DQS_c的相位相差180度。

當記憶體控制器112發出一個讀取指令(read command)經由DFI介面116傳遞至實體層電路114後，讀取指令會經過實體層電路114、記憶體匯流排122傳遞至DDR記憶體120。之後，DDR記憶體會根據讀取指令來產生讀取資料(read data)經由記憶體匯流排112傳遞至實體層電路114。

基本上，從發出讀取指令到接收讀取資料的過程中會產生延遲時間(latency)。舉例來說，實體層電路114中包括數位電路與類比電路(未繪示)，會造成數位延遲時間(digital latency)與類比延遲時間(analog latency)。再者，記憶體匯流排122的多條佈局線路(layout trace)設計在電路板(circuit board)，且實體層電路114與DDR記憶體120固定在電路板上連接於這些佈局線路之間，因此會造成包裝/電路延遲時間(package/board latency)。另外，DDR記憶體120接收到讀取指令並產生讀取資料也會有讀取延遲時間(read latency)，此讀取延遲時間係定義在DDR記憶體120的規格書中，例如JEDEC規格書。

請參照第1B圖，其所繪示為習知DDR記憶體系統讀取時的相關信號示意圖。於時間點t1，記憶體控制器112發出讀取指令。經過上述的延遲時間後，於時間點t2時，實體層電路114收到DDR記憶體120回傳讀取資料。因此，於時間點t2，實體層電路114打開(open)閘信號(Gate signal，Gate)，亦即由低準位轉換為為高準位，代表資料有效區間開始(start)。此時，第一資料選取信號DQS_t與第二資料選取信號DQS_c開始動作，實體層電路114根據第一資料選取信號DQS_t與第二資料選取信號DQS_c來栓鎖(latch)記憶體匯流排122中的資料信號DQ(未繪示)，成為讀取資料。

於時間點t3，實體層電路114關閉(close)閘信號Gate，亦即由高準位轉換為為低準位，代表資料有效區間結束(end)，亦即讀取資料傳送完畢。

基本上，閘信號Gate係用來控制實體層電路114接收讀取資料的信號。如果閘信號Gate的打開與關閉時間點不正確時，實體層電路114將無法獲得正確的讀取資料，也無法將正確的讀取資料傳遞至記憶體控制器112。

為了要能準確的掌握DDR記憶體系統100的延遲時間，避免錯失第一資料選取信號DQS_t與第二資料選取信號DQS_c的脈波(to avoid missing all DQS_t and DQS_c pulses)。DDR記憶體系統100於初始化(initialization)時，需要訓練(train)閘信號Gate的打開(open)與關閉(close)時間點，以便掌握資料有效區間。

於訓練完成後，當DDR記憶體系統100正常運作時，即可正確地開啟與關閉閘信號Gate，使得實體層電路114利用第一資料選取信號DQS_t與第二資料選取信號DQS_c的脈波(pulses)來栓鎖(latch)資料信號DQ(未繪示)，成為讀取資料。

然而，當DDR記憶體系統100正常運作時，延遲時間會隨著製程/電壓/溫度(process/voltage/temperature)而變化，亦即時間點t2與時間點t3可能會不斷地改變，造成資料有效區間變化。因此，處理電路110必須週期性地(periodically)訓練閘信號Gate，才能夠確實的接收到讀取資料。而週期性地訓練閘信號Gate會造成DDR記憶體系統100的頻寬(bandwidth)受到影響。

另外，根據JEDEC規格書，當DDR記憶體120開始傳遞資料時，第一資料選取信號DQS_t的第一個脈波為前奏信息(preamble)，而實體層電路114可根據第一資料選取信號DQS_t的前奏信息來打開(open)閘信號Gate。

請參照第1C圖，其所繪示為習知DDR記憶體系統讀取時的另一相關信號示意圖。其中，實體層電路114可根據第一資料選取信號DQS_t與第二資料選取信號DQS_c來產生一內部資料選取信號DQS_diff(internal data strobe signal)。

於時間點t1，記憶體控制器112發出讀取指令。經過延遲時間後，於時間點t2時，實體層電路114收到DDR記憶體120回傳讀取資料。

於時間點t2至時間點t4為前奏信息，第一資料選取信號DQS_t產生第一個脈波。實體層電路114於時間點t3(亦即，第一資料選取信號DQS_t的下降緣)打開閘信號Gate，亦即控制閘信號Gate由低準位轉換為高準位，代表資料有效區間開始。

接著，實體層電路114計算(count)內部資料選取信號DQS_diff的脈波數目來決定關閉閘信號Gate的時間點。舉例來說，一筆讀取資料共需要內部資料選取信號DQS_diff三個脈波(three pulses)的時間。因此，當閘信號Gate打開後，實體層電路114計算三個內部資料選取信號DQS_diff的脈波，並於時間點t5(亦即，第三個脈波的下降緣)關閉閘信號Gate，代表資料有效區間結束。明顯地，利用偵測前奏信息(preamble)的方式來控制閘信號Gate可以不受延遲時間的影響，因此可以免除訓練閘信號。

然而，第1C圖的方式僅適用於單一讀取指令，並不適用於背靠背的讀取(back-to-back read)。亦即，如果記憶體控制器112連續發出讀取指令(consecutive read commands)時，DDR記憶體120會連續地回傳多筆讀取資料。此時，利用第1C圖的方式來控制閘信號Gate將會造成讀取資料的遺失。以下說明之。

請參照第2圖，其所繪示為習知DDR記憶體系統背靠背讀取的相關信號示意圖。其中，內部資料選取信號DQS_diff為實體層電路114內部根據第一資料選取信號DQS_t與第二資料選取信號DQS_c所產生。

舉例來說，於時間點t1，記憶體控制器112連續發出二個讀取指令。經過延遲時間後，於時間點t2時，實體層電路114收到DDR記憶體120回傳讀取資料。於時間點t2至時間點t3為前奏信息。於時間點t3至時間點t5之間，DDR記憶體120傳遞第一筆讀取資料。於時間點t5之後DDR記憶體120傳遞第二筆讀取資料。

如第2圖所示，於時間點t2至時間點t3為前奏信息，實體層電路114於第一資料選取信號DQS_t的下降緣時打開閘信號Gate，代表資料有效區間開始。

接著，於閘信號Gate打開後，實體層電路114計算三個內部資料選取信號DQS_diff的脈波，並於時間點t4關閉閘信號Gate，代表資料有效區間結束。再者，於時間點t5，第一資料選取信號DQS_t產生的脈波會被實體層電路114誤認為出現新的前奏信息而在時間點t6再次開啟閘信號Gate。換言之，時間點t4至時間點t6之間被誤判為非資料有效區間。

明顯地，由於第二筆讀取資料還在傳遞，但是閘信號Gate在時間點t4與時間點t6之間被關閉，因此實體層電路114將無法在時間點t5栓鎖(latch)記憶體匯流排122中的資料信號DQ(未繪示)。換言之，由於閘信號Gate的誤動作將造成第二筆讀取資料遺失。

本發明為一種雙倍資料率記憶體系統中的閘信號控制電路，該雙倍資料率記憶體系統包括一記憶體控制器以及一雙倍資料率記憶體。該閘信號控制電路包括：一比較電路，連接至該雙倍資料率記憶體，該比較電路的二輸入端接收一第一資料選取信號與一第二資料選取信號，該比較電路的一輸出端產生一內部資料選取信號；一旗標產生器，連接至該記憶體控制器與該比較電路，該旗標產生器接收一實體層時脈信號與一讀取致能信號，並產生多個旗標信號；以及一信號產生器，連接至該旗標產生器，該信號產生器接收該內部資料選取信號以及該些旗標信號，並產生一閘信號。當該記憶體控制器發出多個讀取指令時，該旗標產生器根據該實體層時脈信號與該讀取致能信號來設定該些旗標信號。於接收雙倍資料率記憶體的讀取資料時，該信號產生器根據一前奏信息來開啟該閘信號，且該信號產生器取樣該些旗標信號用以決定關閉該閘信號的時間點。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

100,200:DDR記憶體系統

110,210:處理電路

112,212:記憶體控制器

114,214:實體層電路

116:DFI介面

120,220:DDR記憶體

122:記憶體匯流排

232:旗標產生器

234:信號產生器

236,238:比較器

237:比較電路

252,256,262,264:計數器

254:叢發結束指示器

258,266:取樣電路

268:決定電路

第1A圖為習知DDR記憶體系統示意圖。

第1B圖為習知DDR記憶體系統讀取時的相關信號示意圖。

第1C圖為習知DDR記憶體系統讀取時的另一相關信號示意圖。

第2圖為習知DDR記憶體系統背靠背讀取的相關信號示意圖。

第3A圖為本發明DDR記憶體系統示意圖。

第3B圖為比較電路的一個實施例。

第4A圖為旗標產生器。

第4B圖為信號產生器。

第5A圖與第5B圖為本發明DDR記憶體系統背靠背讀取的相關信號示意圖。

第6A圖與第6B圖為本發明DDR記憶體系統非背靠背讀取的相關信號示意圖。

請參照第3A圖，其所繪示為本發明DDR記憶體系統示意圖。DDR記憶體系統200包括一處理電路210與一DDR記憶體220。

處理電路210中包括一記憶體控制器212與實體層電路214。實體層電路214與DDR記憶體220之間利用記憶體匯流排來傳遞各種信號。再者，記憶體控制器212與實體層電路214之間的介面為DFI介面。其中，記憶體匯流排上的信號至少包括：第一資料選取信號DQS_t與第二資料選取信號DQS_c。DFI介面至少包括：實體層時脈信號(PHY clock，CKp)與讀取致能信號(read enable signal，Rd_en)。其中，第一資料選取信號DQS_t與第二資料選取信號DQS_c的相位相差180度，且實體層時脈信號CKp、第一資料選取信號DQS_t與第二資料選取信號DQS_c有相同的頻率。

實體層電路214內包括一閘信號控制電路(gate signal controlling circuit)。再者，閘信號控制電路包括：旗標產生器(flag generator)232、信號產生器(signal generator)234、與比較電路(comparing circuit)237。其中，比較電路237 接收第一資料選取信號DQS_t與第二資料選取信號DQS_c，並產生內部資料選取信號DQS_in至信號產生器234。

請參照第3B圖，其所繪示為比較電路237的一實施例。比較電路237包括二個比較器(comparator)236、238。比較器236的正輸入端與負輸入端分別接收第一資料選取信號DQS_t與參考電壓Vref，輸出端產生第三資料選取信號DQS_se。比較器238的正輸入端與負輸入端分別接收第一資料選取信號DQS_t與第二資料選取信號DQS_c，輸出端產生第四資料選取信號DQS_diff。

基本上，第三資料選取信號DQS_se與第四資料選取信號DQS_diff的波形(waveform)皆類似於第一資料選取信號DQS_t。換言之，當第一資料選取信號DQS_t上出現前奏信息時，第三資料選取信號DQS_se與第四資料選取信號DQS_diff也會出現前奏信息。因此，可利用第一資料選取信號DQS_t、第三資料選取信號DQS_se或者第四資料選取信號DQS_diff來判斷前奏信息是否出現。

根據本發明的實施例，信號產生器234將第三資料選取信號DQS_se與第四資料選取信號DQS_diff其中之一作為內部資料選取信號DQS_in並傳遞至信號產生器234。因此，在本發明的其他實施例中，比較電路237也可以僅包括單一個比較器236，產生第三資料選取信號DQS_se，並將第三資料選取信號DQS_se作為內部資料選取信號DQS_in傳遞至信號產生器234。或者，比較電路237僅包括單一個比較器238，產生第四資料選取信號DQS_diff，並將第四資料選取信號DQS_diff作為內部資料選取信號DQS_in傳遞至信號產生器234。

再者，於處理電路210中，旗標產生器232接收實體層時脈信號CKp與讀取致能信號Rd_en，產生四個旗標信號(flag signal)fg_0~fg_3。另外，信號產生器234接收四個旗標信號fg_0~fg_3、內部資料選取信號DQS_in，產生閘信號Gate。

請參照第4A圖，其所繪示為旗標產生器。旗標產生器232包括二個計數器(counter)252與256、一叢發結束指示器(burst end indicator)254與一取樣電路(sampling circuit)258。

計數器252的計數端(counting terminal)接收實體層時脈信號CKp，致能端(enable terminal)接收讀取致能信號Rd_en，輸出端產生計數值Cnt_1。當讀取致能信號Rd_en動作(active)時，計數器252開始計數實體層時脈信號CKp的脈波數目。

舉例來說，計數器252可在一第一初始值與一第一目標值之間共M個不同的數值之間變化。當計數器252的計數值Cnt_1由第一初始值計數變化至第一目標值之後，計數器252的計數值Cnt_1再次回到第一初始值。其中，計數器252可由環形計數器(ring counter)或者向上計數器(up counter)來實現。

以向上計數器為例，每增加一個時脈週期(clock cycle)，計數器252的計數值Cnt_1增加1。再者，當計數器252被致能之後，計數值Cnt_1由第一初始值逐步遞增至一第一目標值，共M個不同的數值。當計數值Cnt_1到達第一目標值後，計數器252會被重置(reset)，使得計數值Cnt_1變成第一初始值，並再次根據實體層時脈信號CKp往上計數。

根據本發明的實施例，一筆讀取資料需要八個實體層時脈信號CKp週期的時間，因此設計計數器252產生8個不同的數值(M=8)。例如，計數器252的第一初始值為0且第一目標值為7。

叢發結束指示器254接收計數值Cnt_1，並產生叢發結束信號Burst_e。根據本發明的實施例，當計數值Cnt_1為第一目標值時，叢發結束指示器254會動作叢發結束信號Burst_e一個時脈週期(clock cycle)。亦即，當計數值Cnt_1為7時，叢發結束指示器254會在下一個時脈週期將叢發結束信號Burst_e動作為高準位。

計數器256接收並計數叢發結束信號Burst_e，並產生寫入指標(write pointer)Cnt_wp。計數器256可在一第二初始值與一第二目標值之間共N個不同的數值之間變化。當計數器256的寫入指標Cnt_wp由第二初始值計數變化至第二目標值之後，計數器256的寫入指標Cnt_wp再次回到第二初始值。其中，計數器256可由環形計數器或者向上計數器來實現。

以向上計數器為例，叢發結束信號Burst_e每動作一次，計數器256的寫入指標Cnt_wp增加1，並由第二初始值逐步遞增至第二目標值。當計數器256的寫入指標Cnt_wp到達第二目標值後，計數器256會被重置(reset)，使得寫入指標Cnt_wp變成第二初始值，並再次根據叢發結束信號Burst_e往上計數。根據本發明的實施例，計數器256產生4個不同的數值(N=4)。例如，計數器256的第二初始值為0，第二目標值為3。

取樣電路(sampling circuit)258接收叢發結束信號Burst_e、寫入指標Cnt_wp以及讀取致能信號Rd_en，並產生N個旗標信號。根據本發明的實施例，當叢發結束信號Burst_e動作時，取樣電路258會進行取樣動作(sampling action)。進行取樣動作時，取樣電路258取樣讀取致能信號Rd_en，而取樣結果(sampling result)會被設定到寫入指標Cnt_wp對應的旗標信號。

舉例來說，於取樣動作時，讀取致能信號Rd_en為第一準位且寫入指標Cnt_wp為"0"，則取樣電路258會將旗標信號fg_0設定為第一準位。反之，於取樣動作時，讀取致能信號Rd_en為第二準位且寫入指標Cnt_wp為"0"，則取樣電路258會將旗標信號fg_0設定為第二準位。其中，第一準位為低準位，第二準位為高準位。

相同地，如果讀取致能信號Rd_en為第一準位且寫入指標Cnt_wp為"1"，則進行讀取動作後，取樣電路258會將旗標信號fg_1設定為第一準位。反之，如果讀取致能信號Rd_en為第二準位且寫入指標Cnt_wp為"1"，則進行讀取動作後，取樣電路258會將旗標信號fg_1設定為第二準位。相同地，旗標信號fg_2與旗標信號fg_3也是相同的設定方式，此處不再贅述。

請參照第4B圖，其所繪示為信號產生器。信號產生器234包括二個計數器262與264、一取樣電路266與一決定電路(decision circuit)268。

計數器262的計數端接收內部資料選取信號DQS_in，輸出端產生計數值Cnt_2。計數器262可計數內部資料選取信號DQS_in的脈波數目。

根據本發明的實施例，計數器262開始運作時，計數值Cnt_2維持在一清除值(cleared value)。於出現前奏信息(preamble)時，根據內部資料選取信號DQS_in，計數器262即由第三初始值開始計數並變化至第三目標值。之後，再根據旗標信號fg_0~fg_3的內容來決定計數器262的計數值Cnt_2為清除值或者第三初始值。

以向上計數器為例，於開始運作時，計數器262的計數值Cnt_2維持在清除值。再者，當前奏信息(preamble)被偵測到後，計數器262開始計數內部資料選取信號DQS_in的脈波數目，並且計數值Cnt_2由清除值變化至第三初始值並遞增至第三目標值。當計數值Cnt_2到達第三目標值後，計數器262會被重置(reset)，使得計數值Cnt_2被重置為第三初始值或是清除值，並再次根據內部資料選取信號DQS_in計數至第三目標值。

根據本發明的實施例，計數器262可產生清除值、第三初始值至第三目標值，共X個不同的數值。舉例來說，計數器262可產生9個不同的計數值Cnt_2(X=9)，其中計數器262的清除值為0、第三初始值為1，第三目標值為8。

計數器264的結構類似於計數器256。計數器264接收計數值Cnt_2，並計算計數值Cnt_2中第三目標值的出現次數，並產生讀取指標(read pointer)Cnt_rp。計數器264可在該第二初始值與該第二目標值之間共N個不同的數值之間變化。當計數器264的讀取指標Cnt_rp由第二初始值計數變化至第二目標值之後，計數器264的讀取指標Cnt_rp再次回到第二初始值。其中，計數器264可由環形計數器或者向上計數器來實現。

以向上計數器為例，當計數值Cnt_2到達第三目標值時，計數器264的讀取指標Cnt_rp增加1，並由第二初始值逐步遞增至第二目標值。當計數器264的讀取指標Cnt_rp到達第二目標值後，計數器264會被重置(reset)，使得讀取指標Cnt_rp變成第二初始值，並再次根據計數值Cnt_2往上計數。根據本發明的實施例，計數器264產生4個不同的數值(N=4)。例如，計數器264的第二初始值為0，第二目標值為3。

取樣電路266接收計數值Cnt_2、四個旗標信號fg_0~fg_3以及讀取指標Cnt_rp，並產生取樣信號Sa。根據本發明的實施例，當計數值Cnt_2為第三目標值時，取樣電路266進行取樣動作。於進行取樣動作時，取樣電路266根據讀取指標Cnt_rp來取樣四個旗標信號fg_0~fg_3其中之一，並且產生取樣信號 Sa。另外，根據取樣信號Sa，可將計數器262的計數值Cnt_2重置為第三初始值或是清除值。

舉例來說，於進行取樣動作時，讀取指標Cnt_rp為"0"，則取樣電路266取樣旗標信號fg_0，而取樣結果即成為取樣信號Sa。

同理，於進行取樣動作時，讀取指標Cnt_rp為"1"時，則取樣電路266取樣旗標信號fg_1，並成為取樣信號Sa。相同地，旗標信號fg_2與旗標信號fg_3也是相同的方式被取樣，此處不再贅述。另外，如果取樣信號Sa為低準位時，則計數器262的計數值Cnt_2被重置為清除值。如果取樣信號Sa為高準位時，則計數器262的計數值Cnt_2被重置為第三初始值。

決定電路268接收內部資料選取信號DQS_in與取樣信號Sa，並產生閘信號Gate。根據本發明的實施例，決定電路268根據內部資料選取信號DQS_in中的前奏信息(preamble)來開啟閘信號Gate。再者，決定電路268根據取樣信號Sa來決定繼續開啟閘信號Gate或者關閉閘信號Gate。

請參照第5A圖與第5B圖，其所繪示為本發明DDR記憶體系統背靠背讀取的相關信號示意圖。亦即，記憶體控制器212連續發出讀取指令(consecutive read commands)。

於DDR記憶體系統200開始運作時，計數器252輸出的計數值Cnt_1被設定為第一初始值"0"，計數器256輸出的寫入指標Cnt_wp被設定為第二初始值"0"，計數器262輸出的計數值Cnt_2被設定為清除值"0"，計數器264輸出的讀取指標Cnt_rp被設定為第二初始值"0"。再者，閘信號gate、叢發結束信號Burst_e以及四個旗標信號fg_0~fg_3皆為低準位。

於時間點t1，記憶體控制器212發出讀取指令。時間點t2至時間點t3之間，實體層電路214處理並傳遞第一個讀取指令。時間點t3至時間點t6之間，實體層電路214處理並傳遞第二個讀取指令。亦即，在時間點t2至時間點t6之間讀取致能信號Rd_en動作，讀取致能信號Rd_en為高準位。

於時間點t2時，讀取致能信號Rd_en為高準位，計數器252被致能，計數器252的計數值Cnt_1由第一初始值"0"開始往上遞增。當計數器252的計數值Cnt_1到達第一目標值"7"後，計數器252會被重置(reset)。因此，於時間點t3，計數值Cnt_1被重置為第一初始值"0"，並且叢發結束指示器254動作叢發結束信號Burst_e一個時脈週期。

如第5A圖所示，於叢發結束信號動作Burst_e時，寫入指標Cnt_wp為第二初始值"0"，所以取樣電路258取樣高準位的讀取致能信號Rd_en，並且將旗標信號fg_0設定為高準位。另外，於叢發結束信號停止動作Burst_e後，計數器256將寫入指標Cnt_wp增加為"1"。

同理，於時間點t6，計數值Cnt_1再次被重置為第一初始值"0"，且叢發結束指示器254動作叢發結束信號Burst_e一個時脈週期。再者，於叢發結束信號動作Burst_e時，寫入指標Cnt_wp為"1"，所以取樣電路258取樣低準位的讀取致能信號Rd_en，並且將旗標信號fg_1設定為低準位。另外，於叢發結束信號停止動作Burst_e後，計數器256將寫入指標Cnt_wp增加為"2"。

如第5B圖所示，於時間點t4至時間點t5之間，第一資料選取信號DQS_t上出現前奏信息。時間點t5至時間點t7之間，DDR記憶體220回傳第一筆讀取資料。時間點t7至時間點t8之間，DDR記憶體220回傳第二筆讀取資料。

根據本發明的實施例，決定電路268根據內部資料選取信號DQS_in來確認前奏信息，並且於時間點t5開啟閘信號Gate，亦即閘信號Gate由低準位轉換為高準位，代表資料有效區間開始(start)。同時，計數器262的計數值Cnt_2由清除值"0"遞增為第三初始值"1"，並開始往上遞增。當計數器262的計數值Cnt_2到達第三目標值"8"之後，計數器262會被重置(reset)，且計數器264的讀取指標Cnt_rp由第二初始值"0"遞增為"1"。

根據本發明的實施例，當計數值Cnt_2到達第三目標值"8"時，取樣電路266會進行取樣動作。如第5B圖所示，取樣電路266於時間點t7之前進行一次取樣動作，由於讀取指標Cnt_rp為"0"，所以取樣電路266取樣高準位的旗標信號fg_0。並且，於時間點t7時，取樣電路266控制閘信號Gate繼續維持在高準位，也就是閘信號gate繼續開啟。另外，由於取樣電路266取樣高準位的旗標信號fg_0，所以在時間點t7時，計數器262的計數值Cnt_2會被重置(reset)為第三初始值"1"。

相同地，取樣電路266於時間點t8之前進行另一次取樣動作，由於讀取指標Cnt_rp為"1"，所以取樣電路266取樣低準位的旗標信號fg_1。並且，於時間點t8時，取樣電路266控制閘信號Gate轉換為低準位，也就是關閉閘信號gate，亦即資料有效區間結束。另外，由於取樣電路266取樣低準位的旗標信號fg_1，所以在時間點t8時，計數器262的計數值Cnt_2會被重置(reset)為清除值"0"。

由以上的說明可知，在DDR記憶體系統200中，當記憶體控制器212連續發出讀取指令時，實體層電路214確實能夠在時間點t5至時間點t8控制閘信號Gate維持在高準位，亦即正確的資料有效區間，使得二筆讀取資料能夠被正確地栓鎖而不會遺失。

請參照第6A圖與第6B圖，其所繪示為本發明DDR記憶體系統非背靠背讀取的相關信號示意圖。亦即，記憶體控制器212未連續發出讀取指令。

於時間點t1，記憶體控制器212發出讀取指令。時間點t2至時間點t3之間，實體層電路214處理並傳遞第一個讀取指令，且讀取致能信號Rd_en動作，讀取致能信號Rd_en為高準位。時間點t6至時間點t8之間，實體層電路214處理並傳遞第二個讀取指令，且讀取致能信號Rd_en動作，讀取致能信號Rd_en為高準位。

於時間點t2時，讀取致能信號Rd_en為高準位，計數器252被致能，計數器252的計數值Cnt_1由第一初始值"0"開始往上遞增。當計數器252的計數值Cnt_1到達第一目標值"7"後，計數器252會被重置(reset)。因此，於時間點t3，計數值Cnt_1被重置為第一初始值"0"，並且叢發結束指示器254動作叢發結束信號Burst_e一個時脈週期。再者，於時間點t3，由於讀取致能信號Rd_en為低準位，計數值Cnt_1維持在第一初始值"0"停止計數。

如第6A圖所示，於叢發結束信號動作Burst_e時，寫入指標Cnt_wp為第二初始值"0"，所以取樣電路258取樣低準位的讀取致能信號Rd_en，並且將旗標信號fg_0設定為低準位。另外，於叢發結束信號停止動作Burst_e後，計數器256將寫入指標Cnt_wp增加為"1"。

同理，於時間點t6時，讀取致能信號Rd_en為高準位，計數器252被致能，計數器252的計數值Cnt_1由第一初始值"0"開始往上遞增。當計數器252的計數值Cnt_1到達第一目標值"7"後，計數器252會被重置(reset)。因此，於時間點t8，計數值Cnt_1被重置為第一初始值"0"，並且叢發結束指示器254動作叢發結束信號Burst_e一個時脈週期。再者，於時間點t8，由於讀取致能信號Rd_en為低準位，計數值Cnt_1維持在第一初始值"0"停止計數。

如第6A圖所示，於叢發結束信號動作Burst_e時，寫入指標Cnt_wp為"1"，所以取樣電路258取樣低準位的讀取致能信號Rd_en，並且將旗標信號fg_1設定為低準位。另外，於叢發結束信號停止動作Burst_e後，計數器256將寫入指標Cnt_wp增加為"2"。

如第6B圖所示，於時間點t4至時間點t5之間，第一資料選取信號DQS_t上出現前奏信息。時間點t5至時間點t7之間，DDR記憶體220回傳第一筆讀取資料。於時間點t9至時間點t10之間，第一資料選取信號DQS_t上出現前奏信息。時間點t10至時間點t11之間，DDR記憶體220回傳第二筆讀取資料。

根據本發明的實施例，決定電路268根據內部資料選取信號DQS_in來確認前奏信息，並且於時間點t5開啟閘信號Gate，亦即閘信號Gate由低準位轉換為高準位，代表資料有效區間開始(start)。同時，計數器262的計數值Cnt_2由清除值"0"遞增為第三初始值"1"並開始往上遞增至第三目標值"8"。

根據本發明的實施例，當計數值Cnt_2到達第三目標值"8"時，取樣電路266會進行取樣動作。且於時間點t7後，計數器264的讀取指標Cnt_rp遞增為"1"。如第6B圖所示，取樣電路266於時間點t7之前進行一次取樣動作，由於讀取指標Cnt_rp為"0"，所以取樣電路266取樣低準位的旗標信號fg_0。因此，於時間點t7時，取樣電路266控制閘信號Gate轉換為低準位，也就是閘信號gate關閉，亦即資料有效區間結束。再者，由於取樣電路266取樣低準位的旗標信號fg_0，所以計數器262的計數值Cnt_2被重置為清除值"0"。

再者，於時間點t9至時間點t10之間，第一資料選取信號DQS_t上出現前奏信息。決定電路268於時間點t10開啟閘信號Gate，亦即閘信號Gate由低準位轉換為高準位，代表資料有效區間開始(start)。同時，計數器262的計數值Cnt_2由清除值"0"遞增為第三初始值"1"並開始往上遞增至第三目標值"8"。

根據本發明的實施例，當計數值Cnt_2到達第三目標值"8"時，取樣電路266會進行取樣動作。且於時間點t11後，計數器264的讀取指標Cnt_rp遞增為"2"。如第6B圖所示，取樣電路266於時間點t11之前進行一次取樣動作，由於讀取指標Cnt_rp為"1"，所以取樣電路266取樣低準位的旗標信號fg_1。因此，於時間點t11時，取樣電路266控制閘信號Gate轉換為低準位，也就是閘信號gate關閉，亦即資料有效區間結束。再者，由於取樣電路266取樣低準位的旗標信號fg_1，所以計數器262的計數值Cnt_2被重置為清除值"0"。

由以上的說明可知，在DDR記憶體系統200中，當記憶體控制器212非連續地發出二個讀取指令時，實體層電路214確實可以控制閘信號Gate動作二次，使得二筆不連續的讀取資料能夠被正確地栓鎖而不會遺失。

再者，本發明可以根據延遲時間的長短來適當地決定旗標信號的數目。在本發明的實施例中，共設計4個旗標信號fg_0~fg_3，每個旗標信號被設定為高準位之後可以維持32(4×8)個時脈週期。也就是說，延遲時間小於32個時脈週期時，設計4個旗標信號fg_0~fg_3即可使得DDR記憶體系統200正常運作，不會造成讀取資料的遺失。

由以上的說明可知，本發明提出一種雙資料率記憶體系統及其閘信號控制方法。不論記憶體控制器212連續發出讀取指令或者是間隔地發出讀取指令，實體層電路214中的旗標產生器232根據實體層時脈信號CKp與讀取致能信號Rd_en來設定多個旗標信號fg_0~fg_3。於接收DDR記憶體220的讀取資料時，信號產生器234根據內部資料選取信號DQS_in來開啟閘信號Gate，並且取樣多個旗標信號fg_0~fg_3，用以決定關閉閘信號Gate的時間點。其中，內部資料選取信號DQS_in可為第三資料選取信號DQS_se或者第四資料選取信號DQS_diff。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

200:DDR記憶體系統

210:處理電路

212:記憶體控制器

214:實體層電路

220:DDR記憶體

232:旗標產生器

234:信號產生器

237:比較電路

Claims

一種雙倍資料率記憶體系統中的閘信號控制電路，該雙倍資料率記憶體系統包括一記憶體控制器以及一雙倍資料率記憶體，該閘信號控制電路包括：一比較電路，連接至該雙倍資料率記憶體，該比較電路接收一第一資料選取信號與一第二資料選取信號，並產生一內部資料選取信號；一旗標產生器，連接至該記憶體控制器，該旗標產生器接收一實體層時脈信號與一讀取致能信號，並產生多個旗標信號；以及一信號產生器，連接至該旗標產生器與該比較電路，該信號產生器接收該內部資料選取信號以及該些旗標信號，並產生一閘信號；其中，當該記憶體控制器發出多個讀取指令時，該旗標產生器根據該實體層時脈信號與該讀取致能信號來設定該些旗標信號；其中，於接收該雙倍資料率記憶體的讀取資料時，該信號產生器根據一前奏信息來開啟該閘信號，且該信號產生器取樣該些旗標信號用以決定關閉該閘信號的時間點。
如請求項1所述之閘信號控制電路，其中該信號產生器根據該內部資料選取信號的該前奏信息來開啟該閘信號。
如請求項1所述之閘信號控制電路，其中該比較電路包括一第一比較器，該第一比較器的二輸入端分別接收該第一資料選取信號與一參考電壓，該第一比較器的一輸出端產生一第三資料選取信號作為該內部資料選取信號。
如請求項1所述之閘信號控制電路，其中該比較電路包括一第二比較器，該第二比較器的二輸入端分別接收該第一資料選取信號與該第二資料選取信號，該第二比較器的一輸出端產生一第四資料選取信號作為該內部資料選取信號。
如請求項1所述之閘信號控制電路，其中該旗標產生器包括：一第一計數器，該第一計數器的一計數端接收該實體層時脈信號，該第一計數器的一輸出端產生一第一計數值，其中當該讀取致能信號動作時，該第一計數值在一第一初始值與一第一目標值之間變化；一叢發結束指示器，接收該第一計數值，當該第一計數值為該第一目標值時，該叢發結束指示器動作一叢發結束信號；一第二計數器，該第二計數器的一計數端接收該叢發結束信號，該第二計數器的一輸出端產生一寫入指標，其中該寫入指標在一第二初始值與一第二目標值之間變化；以及一第一取樣電路，接收該讀取致能信號、該叢發結束信號與該寫入指標，其中當叢發結束信號動作時，該第一取樣電路取樣該讀取致能信號，並將一取樣結果設定於該寫入指標所對應的該些旗標信號其中之一。
如請求項5所述之閘信號控制電路，其中該第一計數器為一向上計數器，該第一計數器的一致能端接收該讀取致能信號，當該第一計數值由該第一初始值遞增至該第一目標值之後，該第一計數器被重置，該第一計數值成為該第一初始值。
如請求項5所述之閘信號控制電路，其中該第二計數器為一向上計數器，當該寫入指標由該第二初始值遞增至該第二目標值之後，該第二計數器被重置，該寫入指標成為該第二初始值。
如請求項5所述之閘信號控制電路，其中該信號產生器包括：一第三計數器，該第三計數器的一計數端接收該內部資料選取信號，該第三計數器的一輸出端產生一第二計數值，其中當該第三計數器開始運作時，該第二計數值維持在一清除值；當該前奏信息出現後，該第二計數值由該清除值變化至一第三初始值並遞增至一第三目標值，且該第二計數值在該第三目標值時，該第三計數器將該第二計數值重置為該清除值或者該第三初始值；一第四計數器，該第四計數器的一計數端接收該第二計數值，該第四計數器的一輸出端產生一讀取指標，其中該讀取指標在該第二初始值與該第二目標值之間變化；以及一第二取樣電路，接收該第二計數值與該讀取指標，其中當該第二計數值為該第三目標值時，該第二取樣電路根據於該讀取指標來取樣對應的該些旗標信號其中之一，並產生一取樣信號；以及一決定電路，接收該取樣信號與該內部資料選取信號，其中該決定電路根據該內部資料選取信號來開啟該閘信號，並且根據該取樣信號來繼續開啟或者關閉該閘信號；其中，該第三計數器根據該取樣信號，將該第二計數值重置為該清除值或者該第三初始值。
如請求項8所述之閘信號控制電路，其中該決定電路由該內部資料選取信號獲得該前奏信息時，開啟該閘信號。
如請求項8所述之閘信號控制電路，其中該第四計數器為一向上計數器，當該讀取指標由該第二初始值遞增至該第二目標值之後，該第四計數器被重置，該讀取指標成為該第二初始值。
如請求項1所述之閘信號控制電路，其中雙倍資料率記憶體系統更包括一實體層電路，該實體層電路中包括該閘信號控制電路，該實體層電路利用一記憶體與實體層介面連接至該記憶體控制器，該實體層電路利用一記憶體匯流排連接至該雙倍資料率記憶體。
如請求項11所述之閘信號控制電路，其中該記憶體與實體層介面包括該實體層時脈信號與該讀取致能信號，該記憶體匯流排包括該第一資料選取信號與該第二資料選取信號。