TWI394376B - 鎖相迴路電路、鎖相方法及電容性電路 - Google Patents

鎖相迴路電路、鎖相方法及電容性電路 Download PDF

Info

Publication number
TWI394376B
TWI394376B TW098145315A TW98145315A TWI394376B TW I394376 B TWI394376 B TW I394376B TW 098145315 A TW098145315 A TW 098145315A TW 98145315 A TW98145315 A TW 98145315A TW I394376 B TWI394376 B TW I394376B
Authority
TW
Taiwan
Prior art keywords
circuit
signal
control signal
phase
frequency
Prior art date
Application number
TW098145315A
Other languages
English (en)
Other versions
TW201032481A (en
Inventor
Shang Ping Chen
Ding Shiuan Shen
Bo Jiun Chen
Ping Ying Wang
Original Assignee
Mediatek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mediatek Inc filed Critical Mediatek Inc
Publication of TW201032481A publication Critical patent/TW201032481A/zh
Application granted granted Critical
Publication of TWI394376B publication Critical patent/TWI394376B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0893—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump the up-down pulses controlling at least two source current generators or at least two sink current generators connected to different points in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

鎖相迴路電路、鎖相方法及電容性電路
本發明有關於鎖相迴路電路，尤其有關於具有比例路徑(proportional path,P-path)與積分路徑(integral path,I-path)的鎖相迴路電路及其方法。
參照第1圖，第1圖是具有P路徑與I路徑的傳統鎖相迴路電路100的示意圖。鎖相迴路電路100包括相位/頻率偵測器102、第一電荷幫浦(charge-pump)電路104、壓控振盪器(VCO)106、第二電荷幫浦電路108、積分器110和除頻器112。相位/頻率偵測器102偵測參考時鐘信號Sref 和回饋時鐘信號Sf 之間的相位差，以產生相位誤差信號Se 。第一電荷幫浦電路104根據相位誤差信號Se 產生比例信號Sp ，用於壓控振盪器106；第二電荷幫浦電路108產生積分信號Si ，用於壓控振盪器106。壓控振盪器106根據比例信號Sp 和積分器110所輸出的積分信號Si 產生振盪信號So 。接著，除頻器112將振盪信號So 的頻率除以N，以產生回饋時鐘信號Sf 。相位/頻率偵測器102和第一電荷幫浦電路104構成P路徑，相位/頻率偵測器102、第二電荷幫浦電路108和積分器110構成鎖相迴路電路100的I路徑。此外，鎖相迴路電路100的開迴路轉移函數(open loop transfer function)Topen 表述如等式(1)所示：
其中Kp為P路徑的增益，為I路徑的增益，Ki 為相位/頻率偵測器102連同第二電荷幫浦電路108的增益，C為積分器110中電容的電容值，s為所謂的s參數。
鎖相迴路電路100的配置的一個主要特性就是節省迴路濾波器中的電阻器，其中這些電阻器會佔用鎖相迴路電路100總面積的一大部分，由此增加鎖相迴路電路100的成本。然而，在傳統的鎖相迴路電路100中，積分器110的電容仍會佔用相當大一部分總面積。由於所佔用的大面積意味著相應地高成本，因此怎樣有效的降低鎖相迴路電路100的總面積成本成為本領域亟待解決的問題。
有鑑於此，本發明提供一鎖相迴路電路、鎖相方法及電容性電路。
依據本發明一實施例提供一種鎖相迴路電路，包括：操作電路，用於偵測參考信號和回饋振盪信號之間的差值來產生已偵測結果，以及根據所述已偵測結果產生第一控制信號；輔助電路，用於產生與所述第一控制信號異步的第二控制信號；以及可控型振盪器，耦接於所述操作電路和所述輔助電路，用於根據所述第一控制信號與所述第二控制信號產生輸出振盪信號；其中所述回饋振盪信號源自所述輸出振盪信號。
依據本發明另一實施例提供一種鎖相方法，包括：偵測參考信號和回饋振盪信號之間的差值，以產生第一輸出；根據所述差值產生第一控制信號；產生與所述第一控制信號異步的第二控制信號；以及根據所述第一控制信號與所述第二控制信號產生輸出振盪信號，其中所述回饋振盪信號源自所述輸出振盪信號。
依據本發明另一實施例提供一種鎖相迴路電路，包括：操作電路，用於偵測參考信號和回饋振盪信號之間的差值來產生第一控制信號；降取樣電路，耦接於所述操作電路，用於對所述參考信號和所述回饋振盪信號之間的所述差值降取樣；輔助電路，耦接於所述降取樣電路，用於根據所述降取樣電路的輸出產生第二控制信號；以及可控型振盪器，耦接於所述操作電路和所述輔助電路，用於根據所述第一控制信號與所述第二控制信號產生輸出振盪信號，其中所述回饋振盪信號源自所述輸出振盪信號。
依據本發明另一實施例提供一種電容性電路，包括：除頻器，用於對控制信號除頻，以產生除頻信號；以及電容性元件，由與所述除頻信號對應的電流所充電；其中若欲使所述電容性元件的電容值放大M倍，則以所述除頻器將所述控制信號的頻率除以M。
本發明能夠有效的降低鎖相迴路電路的總面積成本。
以下係根據多個圖式對本發明之較佳實施例進行詳細描述，本領域習知技藝者閱讀後應可明確了解本發明之目的。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有習知技術者應可理解，電子裝置製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接到一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
參照第2圖，第2圖是根據本發明第一實施例的鎖相迴路電路200的示意圖。鎖相迴路電路200包括一操作電路、第一除頻電路214、一輔助電路和壓控振盪器212，其中操作電路包括偵測電路202和第一電荷幫浦電路204；輔助電路包括第二除頻電路206(亦稱降取樣電路)、第二電荷幫浦電路208和積分器210(在本實施例中以電容性元件實現)，且積分器210提供與積分器110相似的功能。需注意的是，此處僅為舉例，操作電路與輔助電路的劃分並不侷限於此，例如，輔助電路可包括第二電荷幫浦電路208和積分器210，而不包括第二除頻電路206，且輔助電路對第二除頻電路206除頻後的信號進行處理。在一個實施例中，第二除頻電路206對一控制信號(例如偵測電路202輸出的信號)進行除頻，以產生除頻信號Sed，積分器(電容性元件)210由與除頻信號Sed對應的電流充電；其中當第二除頻電路206將控制信號的頻率除以Y時，可使積分器(電容性元件)210的電容值產生放大Y倍的效果。在一實施例中，第二除頻電路206與積分器(電容性元件)210可構成一電容性電路。偵測電路202用於偵測一差值，例如回饋信號Sf和參考信號Sr之間的相位差或頻率差，以產生與該差值對應的一已偵測結果，即誤差信號Se。第一電荷幫浦電路204根據誤差信號Se產生一第一控制信號Sp至壓控振盪器212。第二除頻電路206將誤差信號Se的頻率除以預設數目M(例如M=2)，以產生一除頻信號Sed，預設數目M亦稱除頻因子。因此，除頻信號Sed的頻率低於誤差信號Se的頻率，輔助電路的操作頻率低於操作電路的操作頻率。請注意，第二除頻電路206的預設數目M可由參考信號Sr控制，但本發明並不侷限於此。而且，誤差信號Se為一脈衝信號(pulse signal)，其中誤差信號Se的脈衝與回饋振盪信號Sf和參考信號Sr之間的差值(比如相位差)對應。第二電荷幫浦電路208根據除頻信號Sed產生一信號Sep。在本實施例中，積分器210由電容值為C1 的電容構成，積分器210對第二電荷幫浦電路208的輸出進行積分產生一第二控制信號Si至壓控振盪器212。因此，第一控制信號Sp的更新頻率和第二控制信號Si的更新頻率不同；在本實施例中，第二控制信號Si的更新頻率低於第一控制信號Sp的更新頻率。接著，壓控振盪器212根據第一控制信號Sp和第二控制信號Si輸出一振盪信號So。請注意，本發明並不侷限於利用壓控振盪器產生振盪信號So；任何其他可控型振盪器都屬於本發明的範圍。例如，在本發明的另一實施例中，利用電流控制振盪器產生振盪信號So。第一除頻電路214將振盪信號So的頻率除以預設數目N，以產生用於偵測電路202的回饋振盪信號Sf，其中預設數目N可以是整數或分數。此外，偵測電路202和第一電荷幫浦電路204構成P路徑，偵測電路202、第二除頻電路206、第二電荷幫浦電路208和積分器210構成鎖相迴路電路200的I路徑。
根據對鎖相迴路電路200的s參數的分析，鎖相迴路電路200的開迴路轉移函數Hopen 表述如等式(2)所示：
其中Kp為P路徑的增益，為I路徑的增益，為偵測電路202連同第二除頻電路206和第二電荷幫浦電路208的增益，C1 為積分器210中電容的電容值，s為所謂的s參數。相較於前述等式(1)，在等式(2)中達到電容倍增(capacitor multiplication)的效果，即M ‧C 1 。更具體來說，參照等式(2)和前述的等式(1)可知，若積分器210的電容值C1 設為，則鎖相迴路電路200的開迴路轉移函數Hopen 與鎖相迴路電路100的開迴路轉移函數Topen 相等。換句話說，在相同的開迴路轉移函數的條件下，積分器210的電容面積只需為積分器110的電容面積的1/M倍。於是，積分器210的電容面積與第二除頻電路206的預設數目M之間成反比例關係。因此，本發明電容倍增的特性將極大地降低迴路濾波器中電容的面積且由此降低鎖相迴路電路200的成本。
由於第二除頻電路206的存在，I路徑中的充電頻率低於P路徑中的充電頻率(比如，在P路徑中每個參考週期執行一次充電，而在I路徑中每M個參考週期執行一次充電)，這使得電容值C1 相當於是電容值C的M倍。在另一個實施例中，第二除頻電路206是一時間交錯器(time-interleaver)，其產生一視窗(window)，用於在適當的時間間隔擷取偵測電路202的輸出(比如每M個誤差信號Se的脈衝擷取一個)，以便對誤差信號Se降取樣(downsample)。接著，積分器210由已降取樣的信號Sed充電，達成電容值倍增。因此，本領域具有通常知識者可領會上述實施例僅為第二除頻電路206的舉例，且本發明不限於此。
此外，積分器210並不限於僅由電容實現。在另一個實施例中，如第11圖所示，積分器210可包括累加器1101和延遲電路1102(即Z-1 )。第11圖是根據本發明一個實施例的積分器210的示意圖。
根據本發明的第一個實施例，由於除頻信號Sed與誤差信號Se同步(即除頻信號Sed的每M個脈衝中的一個脈衝與誤差信號Se的脈衝重疊)，因此，P路徑控制信號Sp和I路徑控制信號Si可能彼此干擾。在控制信號Sp和Si同時進入壓控振盪器212的情形下，瞬間電流會變大。這可能會導致在壓控振盪器212的振盪信號So中出現大量寄生信號(spurious tone)。
為了克服壓控振盪器212的振盪信號So中可能出現寄生信號的問題，輔助電路進一步包括延遲電路308，如第3圖所示，第3圖是根據本發明的第二實施例的鎖相迴路電路300的示意圖。鎖相迴路電路300包括偵測電路302、第一電荷幫浦電路304、第二除頻電路306、延遲電路308、第二電荷幫浦電路310、積分器312、壓控振盪器314、第一除頻電路316。I路徑的除頻信號Sed’被特定間隔所延遲，以減少或防止信號與P路徑重疊。請注意，本發明並不侷限於延遲I路徑的除頻信號Sed’：延遲P路徑中的誤差信號Se’也能夠實現對I路徑和P路徑的信號去重疊的目的，此均屬於本發明的範圍。相似於第一實施例，偵測電路302用於偵測回饋信號Sf’和參考信號Sr’之間的相位差，以產生與該相位差對應的一已偵測結果，即誤差信號Se’。第一電荷幫浦電路304根據誤差信號Se’產生一第一控制信號Sp’至壓控振盪器314。第二除頻電路306將誤差信號Se’的頻率除以預設數目M’(例如M’=2)或降取樣，以產生一除頻信號Sed’。延遲電路308將除頻信號Sed’延遲間隔T，以產生已延遲信號Sd’。第二電荷幫浦電路310根據已延遲信號Sd’產生一信號Sep’。積分器312由電容值為C1 ’的電容構成，積分器312對信號Sep’進行積分以產生一第二控制信號Si’至壓控振盪器314。接著，壓控振盪器314根據第一控制信號Sp’和第二控制信號Si’輸出一振盪信號So’。而且，可在積分器312和壓控振盪器314之間添加一低通濾波器(圖中未示)，以平滑第二控制信號Si’。請注意，第二除頻電路306的預設數目M’可由參考信號Sr’控制，且本發明不限於此。
參照第4圖，第4圖是鎖相迴路電路300的參考信號Sr’、誤差信號Se’、除頻信號Sed’和已延遲信號Sd’的時序示意圖。為簡明，假設誤差信號Se’的脈衝在參考信號Sr’的每個脈衝中產生。第二除頻電路306對誤差信號Se’除頻，以產生除頻信號Sed’，除頻信號Sed’大體上與誤差信號Se’同步。接著，延遲電路308以間隔T延遲除頻信號Sed’，以使得除頻信號Sed’與誤差信號Se’異步(例如，錯開除頻信號Sed’與誤差信號Se’的上升緣)，並產生已延遲信號Sd’。可以看到，第一電荷幫浦電路304在時間T1產生用於壓控振盪器314的第一控制信號Sp’，第二電荷幫浦電路310在時間T2產生信號Sep’。接著，壓控振盪器產生振盪信號So’以回應非重疊控制信號，其中非重疊控制信號為第一控制信號Sp’和第二控制信號Si’。由於鎖相迴路電路300的P路徑和I路徑的信號互不干擾，因此在本實施例中不會出現第一實施例中提及的大量寄生信號，其中P路徑包括偵測電路302和第一電荷幫浦電路304；I路徑包括偵測電路302、延遲電路308、第二電荷幫浦電路310和積分器312。然而，請注意，第一控制信號Sp’和第二控制信號Si’並非限於完全非重疊，只要輸入到壓控振盪器314中的控制信號彼此異步，則會減少寄生信號的影響。
延遲電路308可由延遲線實現。在另一個實施例中，如第5圖所示，可利用一切換電路選擇性地將第二控制信號Sep’耦接到第5圖所示的積分器。第5圖是根據本發明第三實施例的鎖相迴路電路500的示意圖。鎖相迴路電路500包括偵測電路502、第一電荷幫浦電路504、第二除頻電路506、第二電荷幫浦電路508、第一積分器510、切換電路512、第二積分器514、壓控振盪器516和第一除頻電路518，其中在本實施例中第一積分器510與第二積分器514均由電容實現，第一積分器510、切換電路512和第二積分器514構成一調整電路。相似於第二實施例，第二電荷幫浦電路508根據除頻信號Sed”產生信號Sep”。第一積分器510的一終端N1耦接於第二電荷幫浦電路508，以便為信號Sep”提供預充電電容。切換電路512耦接於終端N1，以選擇性地將信號Sep”傳送至第二積分器514。請注意，傳送至切換電路512的終端N2的信號作為已傳送信號Sei”。第二積分器514對已傳送信號Sei”積分以產生第二控制信號Sp2”，並將第二控制信號Sp2”傳送至壓控振盪器516。接著，壓控振盪器516根據第一控制信號Sp”和第二控制信號Sp2”輸出振盪信號So”。請注意，第二除頻電路506的預設數目M”由參考振盪信號Sr”控制，且本發明不限於此。
根據鎖相迴路電路500，第二除頻電路506產生的除頻信號Sed”大致上與誤差信號Se”重疊，接著，第二電荷幫浦電路508對除頻信號Sed”執行電荷幫浦操作，以在第一積分器510的終端N1處產生信號Sep”。同時，第一電荷幫浦電路504產生第一控制信號Sp”。因此，信號Sep”大致上與第一控制信號Sp”同步。為了使得第一控制信號Sp”與第二控制信號Sp2”異步，利用第二除頻電路506所產生的切換電路信號Sc控制切換電路512的導通/關閉操作。當切換電路512導通時，信號Sep”傳送至終端N2作為已傳送信號Sei”，其中已傳送信號Sei”在切換控制信號Sc的適當控制下與第一控制信號Sp”異步。舉例來說，若P路徑(包括偵測電路502和第一電荷幫浦電路504)的第一控制信號Sp”在參考信號Sr”的上升緣產生，則切換控制信號Sc在參考信號Sr”的下降緣導通切換電路512。請注意，切換控制信號Sc的頻率未必等於參考信號Sr”的頻率。
當第二除頻電路506將誤差信號Se”除頻為具有較低頻率的除頻信號Sed”(即將誤差信號Se”降取樣為除頻信號Sed”)時，以及當切換控制信號Sc對切換電路512切換時，降取樣突波(spur)可能在振盪信號So”中出現。為了改進降取樣突波的問題，在本發明的另一實施例中可包含一抖動(dithering)電路，如第6圖和第7圖所示，第6圖是根據本發明第四實施例的鎖相迴路電路600的示意圖。相較於第5圖所示的鎖相迴路電路500，鎖相迴路電路600更包含一抖動電路602。抖動電路602耦接於第二除頻電路506，且對第二除頻電路506執行高階Σ-Δ調變(sigma-delta modulation,SDM)，以改善振盪信號So”中降取樣突波的問題。更具體講，抖動電路對第二除頻電路506的預設數目M”(亦稱除頻因子)執行高階Σ-Δ調變，以對除頻因子M”進行抖動。除了抖動電路602，鎖相迴路電路600相似於鎖相迴路電路500，此處為簡潔，不再贅述。
第7圖是根據本發明第五實施例的鎖相迴路電路700的示意圖。相較於第5圖所示的鎖相迴路電路500，鎖相迴路電路700包含一抖動電路702。相似於前述鎖相迴路電路600，抖動電路702耦接於第二除頻電路506和切換電路512之間，對切換控制信號Sc執行高階Σ-Δ調變，以改善振盪信號So”中降取樣突波的問題。除了抖動電路702，鎖相迴路電路700相似於鎖相迴路電路500，此處為簡潔，不再贅述。
第12圖是根據本發明第六實施例的鎖相迴路電路1200的示意圖。鎖相迴路電路1200包括第一偵測電路802、第一電荷幫浦電路804、第二除頻電路806、第二偵測電路808、第二電荷幫浦電路810、第一積分器812、壓控振盪器818和第一除頻電路820。第一除頻電路820為分數除頻器(fractional divider)，其以預設數目將振盪信號So’’’的頻率除頻，其中N’’’和M’’’為整數或分數。第一偵測電路802用於偵測回饋振盪信號Sf’’’和參考信號Sr’’’之間的相位差，以產生與相位差對應的第一誤差信號Se1’’’。第一電荷幫浦電路804根據第一誤差信號Se1’’’產生第一控制信號Sp’’’至壓控振盪器818。第二除頻電路806以第一預設數目M’’’對參考信號Sr’’’的頻率除頻，以產生第一除頻信號Srd1’’’，並以第二預設數目N’’’對振盪信號So’’’的頻率除頻，以產生第二除頻信號Srd2’’’。第二偵測電路808偵測第一除頻信號Srd1’’’和第二除頻信號Srd2’’’間的相位差，以產生與該相位差對應的第二誤差信號Se2’’’。第二電荷幫浦電路810根據第二誤差信號Se2’’’產生信號Sep’’’。第一積分器812的一終端N1’’’耦接於第二電荷幫浦電路810和壓控振盪器818，以便提供第二控制信號Si’’’。接著，壓控振盪器818根據第一控制信號Sp’’’和第二控制信號Si’’’輸出振盪信號So’’’。而且，第一除頻電路820以預設數目將振盪信號So’’’的頻率除頻，以產生回饋振盪信號Sf’’’用於第一偵測電路802。此外，第一除頻電路820包括SDM 820a和回饋除頻器820b。第三預設數目輸入至SDM 820a，且回饋除頻器820b根據SDM 820a的輸出對振盪信號So’’’除頻。而且，如第12圖所示，回饋振盪信號Sf’’’也輸入至SDM 820a。由於第一除頻電路820的操作已為習知技藝者所熟知，此處為簡潔，不再贅述。
在另一個實施例中，如第8圖所示，第8圖是根據本發明第七實施例的鎖相迴路電路800的示意圖。鎖相迴路電路800進一步包括切換電路814和第二積分器816，第二積分器816的一終端N2’’’耦接於壓控振盪器818。切換電路814耦接於終端N1’’’以選擇性地將信號Sep’’’傳送至第二積分器816。請注意，傳送至切換電路814的終端N2’’’的信號作為已傳送信號Sei’’’。第二積分器816由電容值為C1 ’’’的電容構成，第二積分器816對已傳送信號Sei’’’積分以產生第二控制信號Si’’’，並將第二控制信號Si’’’傳送至壓控振盪器816。
由於第二除頻電路806以M’’’對參考信號Sr’’’除頻，以N’’’對振盪信號So’’’除頻，第一除頻信號Srd1’’’可能與第二除頻信號Srd2’’’具有相同的頻率，且因此第一除頻信號Srd1’’’與第二除頻信號Srd2’’’的頻率低於參考信號Sr’’’的頻率。在這種情況下，第二偵測電路根據第一除頻信號Srd1’’’與第二除頻信號Srd2’’’產生第二誤差信號Se2’’’，因此，第一誤差信號Se1’’’與第二誤差信號Se2’’’同步。為使第一控制信號Sp’’’和第二控制信號Si’’’異步，在終端N1’’’和N2’’’之間設置由切換控制信號Sc’’’控制的切換電路814。當切換電路814導通時，信號Sep’’’傳送至終端N2’’’作為已傳送信號Sei’’’，其中已傳送信號Sei’’’在切換控制信號Sc’’’的適當控制下與第一控制信號Sp’’’異步。在本實施例中，假設第一誤差信號Se1’’’在參考信號Sr’’’的每個上升緣產生，則切換控制信號Sc’’’在參考信號Sr’’’的下降緣導通切換電路814。而且，切換控制信號Sc’’’在本實施例中為第一除頻信號Srd1’’’，但本發明並不侷限於此。換句話說，切換控制信號Sc’’’在本發明的另一實施例中可以是第二除頻信號Srd2’’’。
相較於上述實施例，鎖相迴路電路800包括兩個偵測電路(即第一偵測電路802和第二偵測電路808)，且第二除頻電路806的除頻在相位偵測之前執行。第一偵測電路802和第二偵測電路808可由相位-頻率偵測器(phase-frequency detectors,PFD)或相位偵測器(phase detectors,PD)實現。而且，若預設數目為整數，輸出振盪信號So’’’並不需要由N’’’除頻；也就是說，第二除頻電路806的功能區塊(/N’’’)可以省略，且第二除頻信號Srd2’’’與輸出振盪信號So’’’相等。
請注意，如第9圖所示，可利用一延遲電路使得第一控制信號Sp’’’和第二控制信號Si’’’異步。第9圖是根據本發明第八實施例的鎖相迴路電路900的示意圖。鎖相迴路電路900包括第一偵測電路902、第一電荷幫浦電路904、第二除頻電路906、第二偵測電路908、延遲電路910、第二電荷幫浦電路912、積分器914、壓控振盪器916和第一除頻電路918。
相似於實施例800，第一誤差信號Se1’’’’與第二誤差信號Se2’’’’同步。接著，延遲電路910以間隔T’’’’延遲第二誤差信號Se2’’’’。因此，通過間隔T’’’’的適當設定，第一控制信號Sp’’’’與第二控制信號Si’’’異步。由於鎖相迴路電路900相似於鎖相迴路電路800，本領域的習知技藝者在閱讀所揭示的鎖相迴路電路800後當可理解鎖相迴路電路900的操作，此處為簡潔不再贅述。
請參照第10圖，第10圖是根據本發明第八實施例用於鎖相迴路電路的鎖相方法1000的流程圖。請注意，鎖相方法1000可用於前述鎖相迴路電路300、500、600、700、800、900。只要能夠實現相同結果，並不需要嚴格按照第10圖中流程圖所示的步驟執行，也就是說，中間的一些步驟可作些許更動。鎖相方法1000包括如下步驟：步驟1002：偵測參考信號和回饋振盪信號之間的差值(比如相位差)；步驟1004：根據步驟1002偵測的差值產生第一控制信號；步驟1006：產生與上述第一控制信號異步的第二控制信號；步驟1008：根據第一控制信號和第二控制信號產生輸出振盪信號，其中回饋振盪信號源自輸出振盪信號。
請參照第3圖，鎖相方法1000中的第一控制信號和第二控制信號可分別看作是鎖相迴路電路300中的第一控制信號Sp’和第二控制信號Si’。因此，產生與第一控制信號異步的第二控制信號的步驟(即步驟1006)包括對已偵測相位差除頻(若必要)、延遲除頻結果及根據延遲結果產生第二控制信號，比如通過延遲結果產生的電流對電容充電或對與延遲結果對應的信號進行積分。由於在閱讀前述鎖相迴路電路300後，所屬領域的習知技藝者能夠了解步驟1002、1004和1008的操作，此處為簡潔，不再贅述。
請參照第5圖，鎖相方法1000中的第一控制信號和第二控制信號可分別看作是鎖相迴路電路500中的第一控制信號Sp”和第二控制信號Sp2”。因此，產生與第一控制信號異步的第二控制信號的步驟(即步驟1006)包括對已偵測相位差除頻(若必要)、對與除頻結果相應的信號積分、選擇性的將已積分信號提供至可控型振盪器(比如壓控振盪器516)，以產生與第一控制信號異步的第二控制信號。相似地，在閱讀前述鎖相迴路電路500後，所屬領域的習知技藝者能夠了解步驟1002、1004和1008的操作，此處為簡潔，不再贅述。請參照第8圖，鎖相方法1000中的第一控制信號和第二控制信號可分別看作是鎖相迴路電路800中的第一控制信號Sp’’’和第二控制信號Si’’’。因此，產生與第一控制信號異步的第二控制信號的步驟(即步驟1006)包括對參考信號除頻以產生第一除頻信號(若必要)、對輸出振盪信號除頻以產生第二除頻信號(若必要)、偵測第一除頻信號和第二除頻信號之間的相位差、對與已偵測相位差對應的信號積分以及選擇性的將已積分信號提供至可控型振盪器(比如壓控振盪器818)，以產生與第一控制信號異步的第二控制信號。相似地，在閱讀前述鎖相迴路電路800後，所屬領域的習知技藝者能夠了解步驟1002、1004和1008的操作，此處為簡潔，不再贅述。
請參照第9圖，鎖相方法1000中的第一控制信號和第二控制信號可分別看作是鎖相迴路電路900中的第一控制信號Sp””和第二控制信號Si””。因此，產生與第一控制信號異步的第二控制信號的步驟(即步驟1006)包括對參考信號除頻以產生第一除頻信號(若必要)、對輸出振盪信號除頻以產生第二除頻信號(若必要)、偵測第一除頻信號和第二除頻信號之間的相位差、延遲已偵測相位差、根據已延遲結果產生第二控制信號。相似地，在閱讀前述鎖相迴路電路900後，所屬領域的習知技藝者能夠了解步驟1002、1004和1008的操作，此處為簡潔，不再贅述。
在上述實施例中，VCO具有兩個單獨的控制端分別用於I路徑控制和P路徑控制。在VCO內部，可有一加法器，在VCO產生輸出振盪信號之前將I路徑控制信號與P路徑控制信號相加。然而，所屬領域的習知技藝者可以首先將I路徑控制信號和P路徑控制信號相加，然後將相加結果輸入到VCO。只要I路徑控制信號和P路徑控制信號異步或者I路徑控制信號的更新頻率低於P路徑控制信號的更新頻率，則這些改動均屬於本發明所主張之範圍。
上述之實施例僅用來例舉本發明之實施態樣，以及闡釋本發明之技術特徵，並非用來限制本發明之範疇。任何熟悉此技術者可輕易完成之改變或均等性之安排均屬於本發明所主張之範圍，本發明之權利範圍應以申請專利範圍為準。
100、200、300、500、600、700、800、900、1200．．．鎖相迴路電路
102．．．相位/頻率偵測器
104、204、304、504、804、904．．．第一電荷幫浦電路
106、212、314、516、818、916．．．壓控振盪器
108、208、310、508、810、912．．．第二電荷幫浦電路
112．．．除頻器
202、302、502．．．偵測電路
206、306、506、806、906．．．第二除頻電路
214、316、518、820、918．．．第一除頻電路
210、312、914．．．積分器
308、910、1102．．．延遲電路
510、812．．．第一積分器
512、814．．．切換電路
514、816．．．第二積分器
602、702．．．抖動電路
802、902．．．第一偵測電路
808、908．．．第二偵測電路
820a．．．SDM
820b．．．回饋除頻器
1101．．．累加器
1000~1008．．．步驟
第1圖是具有P路徑與I路徑的通用鎖相迴路電路的示意圖。
第2圖是根據本發明第一實施例的鎖相迴路電路的示意圖。
第3圖是根據本發明的第二實施例的鎖相迴路電路的示意圖。
第4圖是鎖相迴路電路的參考信號、誤差信號、除頻信號和已延遲信號的時序示意圖。
第5圖是根據本發明第三實施例的鎖相迴路電路的示意圖。
第6圖是根據本發明第四實施例的鎖相迴路電路的示意圖。
第7圖是根據本發明第五實施例的鎖相迴路電路的示意圖。
第8圖是根據本發明第七實施例的鎖相迴路電路的示意圖。
第9圖是根據本發明第八實施例的鎖相迴路電路的示意圖。
第10圖是根據本發明第八實施例用於鎖相迴路電路的鎖相方法的流程圖。
第11圖是根據本發明的一個實施例的積分器的示意圖。
第12圖是根據本發明第六實施例的鎖相迴路電路的示意圖。
200．．．鎖相迴路電路
202．．．偵測電路
204．．．第一電荷幫浦電路
206．．．第二除頻電路
208．．．第二電荷幫浦電路
210．．．積分器
212．．．壓控振盪器
214．．．第一除頻電路

Claims (29)

  1. 一種鎖相迴路電路，包括：一操作電路，用於偵測一參考信號和一回饋振盪信號之間的一差值來產生一已偵測結果，以及根據所述已偵測結果產生一第一控制信號；一輔助電路，用於產生與所述第一控制信號異步的一第二控制信號；以及一可控型振盪器，耦接於所述操作電路和所述輔助電路，用於根據所述第一控制信號與所述第二控制信號產生一輸出振盪信號；其中所述回饋振盪信號源自所述輸出振盪信號。
  2. 如申請專利範圍第1項所述之鎖相迴路電路，其中所述第二控制信號的更新頻率低於所述第一控制信號的更新頻率。
  3. 如申請專利範圍第2項所述之鎖相迴路電路，更包括：一第一除頻電路，耦接於所述操作電路與所述可控型振盪器，用於以除頻因子N/M對所述輸出振盪信號除頻，以產生所述回饋振盪信號；所述輔助電路包括：一第二除頻電路，用於根據除頻因子M對所述參考信號除頻以產生一第一除頻信號，以及根據除頻因子N對所述輸出振盪信號除頻以產生一第二除頻信號；一偵測電路，耦接於所述第二除頻電路，用於偵測所述第一除頻信號和所述第二除頻信號之間的一差值；以及一調整電路，耦接於所述偵測電路和所述可控型振盪器，用於根據所述偵測電路的一輸出產生所述第二控制信號。
  4. 如申請專利範圍第3項所述之鎖相迴路電路，其中所述調整電路包括：一第一積分器，具有一連接端耦接於所述偵測電路。
  5. 如申請專利範圍第4項所述之鎖相迴路電路，其中所述調整電路進一步包括：一第二積分器，具有一連接端耦接於所述可控型振盪器；以及一切換電路，耦接於所述第一積分器的連接端與所述第二積分器的連接端之間，用於選擇性地將所述第一積分器耦接至所述第二積分器，以產生所述第二控制信號，其中所述第二控制信號與所述第一控制信號異步。
  6. 如申請專利範圍第5項所述之鎖相迴路電路，其中所述切換電路由所述第一除頻信號與所述第二除頻信號中的至少一個所控制。
  7. 如申請專利範圍第3項所述之鎖相迴路電路，其中所述調整電路包括：一延遲電路，耦接於所述偵測電路，用於延遲所述偵測電路的輸出，以產生一已延遲輸出，其中所述第二控制信號係根據所述已延遲輸出而產生。
  8. 如申請專利範圍第7項所述之鎖相迴路電路，其中所述延遲電路的輸出與所述操作電路的所述已偵測結果不重疊。
  9. 如申請專利範圍第1項所述之鎖相迴路電路，其中所述輔助電路包括：一延遲電路，用於根據所述操作電路的所述已偵測結果產生一已延遲輸出；其中所述第二控制信號係根據所述已延遲輸出而產生。
  10. 如申請專利範圍第9項所述之鎖相迴路電路，其中所述已延遲輸出與所述已偵測結果不重疊。
  11. 如申請專利範圍第9項所述之鎖相迴路電路，其中所述輔助電路進一步包括：一除頻電路，耦接於所述操作電路和所述延遲電路，用於對所述參考信號和所述回饋振盪信號之間的所述差值進行降取樣；其中所述延遲電路通過延遲所述除頻電路的一輸出產生所述已延遲輸出。
  12. 如申請專利範圍第1項所述之鎖相迴路電路，其中所述輔助電路包括：一除頻電路，耦接於所述操作電路，用於對所述參考信號和所述回饋振盪信號之間的所述差值進行降取樣，以產生一已降取樣信號；其中所述第二控制信號係根據所述已降取樣信號而產生。
  13. 如申請專利範圍第1項所述之鎖相迴路電路，其中所述輔助電路包括：一第一積分器，用於接收與所述參考信號和所述回饋振盪信號之間的所述差值對應的一信號；一第二積分器，耦接於所述可控型振盪器；以及一切換電路，耦接於所述第一積分器與所述第二積分器之間，用於選擇性地將所述第一積分器耦接於所述第二積分器，以產生所述第二控制信號。
  14. 如申請專利範圍第13項所述之鎖相迴路電路，其中所述切換電路係由所述參考信號控制。
  15. 如申請專利範圍第13項所述之鎖相迴路電路，其中所述輔助電路進一步包括：一除頻電路，耦接於所述操作電路，用於對所述參考信號和所述回饋振盪信號之間的所述差值降取樣，以產生一已降取樣信號；其中所述第一積分器接收與所述已降取樣信號對應的一信號，且所述切換電路由所述已降取樣信號控制。
  16. 如申請專利範圍第15項所述之鎖相迴路電路，其中所述除頻電路根據一除頻因子對所述已偵測結果降取樣，且所述輔助電路進一步包括：一抖動電路，耦接於所述除頻電路和所述切換電路，用於抖動所述除頻因子。
  17. 如申請專利範圍第1項所述之鎖相迴路電路，進一步包括一低通濾波器，耦接於所述輔助電路和所述可控型振盪器，用於過濾所述第二控制信號以及提供已過濾的所述第二控制信號給所述可控型振盪器。
  18. 一種鎖相方法，包括：偵測一參考信號和一回饋振盪信號之間的一差值，以產生一第一輸出；根據所述差值產生一第一控制信號；產生與所述第一控制信號異步的一第二控制信號；以及根據所述第一控制信號與所述第二控制信號產生一輸出振盪信號，其中所述回饋振盪信號源自所述輸出振盪信號。
  19. 如申請專利範圍第18項所述之鎖相方法，其中所述第二控制信號的更新頻率低於所述第一控制信號的更新頻率。
  20. 如申請專利範圍第19項所述之鎖相方法，進一步包括：以一除頻因子N/M對所述輸出振盪信號除頻，以產生所述回饋振盪信號；其中產生所述第二控制信號的步驟包括：根據一除頻因子M對所述參考信號除頻以產生一第一除頻信號，以及根據一除頻因子N對所述輸出振盪信號除頻以產生一第二除頻信號；偵測所述第一除頻信號和所述第二除頻信號之間的一差值以產生一第二輸出；以及根據所述第二輸出產生所述第二控制信號。
  21. 如申請專利範圍第18項所述之鎖相方法，其中產生所述第二控制信號的步驟包括：根據所述第一輸出產生一已延遲輸出；以及根據所述已延遲輸出產生所述第二控制信號。
  22. 如申請專利範圍第21項所述之鎖相方法，其中產生所述第二控制信號的步驟進一步包括：對所述第一輸出降取樣以產生一已降取樣輸出；其中所述已延遲輸出係通過延遲所述已降取樣輸出所產生。
  23. 如申請專利範圍第18項所述之鎖相方法，其中產生所述第二控制信號的步驟進一步包括：對所述參考信號和所述回饋振盪信號之間的所述差值進行降取樣，以產生一已降取樣信號；以及根據所述已降取樣信號產生所述第二控制信號。
  24. 如申請專利範圍第18項所述之鎖相方法，其中產生所述第二控制信號的步驟包括：對所述第一輸出積分；以及選擇性地提供一已積分結果，以產生所述第二控制信號。
  25. 如申請專利範圍第18項所述之鎖相方法，其中產生所述第二控制信號的步驟包括：對所述第一輸出降取樣以產生一已降取樣輸出；對所述已降取樣輸出積分；以及選擇性地提供一已積分結果，以產生所述第二控制信號。
  26. 如申請專利範圍第25項所述之鎖相方法，其中對所述第一輸出降取樣的步驟係根據一除頻因子執行，且產生所述第二控制信號的步驟進一步包括：抖動所述除頻因子。
  27. 一種鎖相迴路電路，包括：一操作電路，用於偵測一參考信號和一回饋振盪信號之間的一差值來產生一第一控制信號；一降取樣電路，耦接於所述操作電路，用於對所述參考信號和所述回饋振盪信號之間的所述差值降取樣；一輔助電路，耦接於所述降取樣電路，用於根據所述降取樣電路的一輸出產生一第二控制信號；以及一可控型振盪器，耦接於所述操作電路和所述輔助電路，用於根據所述第一控制信號與所述第二控制信號產生一輸出振盪信號，其中所述回饋振盪信號源自所述輸出振盪信號。
  28. 一種電容性電路，包括：一除頻器，用於對一控制信號除頻，以產生一除頻信號；以及一電容性元件，由與所述除頻信號對應的一電流所充電；其中當所述電容性元件的電容值設計為放大M倍時，則所述除頻器將所述控制信號的頻率除以M。
  29. 如申請專利範圍第28項所述之電容性電路，所述電容性電路係應用於一鎖相迴路電路。
TW098145315A 2009-02-18 2009-12-28 鎖相迴路電路、鎖相方法及電容性電路 TWI394376B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/372,741 US8259890B2 (en) 2009-02-18 2009-02-18 Phase-locked loop circuit and related phase locking method

Publications (2)

Publication Number Publication Date
TW201032481A TW201032481A (en) 2010-09-01
TWI394376B true TWI394376B (zh) 2013-04-21

Family

ID=42559909

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098145315A TWI394376B (zh) 2009-02-18 2009-12-28 鎖相迴路電路、鎖相方法及電容性電路

Country Status (3)

Country Link
US (1) US8259890B2 (zh)
CN (1) CN101807919B (zh)
TW (1) TWI394376B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10101451B2 (en) 2016-05-10 2018-10-16 Industrial Technology Research Institute Distance measuring device and distance measuring method thereof
TWI814098B (zh) * 2020-12-02 2023-09-01 美商聖圖爾科技公司 片上系統裝置、擴頻時脈生成器及其離散時間迴路濾波方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8494092B2 (en) * 2011-04-07 2013-07-23 Lsi Corporation CDR with sigma-delta noise-shaped control
US8570079B2 (en) * 2011-09-07 2013-10-29 International Business Machines Corporation Reducing phase locked loop phase lock time
US8687756B2 (en) * 2011-09-19 2014-04-01 Lsi Corporation CDR with digitally controlled lock to reference
JP5738749B2 (ja) * 2011-12-15 2015-06-24 ルネサスエレクトロニクス株式会社 Ｐｌｌ回路
US20130285720A1 (en) * 2012-04-26 2013-10-31 Rafel Jibry Multiple channel phase detection
CN103427834B (zh) * 2012-05-22 2016-04-13 瑞昱半导体股份有限公司 锁相回路电路
US9231802B2 (en) 2012-12-26 2016-01-05 Nvidia Corporation Influence clock data recovery settling point by applying decision feedback equalization to a crossing sample
US8760201B1 (en) 2013-03-11 2014-06-24 Analog Devices Technology Digitally programmed capacitance multiplication with one charge pump
US9100024B2 (en) * 2013-04-05 2015-08-04 Pico Semiconductor, Inc. Clock and data recovery tolerating long consecutive identical digits
US9762381B2 (en) 2013-07-03 2017-09-12 Nvidia Corporation Adaptation of crossing DFE tap weight
US9413518B2 (en) 2013-08-12 2016-08-09 Nvidia Corporation Clock data recovery circuit
CN103944563A (zh) * 2014-04-18 2014-07-23 四川和芯微电子股份有限公司 频率锁定系统
JP6469474B2 (ja) * 2015-02-19 2019-02-13 ルネサスエレクトロニクス株式会社 Ｐｌｌ回路及びその制御方法
US10200048B2 (en) * 2016-11-08 2019-02-05 Texas Instruments Incorporated Phase-locked loop (PLL) circuit
WO2020041967A1 (zh) * 2018-08-28 2020-03-05 华为技术有限公司 锁相环电路以及应用锁相环电路的设备
TWI727274B (zh) * 2019-03-05 2021-05-11 瑞昱半導體股份有限公司 時脈產生電路以及產生時脈訊號的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6580376B2 (en) * 2000-07-10 2003-06-17 Silicon Laboratories, Inc. Apparatus and method for decimating a digital input signal
TWI255096B (en) * 2001-03-20 2006-05-11 Gct Semiconductor Inc Fractional-n frequency synthesizer with fractional compensation method
TW200620838A (en) * 2004-12-10 2006-06-16 Via Tech Inc Phase lock loop device
TW200830721A (en) * 2006-10-20 2008-07-16 Silicon Motion Inc Frequency synthesizer, automatic frequency calibration circuit, and frequency calibration method

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4064338B2 (ja) * 2003-12-10 2008-03-19 松下電器産業株式会社 デルタシグマ型分数分周ｐｌｌシンセサイザ
US7330058B2 (en) 2005-07-01 2008-02-12 Via Technologies, Inc. Clock and data recovery circuit and method thereof
JP4649362B2 (ja) * 2006-04-19 2011-03-09 株式会社東芝 発振器制御装置
JP5102603B2 (ja) * 2007-12-21 2012-12-19 ルネサスエレクトロニクス株式会社 半導体集積回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6580376B2 (en) * 2000-07-10 2003-06-17 Silicon Laboratories, Inc. Apparatus and method for decimating a digital input signal
TWI255096B (en) * 2001-03-20 2006-05-11 Gct Semiconductor Inc Fractional-n frequency synthesizer with fractional compensation method
TW200620838A (en) * 2004-12-10 2006-06-16 Via Tech Inc Phase lock loop device
TW200830721A (en) * 2006-10-20 2008-07-16 Silicon Motion Inc Frequency synthesizer, automatic frequency calibration circuit, and frequency calibration method

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Maxim, A.; , "Notice of Violation of IEEE Publication Principles A -86dBc reference spurs 1-5GHz 0.13mum CMOS PLL using a dual-path sampled loop filter architecture," VLSI Circuits, 2005. Digest of Technical Papers. 2005 Symposium on , vol., no., pp.248-251, 16-18 June 2005 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10101451B2 (en) 2016-05-10 2018-10-16 Industrial Technology Research Institute Distance measuring device and distance measuring method thereof
TWI814098B (zh) * 2020-12-02 2023-09-01 美商聖圖爾科技公司 片上系統裝置、擴頻時脈生成器及其離散時間迴路濾波方法

Also Published As

Publication number Publication date
US20100208857A1 (en) 2010-08-19
CN101807919A (zh) 2010-08-18
CN101807919B (zh) 2013-02-20
US8259890B2 (en) 2012-09-04
TW201032481A (en) 2010-09-01

Similar Documents

Publication Publication Date Title
TWI394376B (zh) 鎖相迴路電路、鎖相方法及電容性電路
US9634678B1 (en) Feedback control system with rising and falling edge detection and correction
US8373469B2 (en) Phase-locked loop based frequency synthesizer and method of operating the same
KR100574980B1 (ko) 빠른 주파수 락을 위한 위상 동기 루프
KR100884170B1 (ko) 위상동기루프용 디지털 위상 검출기
US10027333B2 (en) Phase locked loops having decoupled integral and proportional paths
US6483361B1 (en) Lock detector for determining phase lock condition in PLL on a period-by-period basis according to desired phase error
US7936222B2 (en) Phase-locked loop circuit employing capacitance multiplication
US6900675B2 (en) All digital PLL trimming circuit
US7733139B2 (en) Delay locked loop circuit and method for eliminating jitter and offset therein
US8508265B2 (en) Differential controlled phase locked loop circuit
WO2015113308A1 (en) Charge pump calibration for dual-path phase-locked loop
US20090146704A1 (en) Delay locked loop circuit and method for eliminating jitter and offset therein
US8686768B2 (en) Phase locked loop
US7606343B2 (en) Phase-locked-loop with reduced clock jitter
US8760201B1 (en) Digitally programmed capacitance multiplication with one charge pump
KR20170120514A (ko) 신호 생성회로 및 신호 생성방법
US9041474B2 (en) Phase locked loop with bandwidth control
US7598816B2 (en) Phase lock loop circuit with delaying phase frequency comparson output signals
KR101430796B1 (ko) 주파수 배수 기능을 제공하는 위상 주파수 검출기, 상기 위상 주파수 검출기를 포함하는 위상 고정 루프 및 클락 및 데이터 복원 회로
KR101960184B1 (ko) 신호의 이중 에지의 샘플링을 통해 높은 대역폭을 가지는 위상 고정 루프
CN207782771U (zh) 一种锁相环
CN108566199A (zh) 一种锁相环及频率控制方法
US10014867B1 (en) Low-jitter phase-locked loop circuit
JP5730666B2 (ja) Ｐｌｌ回路