JPS58111527A - 周波数比較回路 - Google Patents
周波数比較回路Info
- Publication number
- JPS58111527A JPS58111527A JP21465581A JP21465581A JPS58111527A JP S58111527 A JPS58111527 A JP S58111527A JP 21465581 A JP21465581 A JP 21465581A JP 21465581 A JP21465581 A JP 21465581A JP S58111527 A JPS58111527 A JP S58111527A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- signal
- circuit
- transition
- polarity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、一方の周波数≦；対して他方の周波数が大き
いか又は小さいかの周波数差の極性を検出する周波数比
較回路に関するものである。
いか又は小さいかの周波数差の極性を検出する周波数比
較回路に関するものである。
ＡＦＣ（自動周波数制御）回路やＰＬＬ （位相同期ル
ープ）回路等６二於りては、周波数差及びその極性を検
出して制御するものであり、周波数差の極性を検出する
為にはディジタル処理による構成とアナログ処理による
構成とがある。
ープ）回路等６二於りては、周波数差及びその極性を検
出して制御するものであり、周波数差の極性を検出する
為にはディジタル処理による構成とアナログ処理による
構成とがある。
第１図は従来のディジタル処理Ｃ二より周波数差の極性
を検出する周波数比較回路のブロック線図であり、周波
数ｆ０の信号を分周器１により１／Ｌに分周してアンド
回路２の一方の入力とし、周波数％ ＠ ｆｔの信号を
アンド回路２の他方の入力とし、アンド回路２の出力信
号をカウンタ３でカウントする。カウンタ３はｙＪＬの
期間内の周波数３・ｆｌのパルス数をカウントすること
になり、基準値記憶部５に３・Ｌの基準値を記憶してお
いて、比較器４によりカウンタ５のｆｏｉＬの期間内の
カウント内容と基準値記憶部５の基準値とを比較し、ｆ
０＝ｆ、の場合はカウンタ３のカウント内容は乳・Ｌと
なり、ｆ・＜ｆｔの場合はカウント内容が基準値算・Ｌ
より大きく、又ｆｏ ＞ｆｔの場合はカウント内容が基
準値ル・Ｌより小さくなる。従って比較器４の出力端子
６（＝は周波数ｆ、、ｆ、の差の極性が出力されること
４＝なる。
を検出する周波数比較回路のブロック線図であり、周波
数ｆ０の信号を分周器１により１／Ｌに分周してアンド
回路２の一方の入力とし、周波数％ ＠ ｆｔの信号を
アンド回路２の他方の入力とし、アンド回路２の出力信
号をカウンタ３でカウントする。カウンタ３はｙＪＬの
期間内の周波数３・ｆｌのパルス数をカウントすること
になり、基準値記憶部５に３・Ｌの基準値を記憶してお
いて、比較器４によりカウンタ５のｆｏｉＬの期間内の
カウント内容と基準値記憶部５の基準値とを比較し、ｆ
０＝ｆ、の場合はカウンタ３のカウント内容は乳・Ｌと
なり、ｆ・＜ｆｔの場合はカウント内容が基準値算・Ｌ
より大きく、又ｆｏ ＞ｆｔの場合はカウント内容が基
準値ル・Ｌより小さくなる。従って比較器４の出力端子
６（＝は周波数ｆ、、ｆ、の差の極性が出力されること
４＝なる。
しかし、検出精度を高くする為には、カウンタ５のビッ
ト数を多くする構成とする必要があり、その為１て比較
器４も大規模なものとなる。又カクンタ５のピット数を
多（した場合は検出時間が長くなる欠点がある。又周波
数１・ｆ、の信号を１重％（二分周することも考えられ
るが、検出速度が１／路１；低下する等の欠点がある。
ト数を多くする構成とする必要があり、その為１て比較
器４も大規模なものとなる。又カクンタ５のピット数を
多（した場合は検出時間が長くなる欠点がある。又周波
数１・ｆ、の信号を１重％（二分周することも考えられ
るが、検出速度が１／路１；低下する等の欠点がある。
又第２図は従来のアナログ処理により周波数差の極性を
検出する周波数比較回路のブロック線図であり、周波数
路・ｆｌの信号は微分回路２１４：より微分されてフリ
ップフロップ２３のリセット端子Ｒに加えられ、周波数
ｆ・の信号は微分回路２２（二より微分されてフリップ
フロップ２３０セツト端子Ｓ（二加えられる。フリップ
フロップ２３の端子Ｑからの信号は増幅器２４４二より
増幅されて低域ｒ波器２５６二加えられ、高調波成分が
除去される。
検出する周波数比較回路のブロック線図であり、周波数
路・ｆｌの信号は微分回路２１４：より微分されてフリ
ップフロップ２３のリセット端子Ｒに加えられ、周波数
ｆ・の信号は微分回路２２（二より微分されてフリップ
フロップ２３０セツト端子Ｓ（二加えられる。フリップ
フロップ２３の端子Ｑからの信号は増幅器２４４二より
増幅されて低域ｒ波器２５６二加えられ、高調波成分が
除去される。
第５図は動作説明図で弗り、同図（イ）はｆｏ＜ｆ＞の
場合、同図＠紘ｆ・〉１重の場合を示し、 （ｇ）〜（
ｄ）は第２図の各部の信号６〜ｄの一例を示すものであ
る。
場合、同図＠紘ｆ・〉１重の場合を示し、 （ｇ）〜（
ｄ）は第２図の各部の信号６〜ｄの一例を示すものであ
る。
低域Ｆ波器２５の出力信号６はほば鋸歯状波形となり、
高域−波！１２６Ｃ−より高周波成分のみが取出される
ので、その出力信号すはＩ！３図（４）、（Ａのそれぞ
れ＜ｂ＞ ｃ示すものとなる。この出力信号轟は比較器
２７．２８ （二より基準電圧ＶＪＦ１ ｓ Ｖｌｌと
比較され、比較器２７からはｊｅ ＜ ｆｔの周波数差
の極性を示す信号Ｃが出力され、又比較器２８からはｆ
、＞ｆ。
高域−波！１２６Ｃ−より高周波成分のみが取出される
ので、その出力信号すはＩ！３図（４）、（Ａのそれぞ
れ＜ｂ＞ ｃ示すものとなる。この出力信号轟は比較器
２７．２８ （二より基準電圧ＶＪＦ１ ｓ Ｖｌｌと
比較され、比較器２７からはｊｅ ＜ ｆｔの周波数差
の極性を示す信号Ｃが出力され、又比較器２８からはｆ
、＞ｆ。
の周波数差の極性を示す信号ｄが出力される。
しかし、アナログ処理を行なう為ζ二、多数のコンデン
サ等の回路素子を必要とし、集積回路化することは困難
であり、又回路規模も比較的大きくなる欠点がある。
サ等の回路素子を必要とし、集積回路化することは困難
であり、又回路規模も比較的大きくなる欠点がある。
本発明は、ディジタル処理による比較的簡単な構成Ｃ；
よって、周波数差の極性を高速で検出し得るよう４；す
ることを目的とするものである。以下実施例Ｃ二ついて
詳細４；説明する。
よって、周波数差の極性を高速で検出し得るよう４；す
ることを目的とするものである。以下実施例Ｃ二ついて
詳細４；説明する。
第４図は本発明の実施例のブロック線図であり、４１は
カクンタ、４２はラップ回路、４３は遷移識別回路、４
４は周波数差の極性の検出出力端子、４５はす（ット端
子である。周波数路・ｆｌの信号はカクンタ４１のクロ
ック端子ＣＫに加えられ、端子Ｑ１からのＬＳＢ及び端
子Ｑ！からのＷＥＢがラッチ回路４２のデータ端子ＤＩ
、Ｄ、にそれぞれ加えられる。
カクンタ、４２はラップ回路、４３は遷移識別回路、４
４は周波数差の極性の検出出力端子、４５はす（ット端
子である。周波数路・ｆｌの信号はカクンタ４１のクロ
ック端子ＣＫに加えられ、端子Ｑ１からのＬＳＢ及び端
子Ｑ！からのＷＥＢがラッチ回路４２のデータ端子ＤＩ
、Ｄ、にそれぞれ加えられる。
ラッチ回路４２は周波数への信号がクロック端子ＣＫに
加えられることにより、データ端子り、 、 ＤＩに加
えられたカクンタ４１のＬＳＢとＭＳＢとをラッチし、
端子Ｑｔ ＝ Ｑ鵞からラッチ出力信号を遷移識別回路
４Ｓに加える。
加えられることにより、データ端子り、 、 ＤＩに加
えられたカクンタ４１のＬＳＢとＭＳＢとをラッチし、
端子Ｑｔ ＝ Ｑ鵞からラッチ出力信号を遷移識別回路
４Ｓに加える。
遷移識別回路４５はリセット端子４５からのリセット信
号により初期時にリセットされ、ラッチ回路４２からの
ラッテ出力信号の遷移状態を識別して出力端子４４から
周波数／ｅ 、／ｓの差の極性の検出信号を出力する。
号により初期時にリセットされ、ラッチ回路４２からの
ラッテ出力信号の遷移状態を識別して出力端子４４から
周波数／ｅ 、／ｓの差の極性の検出信号を出力する。
例えば５−４０として、同波数／１が周波数Ｉ・より／
＠／４０だけ大きい場合、２ビツトの２進の力クンタ４
１のカクント内審は、同波数への信号毎に＋１されたも
のとなる。従って遷移識別回路４５に於いては、′００
”→“０１”→’１０’→“１１”→１００”のラッチ
出力信号の遷移を謙漏して、ｊｅ＜／ｉの同波数差の極
性を示す信号を出力増子４４から出力することになる。
＠／４０だけ大きい場合、２ビツトの２進の力クンタ４
１のカクント内審は、同波数への信号毎に＋１されたも
のとなる。従って遷移識別回路４５に於いては、′００
”→“０１”→’１０’→“１１”→１００”のラッチ
出力信号の遷移を謙漏して、ｊｅ＜／ｉの同波数差の極
性を示す信号を出力増子４４から出力することになる。
又周波数へが鴫波数へよりｆ・／４０だけ小さい場合は
、カクンタ４１の力クント内容は周波数ｆ・の信号毎に
−１されたものとなる。従って遷移識別回路４５に於い
ては、“００”→ｒ−＋”１０”−＋”０１’→“００
”のラッチ出力信号の遷移を識別して、ｆ・＞ｆ。
、カクンタ４１の力クント内容は周波数ｆ・の信号毎に
−１されたものとなる。従って遷移識別回路４５に於い
ては、“００”→ｒ−＋”１０”−＋”０１’→“００
”のラッチ出力信号の遷移を識別して、ｆ・＞ｆ。
の周波数差の極性を示す信号を出力端子４４から出力す
ることになる。
ることになる。
又２１０／４０の周波数差の極性も検出する必要があれ
ば、カクンタ４１を３ビツトの２道カクンタとし、３ビ
ツトのカクント内容を周波数ｆ・の信号によりラッテし
て、３ビツトの遷移を識別すれば良いことになる。又Ｓ
−８０とすれば、ｆＪ８０の１波数差の極性を２ビツ
トの２進カクンタな用いて検出することができるものと
なる。
ば、カクンタ４１を３ビツトの２道カクンタとし、３ビ
ツトのカクント内容を周波数ｆ・の信号によりラッテし
て、３ビツトの遷移を識別すれば良いことになる。又Ｓ
−８０とすれば、ｆＪ８０の１波数差の極性を２ビツ
トの２進カクンタな用いて検出することができるものと
なる。
第５図は遷移識別回路４５の一例のブロック線図であり
、５１ 、５２ 、５８はインバータ、５！ｓ〜５６は
エツジトリガのＤ型のプリッププロップ、５７はナンド
回路、５９〜６２はアンド回路、６５．６４はノア回路
、６５．６６は出力端子、６７はリセット端子である・
ラッチ回路でラッチされたＷＥＢはプリップフロップ５
３のクロック端子ＣＫ及びインバータ５１を介してフリ
ップフロップ５４のクロック端子ＣＫに加えられ、 Ｉ
、ＳＲはプリッププロップ５５のクロック端子ＣＫ及び
インバータ５２を介してフリップフロップ５６のクロッ
ク端子ＣＫに加えられ、各フリップフロップ５３〜５６
のデータ端子りには“１”が加えられる。又リセット端
子６７からのリセット信号は端子ＣＢに加えられて各プ
リップフロップ５５ツトされていると、アンド回路５９
〜６２の出力信号は“Ｏ”となり、出力端子６５．６６
は“１”となる。
、５１ 、５２ 、５８はインバータ、５！ｓ〜５６は
エツジトリガのＤ型のプリッププロップ、５７はナンド
回路、５９〜６２はアンド回路、６５．６４はノア回路
、６５．６６は出力端子、６７はリセット端子である・
ラッチ回路でラッチされたＷＥＢはプリップフロップ５
３のクロック端子ＣＫ及びインバータ５１を介してフリ
ップフロップ５４のクロック端子ＣＫに加えられ、 Ｉ
、ＳＲはプリッププロップ５５のクロック端子ＣＫ及び
インバータ５２を介してフリップフロップ５６のクロッ
ク端子ＣＫに加えられ、各フリップフロップ５３〜５６
のデータ端子りには“１”が加えられる。又リセット端
子６７からのリセット信号は端子ＣＢに加えられて各プ
リップフロップ５５ツトされていると、アンド回路５９
〜６２の出力信号は“Ｏ”となり、出力端子６５．６６
は“１”となる。
ラッチ回路からのＭＳＢ 、 ＬＳＢが例えば“０”、
“０”から“０”、“１”に変化すると、フリップフロ
ップ５５がセットされ、アンド回路５９の出力信号が“
１”となり、出力端子６５は“１”から“０”に変化す
る。これによりｆ・＜ｆ、であることが識別され、且つ
図示しない径路でリセット端子６７にリセット信号が加
えられてフリップフロップ５５はリセットされ、最初の
状態に戻る。
“０”から“０”、“１”に変化すると、フリップフロ
ップ５５がセットされ、アンド回路５９の出力信号が“
１”となり、出力端子６５は“１”から“０”に変化す
る。これによりｆ・＜ｆ、であることが識別され、且つ
図示しない径路でリセット端子６７にリセット信号が加
えられてフリップフロップ５５はリセットされ、最初の
状態に戻る。
更に／ｅ＜／ｌの状態が継続したとすると、ラッチ回路
からのＭＳＢ 、 ＬＳＢは、“１”、“０″となる。
からのＭＳＢ 、 ＬＳＢは、“１”、“０″となる。
それによってフリップフロップ５３ 、５６がセットさ
れ、アンド回路６０の出力信号が“１”となるので、再
び出力端子６５は“１″から“０”となる。そしてリセ
ット信号によりフリップフロップ５５ 、５６はリセッ
トされる。
れ、アンド回路６０の出力信号が“１”となるので、再
び出力端子６５は“１″から“０”となる。そしてリセ
ット信号によりフリップフロップ５５ 、５６はリセッ
トされる。
１０＞／ｓの場合は、ラッチ回路からのＷＥＢ 、 ｌ
１ＳＢは例えば“０”、′０”から“１″、“１″に変
化する。それによってフリップフロップ５５ 、５５が
セットされ、アンド回路６２の出力信号が“１″となり
、出力端子６６は“１”から“０”となる。この場合も
前述と同様にリセット信号によりプリップフロップ５５
、５５はリセットされる。更に／（１＞ ｆｔの状態
が継続すると、ラッチ回路からのＷＥＢ 、 ＬＳＢは
“１″、′０”に変化し、フリップフロップ５６のセッ
トによりアンド回路６１の出力信号が“１”となり、出
力端子６６は“１″から“０”となる。
１ＳＢは例えば“０”、′０”から“１″、“１″に変
化する。それによってフリップフロップ５５ 、５５が
セットされ、アンド回路６２の出力信号が“１″となり
、出力端子６６は“１”から“０”となる。この場合も
前述と同様にリセット信号によりプリップフロップ５５
、５５はリセットされる。更に／（１＞ ｆｔの状態
が継続すると、ラッチ回路からのＷＥＢ 、 ＬＳＢは
“１″、′０”に変化し、フリップフロップ５６のセッ
トによりアンド回路６１の出力信号が“１”となり、出
力端子６６は“１″から“０”となる。
前述の如く、出力端子６５はｆｏ＜への検出信号を出力
し、出力端子６６は１０＞／ｌの検出信号を出力するこ
とができるものとなる。
し、出力端子６６は１０＞／ｌの検出信号を出力するこ
とができるものとなる。
８６図は、周波数分割多重装置の群監視電流な主発振器
の周波数に同期させる自動周波数制御回路に適用した場
合のブロック線図であり、主発振器からの４Ｋｌｂの基
本量波数の信号が分周器６４により１／４に分局されて
Ｉ ＫＨ２の信号としてラッチ回路６２に加えられる。
の周波数に同期させる自動周波数制御回路に適用した場
合のブロック線図であり、主発振器からの４Ｋｌｂの基
本量波数の信号が分周器６４により１／４に分局されて
Ｉ ＫＨ２の信号としてラッチ回路６２に加えられる。
又２ビツトのバイナリカウンタ６１には電圧制御発振器
６８の４２０４ＫＨｚの発振周波数の信号が加えられて
カウントされ、ＬＳＢとＷＥＢとがラッチ回路６２にＩ
ＫＨｚの信号によってラッチされる。
６８の４２０４ＫＨｚの発振周波数の信号が加えられて
カウントされ、ＬＳＢとＷＥＢとがラッチ回路６２にＩ
ＫＨｚの信号によってラッチされる。
ラッチ回路６２のラッチ出力信号は遷移識別回路６３に
加えられ、遷移識別回路６３によりＩ Ｋｌｈの信号毎
のカウンタ６１のカウント内容の遷移が識別される。こ
の場合、 ％−４２０４となるもので、遷移識別回路６
５からの周波数差の極性の検出信号は、カウンタ６６ヘ
アツプクロツク又はダウンクロックとして加えられる。
加えられ、遷移識別回路６３によりＩ Ｋｌｈの信号毎
のカウンタ６１のカウント内容の遷移が識別される。こ
の場合、 ％−４２０４となるもので、遷移識別回路６
５からの周波数差の極性の検出信号は、カウンタ６６ヘ
アツプクロツク又はダウンクロックとして加えられる。
カウンタ６６のｕｐはアップカウント端子、ｄ％はダウ
ンカウント端子を示し、アップクロック又はダウンクロ
ックはオア回路６５を介して遷移識別回路６５のリセッ
ト信号となる。このリセット信号が第５図のリセット端
子６７に加えられるものである。
ンカウント端子を示し、アップクロック又はダウンクロ
ックはオア回路６５を介して遷移識別回路６５のリセッ
ト信号となる。このリセット信号が第５図のリセット端
子６７に加えられるものである。
カウンタ６６のカウント内容はＤ／Ａ変換器６７により
アナログ信号に変換され、電圧制御発振器６８の制御電
圧となる。従って電圧制御発振器６８の発振周波数が例
えば４２０４ＫＨｚより大きくなると、ｆ、＜ ／、の
場合に相当し、カウンタ６６は遷移識別回路６３からの
極性検出出力信号（！Ｊ５図の出力端子６５の出力信号
に相当する）をダウンクロックとしてダウンカウントし
、カウント内容の減少により電圧制御発振器６８の制御
電圧つ＼゛低下、発振周波数は低下する。同様に電圧制
御発振器６８の発振周波数が低下すれば、遷移識別回路
６３からの極性検出出力信号（第５図の出力端子６６の
出力信号に相当する）をアップクロックとしてカウンタ
６６がアップカウントし、それによって制御電圧が上昇
する。！Ｊ５図の出力端子６５ 、６６の出力信号をそ
のままダウンクロック及びアップクロックとした場合は
、オア回路６５をナンド回路とすればリセット信号な形
成することができる。
アナログ信号に変換され、電圧制御発振器６８の制御電
圧となる。従って電圧制御発振器６８の発振周波数が例
えば４２０４ＫＨｚより大きくなると、ｆ、＜ ／、の
場合に相当し、カウンタ６６は遷移識別回路６３からの
極性検出出力信号（！Ｊ５図の出力端子６５の出力信号
に相当する）をダウンクロックとしてダウンカウントし
、カウント内容の減少により電圧制御発振器６８の制御
電圧つ＼゛低下、発振周波数は低下する。同様に電圧制
御発振器６８の発振周波数が低下すれば、遷移識別回路
６３からの極性検出出力信号（第５図の出力端子６６の
出力信号に相当する）をアップクロックとしてカウンタ
６６がアップカウントし、それによって制御電圧が上昇
する。！Ｊ５図の出力端子６５ 、６６の出力信号をそ
のままダウンクロック及びアップクロックとした場合は
、オア回路６５をナンド回路とすればリセット信号な形
成することができる。
電圧制御発振器６８の発振周波数は、前述の如く基本周
波数に対する差の極性に応じて制御され、自動的に一定
の周波数となり、分局器６９により１１５０に分局され
て１群監視電流周波数８４ 、８ ＫＨｚとなる。
波数に対する差の極性に応じて制御され、自動的に一定
の周波数となり、分局器６９により１１５０に分局され
て１群監視電流周波数８４ 、８ ＫＨｚとなる。
以上説明したように、本発明は、カウンタ４１゜ラッチ
回路４２及び遷移識別回路４３により、周波数ｆｏと周
波数ｆ１にの局波数差の極性を検出することができるも
のであり、ディジタル処理により検出するから安定に動
作し、且つ集積回路化も容易となる。又３・ｆｌの周波
数の信号をカウンタ４１でカウントするものであるが、
路を大きくすることによりラッチデータの変化を速くし
て検出時間を短くすることが可能となり、その場合のカ
ウンタ４１のビット数を多くする必要がないので、回路
規模は比較的小さいもので済むことになる。
回路４２及び遷移識別回路４３により、周波数ｆｏと周
波数ｆ１にの局波数差の極性を検出することができるも
のであり、ディジタル処理により検出するから安定に動
作し、且つ集積回路化も容易となる。又３・ｆｌの周波
数の信号をカウンタ４１でカウントするものであるが、
路を大きくすることによりラッチデータの変化を速くし
て検出時間を短くすることが可能となり、その場合のカ
ウンタ４１のビット数を多くする必要がないので、回路
規模は比較的小さいもので済むことになる。
′Ｗ＆１図はディジタル処理による従来の周波数比較回
路のブロック線図、＄２図はアナログ処理による従来の
同波数比較回路のブロック線図、！５図は１８２図の動
作説明図、１１！４図は本発明の実施例のブロック線図
、第５図は遷移識別回路の一例のブロック線図、第６図
は自動周波数制御回路に適用した場合のブロック線図で
ある。 ４１．６１はカウンタ、４２ 、６２はラッチ回路、４
５．６３は遷移識別回路である。 特許出願人 富士通株式会社 代理人弁理士玉蟲久五部（外３名）
路のブロック線図、＄２図はアナログ処理による従来の
同波数比較回路のブロック線図、！５図は１８２図の動
作説明図、１１！４図は本発明の実施例のブロック線図
、第５図は遷移識別回路の一例のブロック線図、第６図
は自動周波数制御回路に適用した場合のブロック線図で
ある。 ４１．６１はカウンタ、４２ 、６２はラッチ回路、４
５．６３は遷移識別回路である。 特許出願人 富士通株式会社 代理人弁理士玉蟲久五部（外３名）
Claims (1)
- 【特許請求の範囲】 周波数ｆ、と周波数露・ｆ、（３−自然数）とに於ける
周波数ｆ０と周波数ｆ８との周波数差の極性を検出する
周波数比較回路に於いて、前記周波数ル・ｆ。 の信号をカウントするカウンタ、該カウンタの少なくと
も２ビツトを前記周波数ｆ・の信号（＝よってラッチす
るラッチ回路、該ラッチ回路のラッチ出力信号の遷移な
ｍ別して前記周波数ｆ・と周波数ｆ１との周波数差の極
性を検出する遷移識別回路とを備えたことを特徴とする
周波数比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21465581A JPS58111527A (ja) | 1981-12-25 | 1981-12-25 | 周波数比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21465581A JPS58111527A (ja) | 1981-12-25 | 1981-12-25 | 周波数比較回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58111527A true JPS58111527A (ja) | 1983-07-02 |
Family
ID=16659359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21465581A Pending JPS58111527A (ja) | 1981-12-25 | 1981-12-25 | 周波数比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111527A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4628517B2 (ja) * | 1999-04-30 | 2011-02-09 | ファーレンハイト サーモスコープ エルエルシー | 周波数制御装置 |
-
1981
- 1981-12-25 JP JP21465581A patent/JPS58111527A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4628517B2 (ja) * | 1999-04-30 | 2011-02-09 | ファーレンハイト サーモスコープ エルエルシー | 周波数制御装置 |
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