JP3380380B2 - 位相周波数比較器 - Google Patents
位相周波数比較器Info
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Description
に関し、特にPLL(位相同期ループ)回路の位相比較
器、ひいてはPLLを用いてFM信号をロックするFM
復調回路やFM検波回路、PLLを用いた自動位相制御
回路(APC)、周波数シンセサイザ(PLL同期発振
器)や網同期装置等に好適な位相周波数比較器に関す
る。
波器PDともいう)、ローパスフィルタ(LPF)およ
び電圧制御発振器(VCO)等から構成されている。I
C化された位相比較器はアナログ式とディジタル式に大
別される。ディジタルで位相比較するものとしては、
(a)XOR(排他的論理和回路:EX−ORとも称す
る)を用いて構成した位相比較器、(b)位相周波数検
波回路(PFD;Phase Frequency Detector)などが挙
げられる。
の位相比較器を示し、図2はその出力例を示す。同様な
ものとして、R−Sフリップ・フロップを使用したR−
Sフリップ・フロップタイプの位相比較器(不図示)が
知られている。これらの位相比較器は位相差に応じて出
力のデューディサイクルを変えて平均電圧の変化を得て
いる。しかし、XORタイプののものは入力のデューテ
ィサイクルは少なくとも50%であることが要求され、
フリップ・フロップタイプののものはデューティサイク
ルを0に近付ける必要があるため、これらは精度や周波
数弁別等を考えると、PLL用としては適当でない。
いる双方向レジスタ方式の従来の位相周波数検波回路の
構成例を示し、図4はその出力例を示す。位相周波数検
波回路は位相弁別器として位相・周波数差を進み(U
P)、遅れ(DOWN)別に判定して出力する。図示の
位相周波数検波回路は通常その出力レベルを揃えるチャ
ージポンプ(不図示)およびPLLのロック・アンロッ
ク検出を行うロック・アンロック検出回路(不図示)に
接続して位相比較器を構成する。
示すようなXORタイプの位相比較器は、図2の(A)
に示すように位相を合わせたい信号A,Bのデューティ
が同じ場合は、fは正しい位相差信号となるが、図2の
(B)に示すように、位相を合わせたい信号A,Bのデ
ューティが同じでないと例え同期していてもfの位相差
信号が出てしまう。このように位相を合わせたい信号
A,Bのデューディが同じでないと誤信号を発生してし
まい、それによりX2,X1/2などの信号に誤ロック
する危険がある。
検波回路の場合には、図4に示すように、位相検出信号
(アップ(UP)/ダウン(DOWN)信号)のアップ
信号UPは位相を合わせたい入力信号Aの立上がりに同
期して出現し、そのダウン信号DOWNは位相を合わせ
たい入力信号Bの立上がりに同期して出現する。従っ
て、信号Aにとってダウン信号DOWNは非同期であ
り、信号Bにとってアップ信号UPは非同期である。こ
の様に、位相検出信号は非同期信号であるので、他の同
期系回路に非同期ノイズとなって悪影響を及ぼす場合が
ある。
で、その第1の目的は、位相を合わせたい信号のデュー
ティが異なる場合でも何等問題なく所定の機能を発揮す
る位相周波数比較器を提供することにある。
ないように図った位相周波数比較器を提供することにあ
る。
同期させて非同期ノイズを抑えるように図った位相周波
数比較器を提供することにある。
め、本発明の位相周波数比較器は、外部入力ディジタル
信号のHレベルの区間において該外部入力ディジタル信
号の立ち上がりエッジから内部出力ディジタル信号の立
ち上がりエッジまでの期間を検出し、該検出した期間を
レベルで示す第1位相検出信号を発生する第1位相検出
手段と、前記外部入力ディジタル信号のHレベルの区間
において前記内部出力ディジタル信号の立ち上がりエッ
ジから前記外部入力ディジタル信号の立ち下がりエッジ
までの期間を検出し、該検出した期間をレベルで示す第
2位相検出信号を発生する第2位相検出手段と、前記外
部入力ディジタル信号のLレベルの区間において前記第
1位相検出信号に応じて前記外部入力ディジタル信号の
立ち上がりエッジから前記内部出力ディジタル信号の立
ち上がりエッジまでの期間に相当する第1の電荷を発生
させ、前記第2位相検出信号に応じて前記内部出力ディ
ジタル信号の立ち上がりエッジから前記外部入力ディジ
タル信号の立ち下がりエッジまでの期間に相当する第2
の電荷を発生させ、これら電荷を相殺した値により前記
内部出力ディジタル信号の周波数を可変にする位相合わ
せ手段と、を具備することを特徴とする。
一形態として、前記位相周波数比較器は、ロック状態を
示す信号に応じて作動し、アンロック時には作動しない
ことを特徴とすることができる。
形態として、前記外部入力ディジタル信号をn(nは自
然数)分周することにより得られる基準フレーム間に存
在する前記内部出力ディジタル信号のエッジを検出し、
該エッジをカウントするエッジカウント周波数検出手段
と、該エッジカウント周波数検出手段でカウントされた
前記エッジのカウント値と所定の基準値を比較すること
により基準周波数との周波数差を判定する周波数判定手
段とをさらに具備し、前記位相合わせ手段は、前記周波
数判定手段が前記周波数差を判定した場合には前記第1
及び第2の電荷の内で一方の電荷の発生を抑えることを
特徴とすることができる。
の実施の形態を詳細に説明する。
の実施の形態の位相検出回路の回路の回路構成例を示
す。図中、EXTINは外部装置から入力する外部入力
ディジタル信号、INTOUTは電圧制御発振器等の内
部出力から入力する内部出力ディジタル信号である。U
Pは位相検出信号の一つとして出力するアップ信号、D
OWNは位相検出信号の他の一つとして出力するダウン
信号、COMPAREはこれら位相検出信号に対して位
相検出と位相合わせのタイミングを取るための比較信号
である。
記すると、この信号LOCKBはPLLがロックしてい
る状態の時にローレベル(L)となり、PLLがアンロ
ック状態の時にハイレベル(H)となる反転のロック信
号である。
するインバータ(NOT回路)11の出力は、次段のイ
ンバータ12および2つの4入力NOR回路(非論理和
ゲート)13、14のそれぞれに入力する。内部出力デ
ィジタル信号INTOUTを反転するインバータ15の
出力は、次段のインバータ16および4入力NOR回路
14のそれぞれに入力する。
号UPが出力し、この信号UPは第1のバッファ17に
も入力する。他方の4入力NOR回路14からダウン信
号DOWNが出力し、この信号DOWNは第2のバッフ
ァ18にも入力する。これらバッファ17、18の出力
は上記インバータ12の出力と共に3入力NOR回路1
9に入力し、この3入力NOR回路19から比較信号C
OMPAREが出力する。この信号COMPAREは更
に第3のバッファ20にも入力し、このバッファ20の
出力は4入力NOR回路13、14のそれぞれに入力す
る。
回路13、14のそれぞれに入力する。以下説明する動
作は通常時の、すなわちこの信号LOCKBがローレベ
ルであるロック時の動作である。
回路10の出力タイミングを示す。図6に示すように、
外部入力ディジタル信号EXTINの半区間で位相を検
出、半区間で位相合わせを行うように構成にしている。
但し、信号EXTIN=H(ハイレベル)の区間を位相
検出、信号EXTIN=L(ローレベル)の区間を位相
合わせにそれぞれ割り当て、この割り当てに対応した信
号COMPAREを生成している。入力信号EXTIN
とINTOUTのレベル変化に対する出力信号UP、D
OWN、COMPAREの発生の関係は次の通りであ
る。
記と逆になっても全く問題は生じない。
き、すなわちアンロック時には、入力信号のレベル変化
に拘らずNOR回路13、14により入力信号のレベル
変化に拘らず信号UP、DOWNは常にローレベルとな
って出力されない。
力側に接続する位相電圧変換機能を有する第2の位相検
出回路21の概略回路構成例を示す。図7に示すよう
に、信号COMPARE=Lの区間でスイッチ27が開
かれ、信号EXTIN=Hの区間で発生するアップ信号
UP=Hの区間でスイッチ23が閉じられることにより
コンデンサ(容量)26に電荷がチャージされ、またダ
ウン信号DOWN=Hの区間でスイッチ24が閉じられ
てコンデンサ26の電荷がディスチャージされる。これ
により、アップ信号UPとダウン信号DOWNの位相差
((UP)−(DOWN))に相当する電荷がコンデン
サ26に蓄えられる。(なお、(UP)等のように信号
名をカッコで囲む表記は以下原則として信号の出力値を
表すものとする)。
XTIN=Lの区間)においてスイッチ27が閉じてコ
ンデンサ26に蓄えられた位相差に相当する電荷が位相
差検出電圧として後段の回路に、例えばローパスフィル
タ(LPF)28を介して電圧制御発振器(VCO)2
9に、受け渡される。以上の動作が繰返されることでP
LL機能が達成される。
ディジタル信号EXTINを反転した比較信号COMP
AREにより位相検出/位相合わせ区間を設けて位相検
出と位相合わせのタイミングを制御しており、EXTI
N=Hの区間で位相差を検出して位相電圧変換し、EX
TIN=Lの区間で位相差に相当する電荷を次段の回路
に伝えるようにしているので、外部入力ディジタル信号
EXTINに同期した位相検出回路を実現できる。
い場合には、 ((UP)−(DOWN))=0 がロックの条件となる。信号UP/DOWNにm:nの
重みを付加した場合は、 ((UP)/m−(DOWN)/n)=0 がロック条件となる。
信号EXTIN=Hの区間に必ず内部出力ディジタル信
号INTOUTがあるので、外部入力ディジタル信号E
XTINのデューティに関係なく正しく機能する。
の形態における図5、図6の位相検出回路10、21
は、上述のように ((UP)/m−(DOWN)/n)=0 となるようなロック条件で機能するので、 ((EXTINのH/L区間)−(INTOUTのH/
L区間))=0 となるように機能するXORタイプの位相検出回路の変
形とみなすことができる。
ロックレンジを得ようとすると誤ロックする可能性が出
てくる。この誤ロックを避けるためには位相合わせした
い信号の周波数を検知するシステム(周波数検知系)
を、上記位相検出回路10、21に対して付加する必要
がある。
本発明の第2の実施の形態を示す。まず、図8を参照し
て本実施形態の誤ロック防止機能を有する回路の全体の
構成を説明する。エッジ検出回路31は内部出力ディジ
タル信号INTOUTの立ち上がり、および立ち下がり
の両エッジを検出する。タイミング生成回路32は外部
入力ディジタル信号EXTINとクロック信号MCLK
を入力して、外部入力ディジタル信号EXTINのn周
期(nは任意の自然数)に相当するタイミング信号FC
LKとこの信号FCLKを1クロック分ずらしたタイミ
ング信号RSTを生成する。エッジカウンタ33はエッ
ジ検出回路31からのエッジ検出信号Edgeとタイミ
ング生成回路32からのタイミング信号RSTを入力し
て、外部入力ディジタル信号EXTINのn周期を周波
数測定区間とし、その区間内に存在するエッジの数をカ
ウントする。
ントしたカウント値と上記タイミング信号FCLKを入
力して、そのカウント値とあらかじめ決めた所定の期待
値とを比較することにより周波数の高低を判定して、そ
の判定結果をFAST、LOCK、SLOWの信号で出
力する。ここで、COUNTを上記カウント値、EXP
ECTを上記の期待値とした場合、これらの値の大小と
判定信号FAST、LOCK、SLOWの出力の関係は
次の通りである。なお、システムの構成の仕方により周
波数が一致した時のカウント値に幅が生ずる場合がある
のでそれを許容値delta で表した。
TINと内部出力ディジタル信号INTOUTを入力す
ると共に、比較回路34から判定信号LOCKを反転し
た信号LOCKBを入力して位相検出信号であるUP、
DOWN、COMPAREを出力する。この第1の位相
検出回路35は前述の図5の第1の位相検出回路10と
同様のものであり、カウント値COUNTが期待値EX
PECTの範囲内にある場合、すなわち信号LOCKが
H(ハイレベル)の場合(反転信号LOCKBがL(ロ
ーレベル)の場合)は、通常の引き込みによるEXTI
N=H区間で位相差((UP)−(DOWN))を検出
するための先に述べた位相検出を行う。
XPECTの範囲から外れた場合は、第1の位相検出回
路35の次段に接続した第2の位相検出回路40を用い
て後述の強制引き込みを行う。
エッジ検出回路31は2個のD型フリップフロップ回路
(以下、DFと略記する)311、312、インバータ
313、およびAND回路314、315、NOR回路
316から成る組み合わせ論理回路317を有してお
り、内部出力ディジタル信号INTOUTの両エッジを
検出する。PDHはリセット信号である。
1、322、323、324と、それぞれ反転入力を持
つ2個のAND回路325、326と、OR回路327
とを有しており、外部入力ディジタル信号EXTINを
2分周することにより周波数測定区間を得る。
332、333と3入力NAND回路334を有してお
り、そのエッジカウントは3ビット構成である。
のラッチ回路342、343と、NAND回路344と
を有しており、その期待値は例えば4で、カウント値が
4ならば信号LOCKのフラグを当て、カウント値が4
未満なら信号SLOWのフラグをたて、カウント値が5
以上なら信号FASTのフラグをたてる動作を行う。
回路32、エッジカウンタ33および比較回路34から
なる本発明のエッジカウント周波数検出回路30の動作
は、次の3つのシーケンスの繰返し動作である。
信号FCLKがクロックMCLKの1/2だけHにな
る。この信号FCLKの立ち上りでエッジカウンタ33
の出力をラッチ342、343に取り込み、周波数判定
結果(FAST/LOCK/SLOW)を位相検出回路
35、40へ送る。
がると別のタイミング信号RSTがクロックMCLKの
1/2だけHになる。この信号RSTでエッジカウンタ
33のDF331、332、333をクリアする。
から周波数測定区間になり、その区間の内部出力ディジ
タル信号INTOUTのエッジを信号FCLKが立ち上
がるまでカウントする。
30は、エッジカウンタ33をクリアした時点からカウ
ントを開始し、次のタイミング信号FCLKの立ち上り
でカウント値をラッチし、その値により次の周波数測定
区間の動作を決めるという3つのシーケンスを繰り返
す。
回路構成例を示す。図10において、43〜52はMO
Sトランジスタ等を用いたスイッチであり、スイッチ4
3は信号SLOWのH区間で閉じてL区間で開き、スイ
ッチ48は信号FASTの反転信号FASTBのL区間
で閉じてH区間で開くスイッチである。53はコンデン
サ、54は信号COMPAREのH区間で閉じるスイッ
チである。
が低い”と判定されて、信号SLOWがHになった場合
には、SLOW=H区間でスイッチ43が閉じるので、
次の周波数測定区間(信号RSTの区間)の信号COM
PARE=Lでスイッチ54が開く位相検出区間(EX
TIN=H)において、その時の外部入力ディジタル信
号EXTINと内部出力ディジタル信号INTOUTの
位相差によらずに、すべてアップ信号UPを出力するの
と同等に41の電荷をコンデンサ53へチャージする。
これにより強制的に周波数を上昇させて、カウント値C
OUNTを期待値EXPECTに近付ける。
“周波数が高い”と判定されて、信号FASTの反転信
号FASTBがLになった場合には、反転信号FAST
B=L(即ち、FAST=H)区間でスイッチ48が閉
じるので、次の周波数測定区間の位相検出区間(EXT
IN=H)において、その時の外部入力ディジタル信号
EXTINと内部出力ディジタル信号INTOUTの位
相差によらずに、すべてダウン信号DOWNを出力する
と同等にコンデンサ53から電荷をディスチャージす
る。これにより強制的に周波数を下降させて、カウント
値COUNTを期待値EXPECTに近付ける。
カウント値COUNTが期待値EXPECTの範囲に入
るまで、すなわち信号LOCKがHになるまで、この強
制引き込みを継続する。
検出回路10のみであると誤ロックするようなレンジま
で広げても、上記の強制引き込みにより正しく負帰還が
かかるので正常にロックすることができる。
OWN、COMPARE信号に対する位相電圧変換機能
は、図7の第2の位相検出回路21と同様であり、第2
の位相検出回路40から出力する位相検出電圧は次段の
LPF55を経てVCO60に受け渡される。LPF5
5は例えば抵抗器RとコンデンサCにより構成すること
ができる。
示す本実施形態の回路の全体の動作手順の概略を示す。
タイミング生成回路32から発生される信号FCLKが
立ち下がると、信号RSTが信号MCLKの1/2の期
間だけHになる。この信号RSTの立ち上がりによりエ
ッジカウンタ33のD型フリップフロップ331、33
2、333をクリア(リセット)し、エッジカウンタ3
3がクリアされたところから周波数測定区間になり、エ
ッジカウンタ33がスタートする。すなわち、エッジカ
ウンタ33はその周波数測定区間の信号INTOUTの
エッジを信号FCLKが立ち上がるまでカウントする
(ステップS1)。
Kが信号MCLKの1/2期間だけHになる。比較回路
34において、信号FCLKの立ち上がりで、エッジカ
ウンタ33のエッジカウント値(以下、カウント値と称
する)をサンプリングのためラッチ342、343に取
り込む(ステップS2)。
じめ決めた所定の期待値とが一致するか否かを判断し
(ステップS3)、カウント値が期待値と一致するとき
は、周波数判定結果の信号LOCKをHにして、この信
号を第1の位相検出回路35へ送り、通常モードによる
引き込み動作を行わせる(ステップS4)。その後、制
御は最初のステップS1に戻るが、この通常引き込み動
作自体は次の信号FCLKが立ち上がるまで(S2)続
く。
値と一致しないときは、強制引き込み動作状態に入り、
そのカウント値が期待値よりも大きいか否かを判断して
(ステップS5)、カウント値が期待値よりも大きいと
きには周波数判定結果の信号FASTをHにして(フラ
グを立てて)、この信号を第2の位相検出回路40に送
り、強制ダウンモードの引き込み動作を行わせて強制的
に周波数を下降させる(ステップS6)。その後、制御
は最初のステップS1に戻るが、この強制引き込み動作
自体は次の信号FCLKが立ち上がるまで(S2)続
く。
きには周波数判定結果の信号SLOWをHにして(フラ
グを立てて)、この信号を第2の位相検出回路40に送
り、強制アップモードの引き込み動作を行わせて強制的
に周波数を上昇させる(ステップS7)。その後、制御
は最初のステップS1に戻るが、この強制引き込み動作
自体は次の信号FCLKが立ち上がるまで(S2)続
く。
0に示す本実施形態の回路の出力信号のタイミングを示
す。
示す。内部出力ディジタル信号INTOUTの周波数が
外部入力ディジタル信号EXTINに比べて速い場合
は、上記のように信号FCLKの立ち上がりで、エッジ
カウンタ33のカウント値が期待値よりも大きいと判定
され、その周波数判定結果の信号FASTがHとなり、
信号LOCKがLとなる。このFAST=Hの状態デー
タにより第2の位相検出回路40でダウン信号DOWN
をHにする。この強制ダウンモードの引き込み動作によ
り強制的に周波数を下降させる。この強制引き込み動作
は次の信号FCLKが立ち上がるまで続く。なお、信号
LOCKがHの時は通常の引き込み動作を行う。
示す。内部出力ディジタル信号INTOUTの周波数が
外部入力ディジタル信号EXTINに比べて遅い場合
は、上記のように信号FCLKの立ち上がりで、エッジ
カウンタ33のカウント値が期待値よりも小さいと判定
され、その周波数判定結果の信号SLOWがHとなり、
信号LOCKがLとなる。このSLOW=Hの状態デー
タにより第2の位相検出回路40でアップ信号UPをH
にする。この強制アップモードの引き込み動作により強
制的に周波数を上昇させる。この強制引き込み動作は次
の信号FCLKが立ち上がるまで続く。
よれば、位相合わせの対象の信号の周波数を検知するエ
ッジカウント周波数検出回路を位相検出回路に付加し
て、入力信号のエッジをカウントするエッジカウンタの
カウント値が期待値と一致しないときに周波数が速いま
たは遅いと判定して、誤ロックを避けるための強制引き
込み動作を行うようにしているので、誤ロックせずに、
かつ外部入力ディジタル信号EXTINのデューティに
関係なく正しく機能するXORタイプの位相検出回路を
提供できる。
ば、誤ロックせずに、かつ位相合わせの対象となる信号
のデューティ(duty)に依存しない位相周波数比較
器を提供できるので、非常にアプリケーションの幅が広
がると考えられる。
(EXTIN)に同期した位相検出回路であるので、他
のシステムに及ぶ影響は少ない。このため、本発明の位
相検出回路は高いS/N比(信号対雑音比)を要求され
るアプリケーションに最適である。
器を示す回路図である。
ートである。
路の構成例を示す回路図である。
ートである。
1の位相検出回路の回路構成例を示す回路図である。
ミングチャートである。
出回路の回路構成例を示す回路図である。
成例を示すブロック図である。
ト周波数検出回路の詳細を示す回路図である。
検出回路の回路構成例を示す回路図である。
示すフローチャートである。
タイミングを示し、特に周波数が速い場合のタイミング
を示すタイミングチャートである。
タイミングを示し、特に周波数が遅い場合のタイミング
を示すタイミングチャートである。
路) 29 電圧制御発振器(VCO) 30 エッジカウント周波数検出回路 31 エッジ検出回路 32 タイミング生成回路 33 エッジカウンタ 34 比較回路 35 第1の位相検出回路 40 第2の位相検出回路 43〜52,54 スイッチ 53 コンデンサ 55 ローパスフィルタ 60 電圧制御発振器 311,312,321〜324,331〜333 D
型フリップフロップ 342,343 ラッチ回路
Claims (3)
- 【請求項1】 外部入力ディジタル信号のHレベルの区
間において該外部入力ディジタル信号の立ち上がりエッ
ジから内部出力ディジタル信号の立ち上がりエッジまで
の期間を検出し、該検出した期間をレベルで示す第1位
相検出信号を発生する第1位相検出手段と、 前記外部入力ディジタル信号のHレベルの区間において
前記内部出力ディジタル信号の立ち上がりエッジから前
記外部入力ディジタル信号の立ち下がりエッジまでの期
間を検出し、該検出した期間をレベルで示す第2位相検
出信号を発生する第2位相検出手段と、 前記外部入力ディジタル信号のLレベルの区間において
前記第1位相検出信号に応じて前記外部入力ディジタル
信号の立ち上がりエッジから前記内部出力ディジタル信
号の立ち上がりエッジまでの期間に相当する第1の電荷
を発生させ、前記第2位相検出信号に応じて前記内部出
力ディジタル信号の立ち上がりエッジから前記外部入力
ディジタル信号の立ち下がりエッジまでの期間に相当す
る第2の電荷を発生させ、これら電荷を相殺した値によ
り前記内部出力ディジタル信号の周波数を可変にする位
相合わせ手段と、 を具備することを特徴とする位相周波数比較器。 - 【請求項2】 前記位相周波数比較器は、ロック状態を
示す信号に応じて作動し、アンロック時には作動しない
ことを特徴とする請求項1に記載の位相周波数比較器。 - 【請求項3】 前記外部入力ディジタル信号をn(nは
自然数)分周することにより得られる基準フレーム間に
存在する前記内部出力ディジタル信号のエッジを検出
し、該エッジをカウントするエッジカウント周波数検出
手段と、 該エッジカウント周波数検出手段でカウントされた前記
エッジのカウント値と所定の基準値を比較することによ
り基準周波数との周波数差を判定する周波数判定手段と
をさらに具備し、 前記位相合わせ手段は、 前記周波数判定手段が前記周波数差を判定した場合には
前記第1及び第2の電荷の内で一方の電荷の発生を抑え
ることを特徴とする請求項1に記載の位相周波数比較
器。
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