JP3380380B2 - 位相周波数比較器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相周波数比較器
に関し、特にＰＬＬ（位相同期ループ）回路の位相比較
器、ひいてはＰＬＬを用いてＦＭ信号をロックするＦＭ
復調回路やＦＭ検波回路、ＰＬＬを用いた自動位相制御
回路（ＡＰＣ）、周波数シンセサイザ（ＰＬＬ同期発振
器）や網同期装置等に好適な位相周波数比較器に関す
る。

【０００２】

【従来の技術】ＰＬＬ回路は位相比較器（ＰＣ；位相検
波器ＰＤともいう）、ローパスフィルタ（ＬＰＦ）およ
び電圧制御発振器（ＶＣＯ）等から構成されている。Ｉ
Ｃ化された位相比較器はアナログ式とディジタル式に大
別される。ディジタルで位相比較するものとしては、
（ａ）ＸＯＲ（排他的論理和回路：ＥＸ−ＯＲとも称す
る）を用いて構成した位相比較器、（ｂ）位相周波数検
波回路（ＰＦＤ；Phase Frequency Detector)などが挙
げられる。

【０００３】図１はＸＯＲを用いた従来のＸＯＲタイプ
の位相比較器を示し、図２はその出力例を示す。同様な
ものとして、Ｒ−Ｓフリップ・フロップを使用したＲ−
Ｓフリップ・フロップタイプの位相比較器（不図示）が
知られている。これらの位相比較器は位相差に応じて出
力のデューディサイクルを変えて平均電圧の変化を得て
いる。しかし、ＸＯＲタイプののものは入力のデューテ
ィサイクルは少なくとも５０％であることが要求され、
フリップ・フロップタイプののものはデューティサイク
ルを０に近付ける必要があるため、これらは精度や周波
数弁別等を考えると、ＰＬＬ用としては適当でない。

【０００４】図３はＰＬＬ用として各方面に使用されて
いる双方向レジスタ方式の従来の位相周波数検波回路の
構成例を示し、図４はその出力例を示す。位相周波数検
波回路は位相弁別器として位相・周波数差を進み（Ｕ
Ｐ）、遅れ（ＤＯＷＮ）別に判定して出力する。図示の
位相周波数検波回路は通常その出力レベルを揃えるチャ
ージポンプ（不図示）およびＰＬＬのロック・アンロッ
ク検出を行うロック・アンロック検出回路（不図示）に
接続して位相比較器を構成する。

【０００５】

【発明が解決しようとする課題】しかしながら、図１に
示すようなＸＯＲタイプの位相比較器は、図２の（Ａ）
に示すように位相を合わせたい信号Ａ，Ｂのデューティ
が同じ場合は、ｆは正しい位相差信号となるが、図２の
（Ｂ）に示すように、位相を合わせたい信号Ａ，Ｂのデ
ューティが同じでないと例え同期していてもｆの位相差
信号が出てしまう。このように位相を合わせたい信号
Ａ，Ｂのデューディが同じでないと誤信号を発生してし
まい、それによりＸ２，Ｘ１／２などの信号に誤ロック
する危険がある。

【０００６】これに対し、図３に示すような位相周波数
検波回路の場合には、図４に示すように、位相検出信号
（アップ（ＵＰ）／ダウン（ＤＯＷＮ）信号）のアップ
信号ＵＰは位相を合わせたい入力信号Ａの立上がりに同
期して出現し、そのダウン信号ＤＯＷＮは位相を合わせ
たい入力信号Ｂの立上がりに同期して出現する。従っ
て、信号Ａにとってダウン信号ＤＯＷＮは非同期であ
り、信号Ｂにとってアップ信号ＵＰは非同期である。こ
の様に、位相検出信号は非同期信号であるので、他の同
期系回路に非同期ノイズとなって悪影響を及ぼす場合が
ある。

【０００７】本発明は、上述の点に鑑みて成されたもの
で、その第１の目的は、位相を合わせたい信号のデュー
ティが異なる場合でも何等問題なく所定の機能を発揮す
る位相周波数比較器を提供することにある。

【０００８】また、本発明の第２の目的は、誤ロックし
ないように図った位相周波数比較器を提供することにあ
る。

【０００９】また、本発明の第３の目的は、内部信号を
同期させて非同期ノイズを抑えるように図った位相周波
数比較器を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明の位相周波数比較器は、外部入力ディジタル
信号のＨレベルの区間において該外部入力ディジタル信
号の立ち上がりエッジから内部出力ディジタル信号の立
ち上がりエッジまでの期間を検出し、該検出した期間を
レベルで示す第１位相検出信号を発生する第１位相検出
手段と、前記外部入力ディジタル信号のＨレベルの区間
において前記内部出力ディジタル信号の立ち上がりエッ
ジから前記外部入力ディジタル信号の立ち下がりエッジ
までの期間を検出し、該検出した期間をレベルで示す第
２位相検出信号を発生する第２位相検出手段と、前記外
部入力ディジタル信号のＬレベルの区間において前記第
１位相検出信号に応じて前記外部入力ディジタル信号の
立ち上がりエッジから前記内部出力ディジタル信号の立
ち上がりエッジまでの期間に相当する第１の電荷を発生
させ、前記第２位相検出信号に応じて前記内部出力ディ
ジタル信号の立ち上がりエッジから前記外部入力ディジ
タル信号の立ち下がりエッジまでの期間に相当する第２
の電荷を発生させ、これら電荷を相殺した値により前記
内部出力ディジタル信号の周波数を可変にする位相合わ
せ手段と、を具備することを特徴とする。

【００１１】また、本発明の位相周波数比較器は、その
一形態として、前記位相周波数比較器は、ロック状態を
示す信号に応じて作動し、アンロック時には作動しない
ことを特徴とすることができる。

【００１２】また、本発明の位相周波数比較器は、他の
形態として、前記外部入力ディジタル信号をｎ（ｎは自
然数）分周することにより得られる基準フレーム間に存
在する前記内部出力ディジタル信号のエッジを検出し、
該エッジをカウントするエッジカウント周波数検出手段
と、該エッジカウント周波数検出手段でカウントされた
前記エッジのカウント値と所定の基準値を比較すること
により基準周波数との周波数差を判定する周波数判定手
段とをさらに具備し、前記位相合わせ手段は、前記周波
数判定手段が前記周波数差を判定した場合には前記第１
及び第２の電荷の内で一方の電荷の発生を抑えることを
特徴とすることができる。

【００１３】

【００１４】

【００１５】

【００１６】

【００１７】

【００１８】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を詳細に説明する。

【００１９】（第１の実施の形態）図５は本発明の第１
の実施の形態の位相検出回路の回路の回路構成例を示
す。図中、ＥＸＴＩＮは外部装置から入力する外部入力
ディジタル信号、ＩＮＴＯＵＴは電圧制御発振器等の内
部出力から入力する内部出力ディジタル信号である。Ｕ
Ｐは位相検出信号の一つとして出力するアップ信号、Ｄ
ＯＷＮは位相検出信号の他の一つとして出力するダウン
信号、ＣＯＭＰＡＲＥはこれら位相検出信号に対して位
相検出と位相合わせのタイミングを取るための比較信号
である。

【００２０】信号ＬＯＣＫの反転信号をＬＯＣＫＢと表
記すると、この信号ＬＯＣＫＢはＰＬＬがロックしてい
る状態の時にローレベル（Ｌ）となり、ＰＬＬがアンロ
ック状態の時にハイレベル（Ｈ）となる反転のロック信
号である。

【００２１】外部入力ディジタル信号ＥＸＴＩＮを反転
するインバータ（ＮＯＴ回路）１１の出力は、次段のイ
ンバータ１２および２つの４入力ＮＯＲ回路（非論理和
ゲート）１３、１４のそれぞれに入力する。内部出力デ
ィジタル信号ＩＮＴＯＵＴを反転するインバータ１５の
出力は、次段のインバータ１６および４入力ＮＯＲ回路
１４のそれぞれに入力する。

【００２２】一方の４入力ＮＯＲ回路１３からアップ信
号ＵＰが出力し、この信号ＵＰは第１のバッファ１７に
も入力する。他方の４入力ＮＯＲ回路１４からダウン信
号ＤＯＷＮが出力し、この信号ＤＯＷＮは第２のバッフ
ァ１８にも入力する。これらバッファ１７、１８の出力
は上記インバータ１２の出力と共に３入力ＮＯＲ回路１
９に入力し、この３入力ＮＯＲ回路１９から比較信号Ｃ
ＯＭＰＡＲＥが出力する。この信号ＣＯＭＰＡＲＥは更
に第３のバッファ２０にも入力し、このバッファ２０の
出力は４入力ＮＯＲ回路１３、１４のそれぞれに入力す
る。

【００２３】反転ロック信号ＬＯＣＫＢは４入力ＮＯＲ
回路１３、１４のそれぞれに入力する。以下説明する動
作は通常時の、すなわちこの信号ＬＯＣＫＢがローレベ
ルであるロック時の動作である。

【００２４】図６は図５の本発明による第１の位相検出
回路１０の出力タイミングを示す。図６に示すように、
外部入力ディジタル信号ＥＸＴＩＮの半区間で位相を検
出、半区間で位相合わせを行うように構成にしている。
但し、信号ＥＸＴＩＮ＝Ｈ（ハイレベル）の区間を位相
検出、信号ＥＸＴＩＮ＝Ｌ（ローレベル）の区間を位相
合わせにそれぞれ割り当て、この割り当てに対応した信
号ＣＯＭＰＡＲＥを生成している。入力信号ＥＸＴＩＮ
とＩＮＴＯＵＴのレベル変化に対する出力信号ＵＰ、Ｄ
ＯＷＮ、ＣＯＭＰＡＲＥの発生の関係は次の通りであ
る。

【００２５】

【表１】 ＥＸＴＩＮ ＩＮＴＯＵＴ 出 力 Ｈ Ｌ ＵＰ Ｈ Ｈ ＤＯＷＮ Ｌ Ｘ ＣＯＭＰＡＲＥ 回路の構成の都合で信号ＵＰ／ＤＯＷＮの割り当てが上
記と逆になっても全く問題は生じない。

【００２６】なお、信号ＬＯＣＫＢがハイレベルのと
き、すなわちアンロック時には、入力信号のレベル変化
に拘らずＮＯＲ回路１３、１４により入力信号のレベル
変化に拘らず信号ＵＰ、ＤＯＷＮは常にローレベルとな
って出力されない。

【００２７】図７は図５の第１の位相検出回路１０の出
力側に接続する位相電圧変換機能を有する第２の位相検
出回路２１の概略回路構成例を示す。図７に示すよう
に、信号ＣＯＭＰＡＲＥ＝Ｌの区間でスイッチ２７が開
かれ、信号ＥＸＴＩＮ＝Ｈの区間で発生するアップ信号
ＵＰ＝Ｈの区間でスイッチ２３が閉じられることにより
コンデンサ（容量）２６に電荷がチャージされ、またダ
ウン信号ＤＯＷＮ＝Ｈの区間でスイッチ２４が閉じられ
てコンデンサ２６の電荷がディスチャージされる。これ
により、アップ信号ＵＰとダウン信号ＤＯＷＮの位相差
（（ＵＰ）−（ＤＯＷＮ））に相当する電荷がコンデン
サ２６に蓄えられる。（なお、（ＵＰ）等のように信号
名をカッコで囲む表記は以下原則として信号の出力値を
表すものとする）。

【００２８】次に、信号ＣＯＭＰＡＲＥ＝Ｈの区間（Ｅ
ＸＴＩＮ＝Ｌの区間）においてスイッチ２７が閉じてコ
ンデンサ２６に蓄えられた位相差に相当する電荷が位相
差検出電圧として後段の回路に、例えばローパスフィル
タ（ＬＰＦ）２８を介して電圧制御発振器（ＶＣＯ）２
９に、受け渡される。以上の動作が繰返されることでＰ
ＬＬ機能が達成される。

【００２９】この様に、本実施形態によれば、外部入力
ディジタル信号ＥＸＴＩＮを反転した比較信号ＣＯＭＰ
ＡＲＥにより位相検出／位相合わせ区間を設けて位相検
出と位相合わせのタイミングを制御しており、ＥＸＴＩ
Ｎ＝Ｈの区間で位相差を検出して位相電圧変換し、ＥＸ
ＴＩＮ＝Ｌの区間で位相差に相当する電荷を次段の回路
に伝えるようにしているので、外部入力ディジタル信号
ＥＸＴＩＮに同期した位相検出回路を実現できる。

【００３０】信号ＵＰ／ＤＯＷＮに何ら重みを付加しな
い場合には、 （（ＵＰ）−（ＤＯＷＮ））＝０ がロックの条件となる。信号ＵＰ／ＤＯＷＮにｍ：ｎの
重みを付加した場合は、 （（ＵＰ）／ｍ−（ＤＯＷＮ）／ｎ）＝０ がロック条件となる。

【００３１】従って、ロック時には外部入力ディジタル
信号ＥＸＴＩＮ＝Ｈの区間に必ず内部出力ディジタル信
号ＩＮＴＯＵＴがあるので、外部入力ディジタル信号Ｅ
ＸＴＩＮのデューティに関係なく正しく機能する。

【００３２】（第２の実施の形態）本発明の第１の実施
の形態における図５、図６の位相検出回路１０、２１
は、上述のように （（ＵＰ）／ｍ−（ＤＯＷＮ）／ｎ）＝０ となるようなロック条件で機能するので、 （（ＥＸＴＩＮのＨ／Ｌ区間）−（ＩＮＴＯＵＴのＨ／
Ｌ区間））＝０ となるように機能するＸＯＲタイプの位相検出回路の変
形とみなすことができる。

【００３３】そのため、図５の位相検出回路のみで広い
ロックレンジを得ようとすると誤ロックする可能性が出
てくる。この誤ロックを避けるためには位相合わせした
い信号の周波数を検知するシステム（周波数検知系）
を、上記位相検出回路１０、２１に対して付加する必要
がある。

【００３４】図８乃至図１３は以上の観点から構成した
本発明の第２の実施の形態を示す。まず、図８を参照し
て本実施形態の誤ロック防止機能を有する回路の全体の
構成を説明する。エッジ検出回路３１は内部出力ディジ
タル信号ＩＮＴＯＵＴの立ち上がり、および立ち下がり
の両エッジを検出する。タイミング生成回路３２は外部
入力ディジタル信号ＥＸＴＩＮとクロック信号ＭＣＬＫ
を入力して、外部入力ディジタル信号ＥＸＴＩＮのｎ周
期（ｎは任意の自然数）に相当するタイミング信号ＦＣ
ＬＫとこの信号ＦＣＬＫを１クロック分ずらしたタイミ
ング信号ＲＳＴを生成する。エッジカウンタ３３はエッ
ジ検出回路３１からのエッジ検出信号Ｅｄｇｅとタイミ
ング生成回路３２からのタイミング信号ＲＳＴを入力し
て、外部入力ディジタル信号ＥＸＴＩＮのｎ周期を周波
数測定区間とし、その区間内に存在するエッジの数をカ
ウントする。

【００３５】比較回路３４はエッジカウンタ３３でカウ
ントしたカウント値と上記タイミング信号ＦＣＬＫを入
力して、そのカウント値とあらかじめ決めた所定の期待
値とを比較することにより周波数の高低を判定して、そ
の判定結果をＦＡＳＴ、ＬＯＣＫ、ＳＬＯＷの信号で出
力する。ここで、ＣＯＵＮＴを上記カウント値、ＥＸＰ
ＥＣＴを上記の期待値とした場合、これらの値の大小と
判定信号ＦＡＳＴ、ＬＯＣＫ、ＳＬＯＷの出力の関係は
次の通りである。なお、システムの構成の仕方により周
波数が一致した時のカウント値に幅が生ずる場合がある
のでそれを許容値delta で表した。

【００３６】

【表２】 周波数 判定信号 COUNT ＜ EXPECT −delta 低い ＳＬＯＷ EXPECT−delta ＜COUNT ＜ EXPECT 十delta ほぼ一致 ＬＯＣＫ COUNT ＞ EXPECT 十delta 高い ＦＡＳＴ 第１の位相検出回路３５は外部入力ディジタル信号ＥＸ
ＴＩＮと内部出力ディジタル信号ＩＮＴＯＵＴを入力す
ると共に、比較回路３４から判定信号ＬＯＣＫを反転し
た信号ＬＯＣＫＢを入力して位相検出信号であるＵＰ、
ＤＯＷＮ、ＣＯＭＰＡＲＥを出力する。この第１の位相
検出回路３５は前述の図５の第１の位相検出回路１０と
同様のものであり、カウント値ＣＯＵＮＴが期待値ＥＸ
ＰＥＣＴの範囲内にある場合、すなわち信号ＬＯＣＫが
Ｈ（ハイレベル）の場合（反転信号ＬＯＣＫＢがＬ（ロ
ーレベル）の場合）は、通常の引き込みによるＥＸＴＩ
Ｎ＝Ｈ区間で位相差（（ＵＰ）−（ＤＯＷＮ））を検出
するための先に述べた位相検出を行う。

【００３７】しかし、カウント値ＣＯＵＮＴが期待値Ｅ
ＸＰＥＣＴの範囲から外れた場合は、第１の位相検出回
路３５の次段に接続した第２の位相検出回路４０を用い
て後述の強制引き込みを行う。

【００３８】図９は図８の回路の詳細な構成例を示す。
エッジ検出回路３１は２個のＤ型フリップフロップ回路
（以下、ＤＦと略記する）３１１、３１２、インバータ
３１３、およびＡＮＤ回路３１４、３１５、ＮＯＲ回路
３１６から成る組み合わせ論理回路３１７を有してお
り、内部出力ディジタル信号ＩＮＴＯＵＴの両エッジを
検出する。ＰＤＨはリセット信号である。

【００３９】タイミング生成回路３２は４個のＤＦ３２
１、３２２、３２３、３２４と、それぞれ反転入力を持
つ２個のＡＮＤ回路３２５、３２６と、ＯＲ回路３２７
とを有しており、外部入力ディジタル信号ＥＸＴＩＮを
２分周することにより周波数測定区間を得る。

【００４０】エッジカウンタ３３は３個のＤＦ３３１、
３３２、３３３と３入力ＮＡＮＤ回路３３４を有してお
り、そのエッジカウントは３ビット構成である。

【００４１】比較回路３４はインバータ３４１と、２個
のラッチ回路３４２、３４３と、ＮＡＮＤ回路３４４と
を有しており、その期待値は例えば４で、カウント値が
４ならば信号ＬＯＣＫのフラグを当て、カウント値が４
未満なら信号ＳＬＯＷのフラグをたて、カウント値が５
以上なら信号ＦＡＳＴのフラグをたてる動作を行う。

【００４２】上記エッジ検出回路３１、タイミング生成
回路３２、エッジカウンタ３３および比較回路３４から
なる本発明のエッジカウント周波数検出回路３０の動作
は、次の３つのシーケンスの繰返し動作である。

【００４３】まず、周波数測定区間の最初にタイミング
信号ＦＣＬＫがクロックＭＣＬＫの１／２だけＨにな
る。この信号ＦＣＬＫの立ち上りでエッジカウンタ３３
の出力をラッチ３４２、３４３に取り込み、周波数判定
結果（ＦＡＳＴ／ＬＯＣＫ／ＳＬＯＷ）を位相検出回路
３５、４０へ送る。

【００４４】続いて、タイミング信号ＦＣＬＫが立ち下
がると別のタイミング信号ＲＳＴがクロックＭＣＬＫの
１／２だけＨになる。この信号ＲＳＴでエッジカウンタ
３３のＤＦ３３１、３３２、３３３をクリアする。

【００４５】エッジカウンタ３３がクリアされたところ
から周波数測定区間になり、その区間の内部出力ディジ
タル信号ＩＮＴＯＵＴのエッジを信号ＦＣＬＫが立ち上
がるまでカウントする。

【００４６】すなわち、エッジカウント周波数検出回路
３０は、エッジカウンタ３３をクリアした時点からカウ
ントを開始し、次のタイミング信号ＦＣＬＫの立ち上り
でカウント値をラッチし、その値により次の周波数測定
区間の動作を決めるという３つのシーケンスを繰り返
す。

【００４７】図１０は図８の第２の位相検出回路４０の
回路構成例を示す。図１０において、４３〜５２はＭＯ
Ｓトランジスタ等を用いたスイッチであり、スイッチ４
３は信号ＳＬＯＷのＨ区間で閉じてＬ区間で開き、スイ
ッチ４８は信号ＦＡＳＴの反転信号ＦＡＳＴＢのＬ区間
で閉じてＨ区間で開くスイッチである。５３はコンデン
サ、５４は信号ＣＯＭＰＡＲＥのＨ区間で閉じるスイッ
チである。

【００４８】カウント値が期待値より小のため“周波数
が低い”と判定されて、信号ＳＬＯＷがＨになった場合
には、ＳＬＯＷ＝Ｈ区間でスイッチ４３が閉じるので、
次の周波数測定区間（信号ＲＳＴの区間）の信号ＣＯＭ
ＰＡＲＥ＝Ｌでスイッチ５４が開く位相検出区間（ＥＸ
ＴＩＮ＝Ｈ）において、その時の外部入力ディジタル信
号ＥＸＴＩＮと内部出力ディジタル信号ＩＮＴＯＵＴの
位相差によらずに、すべてアップ信号ＵＰを出力するの
と同等に４１の電荷をコンデンサ５３へチャージする。
これにより強制的に周波数を上昇させて、カウント値Ｃ
ＯＵＮＴを期待値ＥＸＰＥＣＴに近付ける。

【００４９】一方、カウント値が期待値より大のため
“周波数が高い”と判定されて、信号ＦＡＳＴの反転信
号ＦＡＳＴＢがＬになった場合には、反転信号ＦＡＳＴ
Ｂ＝Ｌ（即ち、ＦＡＳＴ＝Ｈ）区間でスイッチ４８が閉
じるので、次の周波数測定区間の位相検出区間（ＥＸＴ
ＩＮ＝Ｈ）において、その時の外部入力ディジタル信号
ＥＸＴＩＮと内部出力ディジタル信号ＩＮＴＯＵＴの位
相差によらずに、すべてダウン信号ＤＯＷＮを出力する
と同等にコンデンサ５３から電荷をディスチャージす
る。これにより強制的に周波数を下降させて、カウント
値ＣＯＵＮＴを期待値ＥＸＰＥＣＴに近付ける。

【００５０】これが上記の強制引き込みの内容であり、
カウント値ＣＯＵＮＴが期待値ＥＸＰＥＣＴの範囲に入
るまで、すなわち信号ＬＯＣＫがＨになるまで、この強
制引き込みを継続する。

【００５１】従って、本実施形態によれば、図５の位相
検出回路１０のみであると誤ロックするようなレンジま
で広げても、上記の強制引き込みにより正しく負帰還が
かかるので正常にロックすることができる。

【００５２】第２の位相検出回路４０におけるＵＰ、Ｄ
ＯＷＮ、ＣＯＭＰＡＲＥ信号に対する位相電圧変換機能
は、図７の第２の位相検出回路２１と同様であり、第２
の位相検出回路４０から出力する位相検出電圧は次段の
ＬＰＦ５５を経てＶＣＯ６０に受け渡される。ＬＰＦ５
５は例えば抵抗器ＲとコンデンサＣにより構成すること
ができる。

【００５３】図１１のフローチャートは図８〜図１０に
示す本実施形態の回路の全体の動作手順の概略を示す。
タイミング生成回路３２から発生される信号ＦＣＬＫが
立ち下がると、信号ＲＳＴが信号ＭＣＬＫの１／２の期
間だけＨになる。この信号ＲＳＴの立ち上がりによりエ
ッジカウンタ３３のＤ型フリップフロップ３３１、３３
２、３３３をクリア（リセット）し、エッジカウンタ３
３がクリアされたところから周波数測定区間になり、エ
ッジカウンタ３３がスタートする。すなわち、エッジカ
ウンタ３３はその周波数測定区間の信号ＩＮＴＯＵＴの
エッジを信号ＦＣＬＫが立ち上がるまでカウントする
（ステップＳ１）。

【００５４】次に、周波数測定区間の最初に信号ＦＣＬ
Ｋが信号ＭＣＬＫの１／２期間だけＨになる。比較回路
３４において、信号ＦＣＬＫの立ち上がりで、エッジカ
ウンタ３３のエッジカウント値（以下、カウント値と称
する）をサンプリングのためラッチ３４２、３４３に取
り込む（ステップＳ２）。

【００５５】そのサンプリングしたカウント値とあらか
じめ決めた所定の期待値とが一致するか否かを判断し
（ステップＳ３）、カウント値が期待値と一致するとき
は、周波数判定結果の信号ＬＯＣＫをＨにして、この信
号を第１の位相検出回路３５へ送り、通常モードによる
引き込み動作を行わせる（ステップＳ４）。その後、制
御は最初のステップＳ１に戻るが、この通常引き込み動
作自体は次の信号ＦＣＬＫが立ち上がるまで（Ｓ２）続
く。

【００５６】一方、サンプリングしたカウント値が期待
値と一致しないときは、強制引き込み動作状態に入り、
そのカウント値が期待値よりも大きいか否かを判断して
（ステップＳ５）、カウント値が期待値よりも大きいと
きには周波数判定結果の信号ＦＡＳＴをＨにして（フラ
グを立てて）、この信号を第２の位相検出回路４０に送
り、強制ダウンモードの引き込み動作を行わせて強制的
に周波数を下降させる（ステップＳ６）。その後、制御
は最初のステップＳ１に戻るが、この強制引き込み動作
自体は次の信号ＦＣＬＫが立ち上がるまで（Ｓ２）続
く。

【００５７】また、カウント値が期待値よりも小さいと
きには周波数判定結果の信号ＳＬＯＷをＨにして（フラ
グを立てて）、この信号を第２の位相検出回路４０に送
り、強制アップモードの引き込み動作を行わせて強制的
に周波数を上昇させる（ステップＳ７）。その後、制御
は最初のステップＳ１に戻るが、この強制引き込み動作
自体は次の信号ＦＣＬＫが立ち上がるまで（Ｓ２）続
く。

【００５８】図１２および図１３はそれぞれ図８〜図１
０に示す本実施形態の回路の出力信号のタイミングを示
す。

【００５９】図１２は周波数が速い場合のタイミングを
示す。内部出力ディジタル信号ＩＮＴＯＵＴの周波数が
外部入力ディジタル信号ＥＸＴＩＮに比べて速い場合
は、上記のように信号ＦＣＬＫの立ち上がりで、エッジ
カウンタ３３のカウント値が期待値よりも大きいと判定
され、その周波数判定結果の信号ＦＡＳＴがＨとなり、
信号ＬＯＣＫがＬとなる。このＦＡＳＴ＝Ｈの状態デー
タにより第２の位相検出回路４０でダウン信号ＤＯＷＮ
をＨにする。この強制ダウンモードの引き込み動作によ
り強制的に周波数を下降させる。この強制引き込み動作
は次の信号ＦＣＬＫが立ち上がるまで続く。なお、信号
ＬＯＣＫがＨの時は通常の引き込み動作を行う。

【００６０】図１３は周波数が遅い場合のタイミングを
示す。内部出力ディジタル信号ＩＮＴＯＵＴの周波数が
外部入力ディジタル信号ＥＸＴＩＮに比べて遅い場合
は、上記のように信号ＦＣＬＫの立ち上がりで、エッジ
カウンタ３３のカウント値が期待値よりも小さいと判定
され、その周波数判定結果の信号ＳＬＯＷがＨとなり、
信号ＬＯＣＫがＬとなる。このＳＬＯＷ＝Ｈの状態デー
タにより第２の位相検出回路４０でアップ信号ＵＰをＨ
にする。この強制アップモードの引き込み動作により強
制的に周波数を上昇させる。この強制引き込み動作は次
の信号ＦＣＬＫが立ち上がるまで続く。

【００６１】以上のように、本発明の第２の実施形態に
よれば、位相合わせの対象の信号の周波数を検知するエ
ッジカウント周波数検出回路を位相検出回路に付加し
て、入力信号のエッジをカウントするエッジカウンタの
カウント値が期待値と一致しないときに周波数が速いま
たは遅いと判定して、誤ロックを避けるための強制引き
込み動作を行うようにしているので、誤ロックせずに、
かつ外部入力ディジタル信号ＥＸＴＩＮのデューティに
関係なく正しく機能するＸＯＲタイプの位相検出回路を
提供できる。

【００６２】

【発明の効果】以上説明してきたように、本発明によれ
ば、誤ロックせずに、かつ位相合わせの対象となる信号
のデューティ（ｄｕｔｙ）に依存しない位相周波数比較
器を提供できるので、非常にアプリケーションの幅が広
がると考えられる。

【００６３】さらに、本発明は内部出力ディジタル信号
（ＥＸＴＩＮ）に同期した位相検出回路であるので、他
のシステムに及ぶ影響は少ない。このため、本発明の位
相検出回路は高いＳ／Ｎ比（信号対雑音比）を要求され
るアプリケーションに最適である。

【図面の簡単な説明】

【図１】ＸＯＲを用いた従来のＸＯＲタイプの位相比較
器を示す回路図である。

【図２】図１の従来回路の出力例を示すタイミングチャ
ートである。

【図３】双方向レジスタ方式の従来の位相周波数検波回
路の構成例を示す回路図である。

【図４】図３の従来回路の出力例を示すタイミングチャ
ートである。

【図５】本発明の第１および第２の実施形態における第
１の位相検出回路の回路構成例を示す回路図である。

【図６】図５の第１の位相検出回路の出力例を示すタイ
ミングチャートである。

【図７】本発明の第１の実施形態における第２の位相検
出回路の回路構成例を示す回路図である。

【図８】本発明の第２の実施形態における全体の回路構
成例を示すブロック図である。

【図９】本発明の第２の実施形態におけるエッジカウン
ト周波数検出回路の詳細を示す回路図である。

【図１０】本発明の第２の実施形態における第２の位相
検出回路の回路構成例を示す回路図である。

【図１１】本発明の第２の実施形態における動作手順を
示すフローチャートである。

【図１２】本発明の第２の実施形態の回路の出力信号の
タイミングを示し、特に周波数が速い場合のタイミング
を示すタイミングチャートである。

【図１３】本発明の第２の実施形態の回路の出力信号の
タイミングを示し、特に周波数が遅い場合のタイミング
を示すタイミングチャートである。

【符号の説明】

１０ 第１の位相検出回路 １１，１２，１５，１６ インバータ（ＮＯＴ回路） １３，１４ ４入力ＮＯＲ回路 １７，１８，２０ バッファ １９ ３入力ＮＯＲ回路 ２１ 第２の位相検出回路 ２３，２４，２７ スイッチ ２６ コンデンサ ２８ ローパスフィルタ（ＬＰＦ；低域通過フィルタ回
路） ２９ 電圧制御発振器（ＶＣＯ） ３０ エッジカウント周波数検出回路 ３１ エッジ検出回路 ３２ タイミング生成回路 ３３ エッジカウンタ ３４ 比較回路 ３５ 第１の位相検出回路 ４０ 第２の位相検出回路 ４３〜５２，５４ スイッチ ５３ コンデンサ ５５ ローパスフィルタ ６０ 電圧制御発振器 ３１１，３１２，３２１〜３２４，３３１〜３３３ Ｄ
型フリップフロップ ３４２，３４３ ラッチ回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 外部入力ディジタル信号のＨレベルの区
   間において該外部入力ディジタル信号の立ち上がりエッ
   ジから内部出力ディジタル信号の立ち上がりエッジまで
   の期間を検出し、該検出した期間をレベルで示す第１位
   相検出信号を発生する第１位相検出手段と、 前記外部入力ディジタル信号のＨレベルの区間において
   前記内部出力ディジタル信号の立ち上がりエッジから前
   記外部入力ディジタル信号の立ち下がりエッジまでの期
   間を検出し、該検出した期間をレベルで示す第２位相検
   出信号を発生する第２位相検出手段と、 前記外部入力ディジタル信号のＬレベルの区間において
   前記第１位相検出信号に応じて前記外部入力ディジタル
   信号の立ち上がりエッジから前記内部出力ディジタル信
   号の立ち上がりエッジまでの期間に相当する第１の電荷
   を発生させ、前記第２位相検出信号に応じて前記内部出
   力ディジタル信号の立ち上がりエッジから前記外部入力
   ディジタル信号の立ち下がりエッジまでの期間に相当す
   る第２の電荷を発生させ、これら電荷を相殺した値によ
   り前記内部出力ディジタル信号の周波数を可変にする位
   相合わせ手段と、 を具備することを特徴とする位相周波数比較器。
2. 【請求項２】 前記位相周波数比較器は、ロック状態を
   示す信号に応じて作動し、アンロック時には作動しない
   ことを特徴とする請求項１に記載の位相周波数比較器。
3. 【請求項３】 前記外部入力ディジタル信号をｎ（ｎは
   自然数）分周することにより得られる基準フレーム間に
   存在する前記内部出力ディジタル信号のエッジを検出
   し、該エッジをカウントするエッジカウント周波数検出
   手段と、 該エッジカウント周波数検出手段でカウントされた前記
   エッジのカウント値と所定の基準値を比較することによ
   り基準周波数との周波数差を判定する周波数判定手段と
   をさらに具備し、 前記位相合わせ手段は、 前記周波数判定手段が前記周波数差を判定した場合には
   前記第１及び第２の電荷の内で一方の電荷の発生を抑え
   ることを特徴とする請求項１に記載の位相周波数比較
   器。