JP4628517B2 - 周波数制御装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、電圧制御され、高ビットレートデジタル信号からクロック信号を抽出するために、あるいは周波数を合成するために、周波数が不安定な入力信号によって制御される発振器ＶＣＯを含む回路ループを備える周波数制御装置に関する。
【０００２】
【従来の技術】
発振器ＶＣＯの周波数の制御は、データ信号を発信する発信器から発生する初期クロック信号をデジタルデータ信号から抽出するために、受信器内で行われる。被制御発振器ＶＣＯを使用する周波数合成は、チャネルを選択するのに正確な周波数を発生することが必要な無線送信器または無線受信器内で使用される。これら２つの適用における主な技術的課題は、ノイズの影響を受けたすなわちジッタを有する受信デジタル信号の中からクロック信号を抽出し、不安定な基準信号を基にして、選択された正確な周波数を合成することである。
【０００３】
本発明の適用例は、受信データの処理に必要なクロック信号を取り込むための数百Ｍｂｉｔ／秒までの高ビットレートデジタル送信の分野、および通常数ＧＨｚまでの高周波の合成のための無線設備の分野にある。
【０００４】
前出の２つの適用分野においては、発振器ＶＣＯと、プログラム可能とすることができ、被分割周波数の信号を供給するための発振器の出力部に接続された分周器と、被分割周波数信号と基準信号との間の位相の比較の結果、誤差信号を送出する位相比較器とを備える位相同期回路ＰＬＬを使用するのが一般的である。
増幅されフィルタを通った誤差信号が発振器ＶＣＯを制御する。
【０００５】
従来技術では、対象とする周波数が高い時の第１の問題は、ｋを定数とし、Ｎを可変カウントとし、Ｆｒを基準信号の周波数とする時、ｋ．Ｎ．Ｆｒに等しい任意の周波数の合成に必要なＮ分分周器を作製することである。Ｎが整数の場合には、発振器ＶＣＯにより、基準信号の周波数Ｆｒの倍数である周波数が発生する。しかしながら、Ｎを整数値に限定しないのが一般的であるため、ループ内に含まれる分周器がより複雑になり、高周波での作製が技術的に不可能になる。
【０００６】
第２の問題は、極めて安定した基準信号を位相比較器に供給する必要性に由来するものである。安定していない場合、基準信号のノイズは、発振器から出される合成信号内でｋ．Ｎ．倍される。
【０００７】
【発明が解決しようとする課題】
本発明は、クロック周波数での不安定な入力デジタル信号と、発振器ＶＣＯにより直接または間接的に生成されるクロック信号の間の周波数の比較に基づいた周波数制御装置であって、クロックの抽出にも周波数の合成にも使用され、その結果、抽出すべきクロック信号に対し、または入力信号内に強いジッタが存在する場合でも周波数が安定している合成すべきクロック信号に対し影響を及ぼさない平均値前後の入力信号の周波数の変動を受け入れる装置を提供することにより前出の問題を克服することを目的とする。
【０００８】
【課題を解決するための手段】
この目的のため、クロック信号の周波数と、デジタル入力信号の不安定周波数とが比較される、クロック信号を発生する電圧制御発振手段を備える周波数制御装置は、入力信号の各所定遷移に応答して、入力信号の連続する２つの遷移に対応する２対のタイミングであって１対内のタイミングが最大でもクロック信号の半周期に等しい所定の遅延により分割されるタイミングでクロック信号をサンプリングし、その結果、クロック信号の４つの状態信号が発生する手段と、クロック信号の周波数が入力信号の周波数よりはるかに低い間のみ４つの状態信号を１つの増分カウント信号にまとめ、クロック信号の周波数が入力信号の周波数よりはるかに高い間のみ４つの状態信号を１つの減分カウント信号にまとめる周波数比較器と、発振手段を使用してアナログ−デジタル変換器を介して増分カウントおよび減分カウントするための手段の内容に依存する制御電圧を印加するために、それぞれ増分カウント信号および減分カウント信号に応答して入力信号の所定遷移を増分カウントおよび減分カウントするための手段とを備えることを特徴とする。
【０００９】
本発明による周波数の比較は、概して知られている位相比較のための遷移に基づいてではなく、入力信号の２つの遷移に基づいて行われる。各遷移について２組のタイミングで入力される信号のサンプリングによって生じる４つの状態信号の組み合わせは、クロック信号の連続するサンプリング・タイミングに対応する３つの状態信号が同一である限り増分カウント信号を発生するための手段と、別の２つの状態信号に対応するクロック信号のサンプリング・タイミングに含まれるクロック信号のサンプリング・タイミングに対応する状態信号の一方が他の３つの状態信号と異なる限り減分カウント信号を発生するための手段とによって実現される。
【００１０】
好ましい実施形態によれば、前出の発生手段機能は、他の２つの状態信号に対応するクロック信号のサンプリング・タイミングを取り囲むクロック信号のサンプリング・タイミングに対応する２つの状態信号を受信する第１排他的ＯＲゲートと、他の２つの状態信号を受信する第２排他的ＯＲゲートと、第１排他的ＯＲゲートに直接接続され、符号変換器を介して、増分カウント信号を発生するための第２排他的ＯＲゲートに接続された第１ＡＮＤゲートと、第２排他的ＯＲゲートに直接接続され、符号変換器を介して、減分カウント信号を発生するための第１排他的ＯＲゲートに接続された第２ＡＮＤゲートとにより、周波数比較器内で実行される。
【００１１】
サンプリングするための手段は、好ましくは遷移信号および所定の遅延量だけ遅延された遷移信号を発生するために入力信号内の所定の遷移を検出するための手段と、それぞれ状態信号を発生し、クロック信号を受信する第１フリップフロップと、第１フリップフロップの直接出力部に接続された入力部とをそれぞれ有する２対のフリップフロップとを備える。遷移信号および遅延遷移信号は、対のフリップフロップのクロック入力部にそれぞれ印加される。
【００１２】
特に、入力信号が不安定周波数クロック信号である時には遷移を検出するための手段は全デジタル方式である。この場合、遷移を検出するための手段は、入力信号の半周波数でクロック信号を発生するための四分分周器と、遷移信号および遅延された遷移信号をそれぞれ発生するために半周波数のクロック信号の２つの半周期のうちの１つの間、入力信号の遷移および入力信号の補信号内の遷移を選択するためのデジタル手段とを備える。
【００１３】
ノイズの影響を受けたデータ入力デジタル信号内からクロック信号を抽出するのに周波数制御装置を使用する時には、装置は、クロック信号およびこの信号の補信号の中から、入力データ信号と最も同位相になり、入力信号を読むのに用いられるクロック信号を選択するために、４つの状態信号のうちの２つに応じて入力信号とクロック信号の位相を比較するためにサンプリングするための手段に接続された手段を備える。このように、出力クロック信号は、当初発信器から発信された取り込みクロック信号である。
【００１４】
好ましい実施形態によれば、位相を比較するための手段は、対のフリップフロップのうちの第１または第２フリップフロップによって発生される状態信号がそれぞれ第１および第２状態、ならびに第２および第１状態にある時、クロック信号および補信号を選択するラッチフリップフロップ論理手段を備える。
【００１５】
周波数を合成するのに周波数制御装置を使用する時には、装置は、サンプリングするための手段に印加すべき入力信号として、プログラム周波数の少なくとも４倍を上回る安定周波数を有する単位クロック信号から、プログラム周波数に等しいそれぞれの周期数についての平均周波数を有する不安定な基準クロック信号を管理するためのプログラム可能分周器を備え、プログラム周波数とそれぞれの周期数との比は一定である。
【００１６】
したがって単位クロック信号の周波数は、プログラム可能分周器内でプログラム可能な最高周波数の４倍を上回る。
【００１７】
基準クロック信号は、たとえばクォーツクロックから発振される単位クロック信号の安定周波数の、プログラムによる偶数または非偶数分割の結果として生じる可変周波数を有する。基準信号周波数の変動は、主として、サンプリングするための手段と、周波数比較器と、増分減分カウント手段と発振器とを備える制御ループ内で抑制され、したがって発振器から発振される合成周波数は、基準クロック周波数の平均値の倍数に等しい安定した所望の周波数である。従来技術と比較した場合、本発明によれば、知られている合成ループ内のプログラム可能分周器を固定分周器に置き換えることができる。
【００１８】
本発明の好ましい実施形態によれば、プログラム可能分周手段は、加算器と、単位クロック信号の周波数の速度にされ加算器の出力部に合計を記録するバッファレジスタとを備え、加算器が、前記合計を、プログラム可能周波数に関連付けられた前記それぞれの数に加算する。
【００１９】
基準クロック信号内の循環比のひずみをなくす目的から、プログラム可能分周手段は、基準クロック信号を発生するために、バッファレジスタから前記合計の上位ビットを受信する二分分周器を備える。
【００２０】
特に周波数合成に関する適用の場合、発振手段は、ループフィルタを介して増分カウントおよび減分カウントするための手段によって電圧制御される少なくとも１つの発振器と、前記クロック信号を発生させるために、発振器から発生する信号の周波数を一定比で分割するための分周器とを備える。好ましくは一定比は２の累乗である。ループフィルタは、プログラム可能分周器内での分周によって生じる単位クロック信号の高調波を特にろ波する。
【００２１】
本発明の他の特徴および長所は、対応する添付の図面を参照して行う本発明の好ましい実施形態についての以下の説明を読むことによりより明らかになろう。
【００２２】
【発明の実施の形態】
図１を参照すると、受信器すなわち通信端末内のクロック抽出回路ＥＨとしての周波数制御装置は、位相および周波数比較器ＣＰＦと電圧制御発振器ＶＣＯとを備える。比較器ＣＰＦは、通信送信器からの送信後に再整形される入力データデジタル信号Ｄｉｎと発振器ＶＣＯから供給されるクロック信号Ｈとが印加される２つの入力部を有する。比較器ＣＰＦ内で信号ＤｉｎおよびＨの位相を比較することにより、同期で同位相の出力データ信号Ｄｏｕｔおよび取り込み出力クロック信号Ｈｏｕｔが発生する。比較器ＣＰＦ内で信号ＤｉｎおよびＨの周波数を比較することにより、発振器ＶＣＯを直接電圧制御するための可変電圧アナログ制御信号ＶＣが生じ、その結果、データ信号Ｄｉｎの平均クロック周波数に設定された周波数を有するクロック信号Ｈが生じる。
【００２３】
位相および周波数比較器ＣＰＦ内では、位相の比較は四段サンプリング回路１と位相比較器２とを使用して行われ、周波数の比較は、サンプリング回路１と、周波数比較器３と、可逆カウンタ４と、デジタル−アナログ変換器（ＣＮＡ）５とを使用して行われる。
【００２４】
図２を参照すると、サンプリング回路１は、データ信号Ｄｉｎのための回路ＥＨの入力端子１Ｅに直接接続された入力部および遅延線１１を介して接続された入力部の都合２つの入力部と、２つのカスケード遅延線１２および１３に接続された１つの出力部とを有する排他的ＯＲゲート１０を備える。第３の遅延線１３は、可逆カウンタ４のクロック入力部Ｃにサンプリング信号ＨＥを供給する。発振器ＶＣＯから供給されるクロック信号Ｈは、サンプリング回路１のクロック信号入力部１Ｈを経て、２対のカスケードＤフリップフロップ１４〜１５および１６〜１７のうちの第１フリップフロップ１４および１６のデータ入力部に印加される。第１対のフリップフロップ１４および１５のクロック入力部は排他的ＯＲゲート１０の出力部に接続され、第２対のフリップフロップ１６および１７のクロック入力部は第２遅延線１２の出力部に接続される。各対内で、第１フリップフロップ１４、１６の出力部Ｑは第２フリップフロップ１５、１７の入力部Ｄに接続される。フリップフロップ１４〜１７の出力部Ｑは、周波数比較器３の４つの入力部にそれぞれ接続される四段サンプリング回路１の出力部Ｑ１〜Ｑ４をそれぞれ構成する。サンプリング回路内の対の第１フリップフロップ１４および１６の出力部Ｑ１およびＱ３のみが、位相比較器２の２つのクロック選択入力部に接続される。
【００２５】
サンプリング回路１は、入力データ信号Ｄｉｎが遷移する毎に発振器ＶＣＯから発生するクロック信号Ｈの状態を、位相比較器２と周波数比較器３とに供給する。
【００２６】
入力データ信号Ｄｉｎの立ち上がりおよび立ち下がりは、排他的ＯＲゲート１０と、ゲート１０の一方の入力部に直接印加される入力データ信号Ｄｉｎの公称半周期よりも少ない遅延をゲート１０の他方の入力部に課す第１遅延線１１とを使用して検出される。遅延Ｒ１は、排他的ＯＲゲート１０の出力部における遷移信号内のサンプリング・パルスの幅を規定する。データ信号Ｄｉｎの状態が変わる毎にゲート１０の出力部から供給されるサンプリング・パルスは、４つのＤ型フリップフロップ１４から１７へのクロック信号Ｈの状態の記録を指令する。
【００２７】
変形形態では、信号Ｄｉｎの立ち上がりおよび立ち下がりを検出する代わりに、立ち上がりのみまたは立ち下がりのみが検出される。たとえば、遅延線１１の後ろに符号変換器を挿入し、排他的ＯＲゲートをＡＮＤゲートに置き換えることにより、所定の立ち下がりが検出される。
【００２８】
フリップフロップ１４および１５は、タイミングＴｎにおいてデータ信号Ｄｉｎの遷移に、タイミングＴｎ−ｋにおいて信号Ｄｉｎの１つ前の遷移にそれぞれ応答して、信号Ｈの状態を記録する。整数ｋは、連続する２つの遷移を分割する信号Ｄｉｎの基本ビット間隔すなわち基本半間隔の変数を指定する。同様に、フリップフロップ１６および１７は信号Ｈの別の２つの状態を記録するが、これには第２遅延線１２により遅延された遷移信号によって課せられた所定の遅延ｄｔが伴っている。したがってフリップフロップ１６はタイミングＴｎ＋ｄｔにおける信号Ｈの状態を記録し、フリップフロップ１７はタイミングＴｎ−ｋ＋ｄｔにおける信号Ｈの状態を記録する。ＴＨをサンプリングすべきクロック信号Ｈの周期とする時、遅延線１２によりもたらされる遅延ｄｔは最大でもＴＨ／２に等しい。
【００２９】
第３遅延線１３は、可逆カウンタ４のクロック入力部に印加されるサンプリング信号ＨＥが、周波数比較器３から供給される２つの論理信号Ｈ＋およびＨ−と同位相になるよう、遅延Ｒ２を課す。この時、これら３つの信号ＨＥ、Ｈ＋およびＨ−は可逆カウンタ４に印加される。
【００３０】
各遅延線は一連の符号変換器で作製することができる。
【００３１】
次に図３を参照すると、位相比較器２は主として、２つの符号変換器２０および２１から成るラッチフリップフロップと、２つの入力部を有する２つのＮＡＮＤゲート２２、２３と、それぞれ３つ、２つの入力部をもつ２つのＮＡＮＤゲート２４、２５と、符号変換器２６と、排他的ＯＲゲート２７と、Ｄフリップフロップ２８とを備える。
【００３２】
サンプリング回路１の第１フリップフロップ１４の出力部Ｑ１は、ＮＡＮＤゲート２２の第１入力部に直接接続され、符号変換器２１を通してＮＡＮＤゲート２３の第２入力部に接続される。前記結合と対称的に、サンプリング回路１の第２対の第１フリップフロップ１６の出力部Ｑ３は、ゲート２３の第１入力部に直接接続され、符号変換器２０を通してゲート２２の第２入力部に接続される。フリップフロップＲＳにおける場合と同様に、ＮＡＮＤゲート２４および２５の第１入力部はそれぞれゲート２２および２３の出力部に接続され、ゲート２４および２５の第２入力部はそれぞれゲート２５および２４の出力部に接続される。位相比較器２のリセット入力部ＲＥＳはＮＡＮＤゲート２４の第３入力部に接続され、ゲート２４の出力部を「１」の状態にすることにより、装置ＥＨの電源入り時に位相比較器を初期化するのに使用する。また、ゲート２４の出力部は符号変換器２６を介して、第２入力部が発振器ＶＣＯからクロック信号Ｈを受信する排他的ＯＲゲート２７の第１入力部に接続される。ゲート２７の出力部は、フリップフロップ２８のクロック入力部に取り込みクロック信号Ｈｏｕｔを供給する。フリップフロップ２８の入力部Ｄはサンプリング回路１の入力１Ｅと同じであり、入力データ信号Ｄｉｎを受信する。フリップフロップ２８の出力部Ｑは、クロック信号Ｈｏｕｔと同位相のデータ信号Ｄｏｕｔを供給する。
【００３３】
位相比較器２は、クロック信号Ｈが「良好な」周波数であるとみなされている、すなわち後述する周波数比較器３内での処理によりデータ信号Ｄｉｎの平均周波数と同期していることを知った上で、信号Ｈおよびこの信号の補数
【外４】
Figure 0004628517
の中から、入力データ信号Ｄｉｎと最も同位相になるクロック信号を選択して入力データ信号Ｄｉｎを読み取るためにラッチフリップフロップ２０〜２５は、各時間インターバルｄｔの間、クロック信号Ｈの立ち上がりを探す。
【００３４】
Ｑ１＝０かつＱ３＝１の時、ＮＡＮＤゲート２４の第１入力部、すなわちＲＳフリップフロップ２４〜２５の入力部Ｒは「１」の状態にあり、信号ＨおよびＤｉｎはほぼ同位相になる一方、ゲート２４の出力部は「０」の状態になり、ゲート２７は、フリップフロップ２８内のデータ信号Ｄｉｎを読むための補信号
【外５】
Figure 0004628517
を選択する。反対にＱ１＝１かつＱ３＝０の時、ＮＡＮＤゲート２５の第１入力部、すなわちＲＳフリップフロップ２４〜２５の入力部Ｓは「１」の状態にあり、信号ＨおよびＤｉｎはほぼ逆位相になる一方、ゲート２４の出力部は「１」の状態になり、ゲート２７は、フリップフロップ２８内のデータ信号Ｄｉｎを読むためのクロック信号Ｈを選択する。Ｑ１＝Ｑ３＝「０」の時、あるいはＱ１＝Ｑ３＝「１」の時、ゲート２４および２５の第１の入力は２つとも「１」の状態にあり、ゲート２４の出力部の以前の状態が維持され、ゲート２７により以前選択された信号
【外６】
Figure 0004628517
またはＨは保存される。後者の場合、データ信号ＤｉｎがＴＨ／２−ｄｔに等しい最大振幅Ｇｍａｘを有するジッタを含むとしても、なされた選択は依然として正しい。
【００３５】
下記位相比較器２の論理状態は以下の真理値表にまとめられている。
【表１】
Figure 0004628517
【００３６】
変形形態では、ＮＡＮＤゲート２２および２３の第１入力部にそれぞれ接続された符号変換器２０および２１の入力部が、出力Ｑ３およびＱ１の代わりに、サンプリング回路の出力Ｑ４およびＱ２に接続される。
【００３７】
周波数比較器３内では、位相比較器２内の遷移Ｔｎ上に関してではなく、データ信号Ｄｉｎの連続する２つの遷移Ｔｎ−ｋおよびＴｎに関しての時間インターバルｄｔ内のクロック信号Ｈの状態が分析される。この分析では、ゲート１０によって検出される信号Ｄｉｎの各遷移に対応して、前記の各遷移に先行する第１遷移に対応する連続するタイミングＴｎ−ｋおよびＴｎ−ｋ＋ｄｔにおけるクロック信号Ｈの状態Ｑ２およびＱ４と、前記各遷移と同じ第２遷移に対応する連続するタイミングＴｎおよびＴｎ＋ｄｔにおけるクロック信号Ｈの状態Ｑ１およびＱ３とを記録するために、サンプリング回路１内の４つのフリップフロップ１４〜１７を必要とする。
【００３８】
連続する４つの状態のうちの３つが同一、すなわち
【数１】
Figure 0004628517
であれば、クロック信号Ｈの周期はデータ信号Ｄｉｎの周期内に含まれ、信号Ｈは速度が過度に高くなる、すなわちデータ信号Ｄｉｎに対し位相進みとなる。タイミングＴｎ−ｋ＋ｄｔおよびＴｎにおいて信号Ｈの中間状態Ｑ４およびＱ１のうちの１つが他の３つとは異なる場合、すなわち
【数２】
Figure 0004628517
の場合、信号Ｈの周期は信号Ｄｉｎの周期よりも長く、信号Ｈは速度が過度に低くなり、データ信号Ｄｉｎに対し位相遅れとなる。他方、状態Ｑ１とＱ３が同一かつ状態Ｑ２とＱ４が同一である時、あるいは状態Ｑ１とＱ３が異なりかつ状態Ｑ２とＱ４が異なる時、信号ＨおよびＤｉｎは、ほぼ同周波数、同位相、同じ位相象限、あるいは例外的には、極めて異なる周波数（帯域外）になる。
【００３９】
たとえばタイミングＴｎ−ｋおよびＴｎ−ｋ＋ｄｔにおいて信号Ｈが状態Ｑ２＝「０」かつＱ４＝「１」であって、タイミングＴｎおよびＴｎ＋ｄｔにおいて信号Ｈが状態Ｑ１＝「１」かつＱ３＝「１」であると、周波数比較器３はそこから、信号Ｈは速度過多であると判断する。
【００４０】
その場合の周波数比較器３の真理値表は以下の通りである。
Ｔｎ Ｔｎ＋ｄｔ Ｔｎ−ｋ Ｔｎ−ｋ＋ｄｔ
Ｑ１ Ｑ３ Ｑ２ Ｑ４ 決定 Ｈ＋ Ｈ−
０ ０ １ ０ Ｈは速度過多 １ ０
０ ０ ０ １ Ｈは速度過小 ０ １
０ ０ ０ ０ 補正なし ０ ０
０ ０ １ １ 補正なし ０ ０
０ １ １ １ Ｈは速度過小 ０ １
０ １ ０ ０ Ｈは速度過多 １ ０
０ １ ０ １ 補正なし ０ ０
０ １ １ ０ Ｈは帯域外 ０ ０
１ ０ １ １ Ｈは速度過多 １ ０
１ ０ ０ ０ Ｈは速度過小 ０ １
１ ０ １ ０ 補正なし ０ ０
１ ０ ０ １ Ｈは帯域外 ０ ０
１ １ １ ０ Ｈは速度過小 ０ １
１ １ ０ １ Ｈは速度過多 １ ０
１ １ １ １ 補正なし ０ ０
１ １ ０ ０ 補正なし ０ ０
【００４１】
上記表において「帯域外」という判断は、受信データ信号Ｄｉｎが過度に高いまたは低い周波数にあり、発振器ＶＣＯの捕捉帯の外にあること、あるいは規格外のジッタを含むことを意味する。この場合、
【数３】
Figure 0004628517
を果たしサンプリング回路１の４つの出力部Ｑ１〜Ｑ４に接続された論理回路（図示せず）は、エラー信号を発生することが好ましい。
【００４２】
下記真理値表は以下の論理式を満たす。
【数４】
Figure 0004628517
【００４３】
図４に示す周波数比較器３は、上記２つの論理式にしたがい、２つの排他的ＯＲゲート３０および３１と、２つの符号変換器３２および３３と、２つの入力部を有する２つのＡＮＤゲート３４および３５を備える。サンプリング回路１の出力部Ｑ１およびＱ４はゲート３０の入力部に接続され、サンプリング回路１の出力部Ｑ２およびＱ３はゲート３１の入力部に接続される。ゲート３０の出力部はゲート３４の第１入力部に直接接続され、符号変換器３２を経てゲート３５の第２入力部に接続される。対称的に、ゲート３１の出力部はゲート３５の第１入力部に直接接続され、符号変換器３３を経てゲート３４の第２入力部に接続される。ゲート３４および３５の出力部はそれぞれ論理信号Ｈ＋およびＨ−を供給する。
【００４４】
このように周波数比較器３は、入力データ信号Ｄｉｎの周期と、発振器ＶＣＯのクロック信号Ｈの周期との間の誤差の方向を分析する。この誤差の方向は、可逆カウンタ４の加算入力部Ｕと減分入力部Ｄにそれぞれ印加される論理信号Ｈ＋およびＨ−の状態によって示される。
【００４５】
加算論理信号Ｈ＋は、「１」の状態にある限り、サンプリング信号ＨＥの各パルスにより可逆カウンタが１つずつ増分し、過度に遅かったクロック信号Ｈの周波数を増加させ発振器ＶＣＯの制御電圧ＶＣを増加させるよう、可逆カウンタ４を加算モードにする。逆も同様に、減分論理信号Ｈ−は、「１」の状態にある限り、サンプリング信号ＨＥの各パルスにより可逆カウンタが１つずつ減分し、過度に速かったクロック信号Ｈの周波数を下げ発振器ＶＣＯの制御電圧ＶＣを減少させるよう、可逆カウンタを減分モードにする。可逆カウンタは、発振器ＶＣＯがこのクロック周波数の平均周波数で長時間平均して動作するよう、入力信号のクロック周波数の変動を「平準化する」。デジタル−アナログ変換器５は可逆カウンタ４の可変デジタル内容を、発振器ＶＣＯの制御入力部に印加される制御電圧ＶＣに変換する。
【００４６】
可変カウンタ４の容量は、発振器ＶＣＯが発振する周波数について所望する精度によって異なる。
【００４７】
データ信号Ｄｉｎがジッタを有する場合、このジッタの振幅は、ＴＤが入力データ信号Ｄｉｎのデータレートに対応する周期であるＧｍａｘ＝ＴＤ／２−ｄｔのような最大値Ｇｍａｘに達することがある。
【００４８】
本発明による周波数制御装置の第２実施形態によれば、本装置は図５に示すような周波数合成器ＳＦである。合成器には、好ましくは、後述するようなサンプリング回路１に対して変更されたサンプリング回路８と、周波数比較器３と、可逆カウンタ４と、ループ低域フィルタＦＬと、デジタル−アナログ変換器５と、電圧制御発振器ＶＣＯとがある。固定分周器６は、合成クロック信号ＨＳを発生する発振器ＶＣＯの出力部を、サンプリング回路８のクロック信号入力部１Ｈに接続する。分周器６は、分割クロック信号ＨＤを発生するために合成信号ＨＳの周波数を整数比Ｍで分割する。
【００４９】
このようにして周波数合成器ＳＦは、クロック抽出装置ＥＨと同様に、ループ状に配置された回路で周波数の比較を行う。
【００５０】
周波数合成器ＳＦは、プログラム可能周波数基準クロック信号Ｈｒをサンプリング回路８の入力データ信号１Ｅの入力部に印加するためのプログラム可能分周器７も含む。
【００５１】
周波数合成器ＳＦ内では、発振器ＶＣＯから送出されるクロック信号ＨＳの周波数ＦＳが、分周器６内で固定整数比Ｍで分割される。Ｍは整数であり、好ましくは２の累乗である。Ｆｒを基準クロック信号の周波数とすると、ＦＳは発振器ＶＣＯの一定状態におけるＦｒ．Ｍに等しい。
【００５２】
１≦ｉ≦ＩおよびＦＳｉ＜ＦＳ（ｉ＋１）など整数の指数ｉを有するＩ個の序列周波数の集合ＦＳ１、．．．ＦＳｉ、．．．ＦＳＩを得るためには、Ｆｒｉ＜Ｆｒ（ｉ＋１）である基準信号Ｈｒ１、．．．Ｈｒｉ、．．．ＨｒＩの周波数Ｆｒ１、．．．Ｆｒｉ、．．．ＦｒＩを同数個合成しなければならない。バイナリカウンタを備える知られている分周器を使用して正確に基準周波数を合成するためには、最大でも周波数が周波数Ｆｒ１、．．．Ｆｒｉ、．．．ＦｒＩの最小公倍数（ＰＰＣＭ）に等しいクロック信号によりこの分周器を制御しなければならないが、これは、特に整数Ｉが大きく周波数Ｆｒ１およびＦｒＩが高い時には実現がほぼ不可能である。
【００５３】
本発明による周波数合成器ＳＦは、基準周波数Ｆｒ１、．．．Ｆｒｉ、．．．ＦｒＩが、Ｐ１＝Ｆｒ１／ｐ、．．．Ｐｉ＝Ｆｒｉ／ｐ、．．．ＰＩ＝ＦｒＩ／ｐが整数であるような最大公約整数（ＰＧＣＤ）を有するという仮定に基づいており、選択された数Ｐｉに応じて所望の基準信号の周期Ｔｒｉを計算する。ＴＵ≦ＴｒＩ＝１／ＦｒＩなどの選択基準信号の周期の計算のための周期の単位をＴＵとし、Ｐ１＝１の場合に得られる合成可能最低周波数をＦＢ＝Ｆｒ１とする。
周波数ＦＢに対応する周期ＴＢは、基準周波数Ｆｒ１〜ＦｒＩに対応する全周期の中で周期として最大の値ＴＵを含む。この整数をＮとする。すると以下の式が導かれる。
ＴＢ＝Ｎ．ＴＵ＝１／ｐ、
周波数の単位ＦＵ＝１／ＴＵ＝ｐ．Ｎかつ
選択基準の信号周期Ｔｒｉ＝１／Ｆｒｉ＝ＴＵ．Ｎ／Ｐｉ。
【００５４】
その結果、基準信号Ｈｒｉの周期Ｔｒｉを計算することは結局、数Ｎの中に数Ｐｉが何回含まれているかを計算することになることがわかる。この目的のため本発明は、数Ｎが得られるまで頻度ＴＵで数Ｐｉ自身を加算し、計算の結果がＮ／２未満であれば「０」の値のサンプルを発生させ、そうでない場合には「１」の値のサンプルを発生させることを提案する。
【００５５】
しかしながら、合成すべき基準信号Ｈｒｉの周波数Ｆｒｉに関連付けられた数Ｐｉは、計算の後、必ずしも整数Ｎの整数約数となるとは限らない。第１周期Ｔｒｉ、次に最初の周期に続く第２周期Ｔｒｉ、次に第２に続く第３周期というように（Ｐｉ）番目の周期まで、周期ＴＵの末尾単位に現れるＰｉ未満のオーバーフローをｒ１、ｒ２、ｒ３．．．ｒＰｉとする。連続する「周期」Ｔｒｉは
−第１周期Ｔｒｉ：Ｔ１＝ＴＵ（Ｎ＋ｒ１）／Ｐｉ；
−第２周期Ｔｒｉ：Ｔ２＝ＴＵ（Ｎ−ｒ１＋ｒ２）／Ｐｉ；
−第３周期Ｔｒｉ：Ｔ３＝ＴＵ（Ｎ−ｒ２＋ｒ３）／Ｐｉ；
−第Ｐ番目の周期Ｔｒｉ：Ｔｐｉ＝ＴＵ（Ｎ−ｒＰｉ−１＋ｒＰｉ）／Ｐｉ；と書くことができ、
数（Ｎ＋ｒ１）、（Ｎ−ｒ１＋ｒ２）、（Ｎ−ｒ２＋ｒ３）、．．．、（Ｎ−ｒＰｉ−１＋ｒＰｉ）はＰｉの整数倍数である。これら最後の数ＮＰｉ＋ｒＰｉの合計はＰｉの倍数であるので、最後のオーバーフローｒＰｉは０に等しい。
【００５６】
したがって、Ｐｉ個の連続する合成周期Ｔｒｉの合計はＮ．ＴＵに等しく、時間Ｎ．ＴＵで発生する平均周期は
【数５】
Figure 0004628517
に等しい。
【００５７】
合成器によって生じる周期の平均は所望する値Ｔｒｉに等しい。第１、第２、第３、．．．、第Ｐ周期Ｔｒｉに対応する各計算サイクルにおいて、周期ＴｒｉはＴＵの誤差で発生されるため、発生された信号は周波数変調される。したがって、ジッタの最大振幅はＴＵに等しい。周波数比較器３は、サンプリング回路８の入力部１Ｅに印加される基準信号Ｈｒの半周期に等しい最大ジッタを許容する。ＴｒＩは周期Ｔｒ１〜ＴｒＩ全体のうちでもっとも短い周期であるため、不等式ＴＵ≦ＴｒＩ／２が満たされなければならず、合成器が動作するためにはＦＵ≧２．ＦｒＩでなければならない。
【００５８】
また、循環加算によって生じる信号は０．５に等しい循環比を有さない。循環比のひずみをなくすためにはこの信号の周波数を１／２にする必要があるが、この条件は不等式ＦＵ≧２．ＦｒＩ＝４．Ｆｒを適用することにより満たされる。
【００５９】
図６は、上述の機能上の特性を有するプログラム可能分周器７を示す図である。分周器は、２つの入力ポートＡ１およびＡ２を有する加算器７０と、バッファレジスタ７１と、フリップフロップ７２を有する二分分周器とを備える。好ましくは、加算器７０は、２乗すなわちＮ＝２ｑの容量を有し、合成すべき周波数Ｆｒｉをプログラムするためのｑビット符号化整数Ｐｉを第１入力部で受信し、レジスタ７１を介して加算器の第２入力部Ａ２に印加されるｑビット符号化結果Ｒに整数Ｐｉを付加する。レジスタ７１は加算器７０の出力ポートに接続された入力ポートを有し、そのｑ個の出力部は加算器の第２入力ポートＡ２に接続され、その最上位ビット出力部ＢＲ（ｑ−１）はフリップフロップ７２のクロック入力部に接続される。レジスタ７１は、４Ｆｒを上回る周波数を有するクロック信号ＨＵの速度で作動する。クロック信号ＨＵは安定しており、純度が高くノイズが極めて少ない周波数発生源を構成する、通常数メガヘルツのクォーツクロックによって発生する。フリップフロップ７２は二分分周器２を形成し、入力部Ｄに接続された補完出力部
【外７】
Figure 0004628517
を有し、出力部Ｑから選択基準クロック信号Ｈｒを供給する。
【００６０】
基準信号Ｈｒは、プログラムされた周波数ＦｒｉがＰｉ個の周期Ｔｒｉ＝１／Ｆｒｉ全ての平均でしか得られないプログラム可能分周器７内で発生するため、周波数変調される。図５に示す、周波数比較器３を含む周波数制御ループは、基準信号Ｈｒに変動があっても、発振器ＶＣＯから送出されるクロック信号ＨＳ内のプログラム周波数ＦＳを、基準信号の周波数Ｆｒ＝Ｆｒｉ／２の所望する平均値に安定化する。したがって基準信号の周期的周波数変動は、本発明の合成器ＳＦの出力部で使用される周波数ＦＳには影響を及ぼさない。
【００６１】
図６を再度参照すると、ｑビットバイナリ語Ｐｉと、加算器の出力語を周期単位ＴＵの信号の周期ＦＵの速度で記録するレジスタ７１から送出される累計結果Ｒとが周波数ＦＵに循環的に付加される。プログラム可能分周器７は、ＲおよびＮの比較により、フリップフロップ７２内での二分割の前にクロック信号Ｈｒｉの周波数を決定するためのデジタル比較器を含まない。本発明は、信号Ｈｒｉを形成するために、レジスタ７１の出力部で結果の語の上位ビットＢＲ（ｑ−１）の状態を使用する。ここでＢＲ（０）は語Ｒの下位ビットである。結果ＲがＮ／２未満の場合、ＢＲ（ｑ−１）は「０」の論理状態であり、そうでなければＢＲ（ｑ−１）は「１」の論理状態であり、次に、上位ビットＢＲ（ｑ−１）の信号の周波数を１／２にすることにより、基準クロック信号Ｈｒがフリップフロップ７２の出力部Ｑから発せられる。
【００６２】
要約すれば、プログラム可能分周器の式は以下の通りである。
ＦＵｍｉｎ＝２．ＦｒＩ
Ｎｍｉｎ＝ＦＵｍｉｎ／ｐ、
Ｎは好ましくはＮ＝２ｑ＞Ｎｍｉｎである；
ＦＵ＝ｐ．Ｎ
Ｔｒｉ＝ＴＵ．Ｎ／Ｐｉ＝１／（ｐ．Ｐｉ）
Ｆｒｉ＝ｐ．Ｐｉ。
【００６３】
数値の例を以下に示す。１２００；１２５０；１３００；１３５０および１４００ＭＨｚに等しい周波数ＦＳを発生することになっている発振器ＶＣＯを想定する。合成ループの分周器６は１０２４に等しい固定分割比Ｍを有することがわかっているので、合成すべき基準信号の周波数Ｆｒは、１．１７１８７５；１．２２０７０３１２５；１．２６９５３１２５；１．３１８３５９３７５および１．３６７１８７５ＭＨｚに等しい。分周器７の出力部側で基準クロック信号Ｈｒを得るためにフリップフロップ７２内で１／２に分割されるため、発生すべき周波数は、
Ｆｒ１＝２．３４３７５；２．４４１４０６２５；２．５３９０６２５；２．６３６７１８７５およびＦｒＩ＝Ｆｒ５＝２．７３４３７５ＭＨｚとなる。したがって合成器のピッチＰは０．０９７６５６２５ＭＨｚに等しく、ＦＵｍｉｎは２（２．７３４３７５）ＭＨｚ＝５．４６８８７５ＭＨｚに等しく、ＮｍｉｎはＦＵｍｉｎ／Ｐ＝５６に等しい。
【００６４】
ここから、
Ｎ＝２６＝６４かつｑ＝６
ＨＱ＝Ｎ．ｐ＝６．２５ＭＨｚ
Ｐ１＝２４；Ｐ２＝２５；Ｐ３＝２６；Ｐ４＝２７；Ｐ５＝２８が導かれる。
【００６５】
たとえばＰｉ＝２６の場合、基準周波数はＦｒ＝Ｆｒｉ／２＝ｐ．Ｐｉ／２＝１．２６９５３１２５ＭＨｚである。
【００６６】
周波数合成器ＳＦ内のサンプリング回路８内では、周期基準信号Ｈｒがデータ入力部Ｄｉｎ１Ｅに印加され、発振器ＶＣＯに接続されたＭ分分周器６から送出されたクロック信号ＨＤが入力部１Ｈに印加される。ここでＦｒは、合成クロック信号ＦＳの周波数ＨＳのＭ分割後の周波数ＦＤを有する信号ＨＤをサンプリングするクロック信号Ｈｒの周波数である。したがって式Ｆｒ＝２．ＦＤ＝２（ＦＳ／Ｋ）、すなわちＦＳ＝Ｆｒ（Ｋ／２）が得られる。
【００６７】
図７に示す好ましい実施形態によれば、サンプリング回路８は、遷移信号Ｈ１と、入力部１Ｈに印加されるクロック信号ＨＤをサンプリングするために遅延量ｄｔだけ変位された遅延遷移信号Ｈ２とを発生するためのデジタル手段を備える。サンプリング回路８は、標本回路１と同様に、遅延線１３と、クロック入力部がクロック信号ＨＤを受信する２対のフリップフロップ１４〜１５および１６〜１７と、回路１（図２）内の遅延線１１および１２ならびに排他的ＯＲゲート１０の代わりとしての全デジタル手段８０〜８５とを備える。デジタル手段は、プログラム可能分周器５から供給される基準クロック信号Ｈｒを受信する入力部１Ｅ、すなわち加算器７０（図６）の第１入力部Ａ１に印加されるｑビット符号化整数Ｐｉに応じて選択されるクロック信号Ｔｒ１〜ＴｒＩのうちの１つを二分割後に受信する入力部の後に位置し、それぞれフリップフロップ対１４〜１５および１６〜１７のクロック入力部に向けてクロック信号Ｈ１およびＨ２を発生する。
【００６８】
デジタル手段８０〜８５は、サンプリングに用いられる遷移信号Ｈ１およびＨ２の周波数よりも高い周波数Ｆｒを使用し、サンプリング・フリップフロップ１４〜１７のクロック入力部において良好な周波数ＦＤを得るために周波数Ｆｒを分割する。この分割により遅延量ｄｔを完全に制御することができる。
【００６９】
プログラム可能分周器７はＴｒ／２に等しい最大ジッタを有する基準信号Ｈｒを送出するので、このジッタを吸収するためには遅延量ｄｔは
ｄｔ＝ＴＤ／４−Ｔｒ／２
のようにならなければならない。ここでＴＤは入力部１Ｈでのクロック信号の周期である。周期ＴＤは、整数分割Ｍにより基準信号Ｈｒの周期Ｔｒから得られるため、ＴＤ＝Ｍ．Ｔｒの式が得られ、
この式から遅延量が導かれる。すなわち
ｄｔ＝Ｍ．Ｔｒ／４−Ｔｒ／２となる。周期Ｔｒの信号からデジタル回路として実現可能な最小遅延量ｄｔ＝Ｔｒ／２の場合、上の式から導かれるＭ＝４が最良の方法である。
【００７０】
図７に示す実施形態によれば、前出のデジタル手段８０〜８５は、２つのＤフリップフロップ８０および８１と排他的ＯＲゲート８２を備える論理回路とを含む四分分周器４と、２つの入力部を有する２つのＡＮＤゲート８３および８５と、周波数ＦＤ＝Ｆｒ／２の２つの遷移信号Ｈ１およびＨ２を発生するための符号変換器８４とを備える。フリップフロップ８０および８１のクロック入力部、ＡＮＤゲート８３の第１入力部、および符号変換器８４の入力部はクロック信号Ｈｒを受信する。フリップフロップ８０および８１は四分分周器を形成するので、第２フリップフロップ８１の補完出力
【外８】
Figure 0004628517
は第１フリップフロップ８０の入力部Ｄに接続される。フリップフロップ８０および８１の出力部Ｑは、周波数Ｆｒ／４であって２Ｔｒだけ変位した２つの論理信号を発生し、排他的ＯＲゲート８２の入力部にそれぞれ接続される。したがってゲート８２の出力部は周波数Ｆｒ／２の信号を発生し、ＡＮＤゲート８０の第２入力部、および符号変換器６４の出力部に接続された第２入力部を有するＡＮＤゲート８５の第１入力部に接続される。排他的ＯＲゲート８２の出力部の周期２Ｔｒの信号の予定幅Ｔｒにより、第１対のフリップフロップ１４および１５のクロック入力部に印加される幅Ｔｒ／２で周期２Ｔｒの遷移信号Ｈ１を構成するために、ＡＮＤゲート８３内の２つの周期から信号Ｈｒの周期が選択される。また、ゲート８２の出力部の信号の予定幅により、信号Ｈ１と同一であるがこの信号からｄｔ＝Ｔｒ／２だけ遅延し、第２対のフリップフロップ１６および１７、ならびに可逆カウンタ４のクロック入力部に印加されるサンプリング信号ＨＥを供給する遅延線１３のクロック入力部に印加される遷移信号Ｈ２を構成するために、ＡＮＤゲート８５内の２つの周期から補信号
【外９】
Figure 0004628517
の周期が選択される。
【００７１】
２つのクロック信号Ｈ１およびＨ２は、Ｍ分割後に発振器ＶＣＯから送出される信号ＨＤを、タイミングＴｎおよびＴｎ＋Ｔｒ／２でサンプリングする。
【図面の簡単な説明】
【図１】本発明によるクロック抽出回路の概略ブロック線図である。
【図２】図１のクロック抽出回路に含まれるサンプリング回路の詳細図である。
【図３】図１のクロック抽出回路に含まれる位相比較器の詳細図である。
【図４】図１のクロック抽出回路に含まれる周波数比較器の詳細図である。
【図５】本発明による周波数合成器の概略ブロック線図である。
【図６】図５の周波数合成器に含まれるプログラム可能分周器の詳細図である。
【図７】図５の周波数合成器に含まれるサンプリング回路の詳細図である。
【符号の説明】
１、８ サンプリング回路
２ 位相比較器
３ 周波数比較器
４ 可逆カウンタ
５ デジタル−アナログ変換器
６ 固定分周器
７ プログラム可能分周器
１０ 排他的ＯＲゲート
１１ 遅延線
１２、１３ カスケード遅延線
１４、１５、１６、１７ フリップフロップ
２０、２１ 符号変換器
２２、２３ ＮＡＮＤゲート
２４、２５ ＮＡＮＤゲート
２６、３２、３３ 符号変換器
２７、３０、３１ 排他的ＯＲゲート
２８ Ｄフリップフロップ
３４、３５ ＡＮＤゲート
７０ 加算器
７１ バッファレジスタ
７２ 二分分周器
８０、８１、８２ 四分分周器
８３、８５ ＡＮＤゲート
８４ 符号変換器

Claims (29)

  1. クロック信号とデジタル入力信号を受け取り、さらにデジタル入力信号の複数の遷移の各遷移に応答して少なくとも４つのサンプル値を出力するように構成され、前記サンプル値の各々がクロック信号のサンプルであるサンプリング回路と、
    前記複数の遷移の遷移に応答してカウント値を変化させるように構成されたカウンタと、
    前記複数の遷移の遷移に応答してカウンタが前記カウント値を増加するか減少するかを決定する１つまたは複数の制御信号を生成するため、前記サンプル値で動作するように構成された周波数比較器と、
    前記カウント値によって決定された周波数で前記クロック信号を生成するように構成された電圧制御発信器と、
    を備えていることを特徴とする装置。
  2. 前記サンプル値の１番目の対が、最大でも前記クロック信号の半周期に等しい時間遅延によって分割されることを特徴とする請求項１に記載の装置。
  3. 前記制御信号が増分カウント信号と減分カウント信号を含んでおり、前記周波数比較器が、（ａ）前記クロック信号の周波数が前記デジタル入力信号の周波数より小さいことを示している前記サンプル値に応答して、増分カウント信号をアクティブにする、（ｂ）前記クロック信号の周波数が前記デジタル入力信号の周波数より大きいことを示している前記サンプル値に応答して、減分カウント信号をアクティブにする、ように構成されていることを特徴とする請求項１に記載の装置。
  4. 前記カウンタが、前記増分カウント信号がアクティブの場合前記複数の遷移の遷移に応答して前記カウント値を増加させ、前記減分カウント信号がアクティブの場合前記複数の遷移の遷移に応答して前記カウント値を減少させるように構成されていることを特徴とする請求項３に記載の装置。
  5. １番目のクロック信号とデジタル入力信号を受け取り、さらにデジタル入力信号の複数の遷移の各遷移に応答して少なくとも４つのサンプル値を出力するように構成され、前記サンプル値の各々が１番目のクロック信号のサンプルであるサンプリング回路と、
    前記複数の遷移の遷移に応答してカウント値を変化させるように構成されたカウンタと、
    前記複数の遷移の遷移に応答してカウンタが前記カウント値を増加するか減少するかを決定する１つまたは複数の制御信号を生成するため、前記サンプル値で動作するように構成された周波数比較器と、
    前記カウント値によって決定された周波数で２番目のクロック信号を生成するように構成される電圧制御発信器と、
    を備えていることを特徴とする装置。
  6. クロック信号とデジタル入力信号を受け取り、
    デジタル入力信号の複数の遷移の各遷移に応答して少なくとも４つのサンプル値を出力し、前記サンプル値の各々がクロック信号のサンプルであり、
    前記複数の遷移の遷移に応答してカウント値を変化させ、
    前記複数の遷移の遷移に応答してカウンタが前記カウント値を増加するか減少するかを決定する１つまたは複数の制御信号を生成するため、前記サンプル値で動作し、
    前記カウント値によって決定された周波数でクロック信号を生成する
    ステップを含んでいることを特徴とする方法。
  7. 前記サンプル値の１番目の対が、最大でも前記クロック信号の半周期に等しい時間遅延によって分割されることを特徴とする請求項６に記載の方法。
  8. 前記制御信号が増分カウント信号と減分カウント信号を含んでおり、
    （ａ）前記クロック信号の周波数が前記デジタル入力信号の周波数より小さいことを示している前記サンプル値に応答して、増分カウント信号をアクティブにする、
    （ｂ）前記クロック信号の周波数が前記デジタル入力信号の周波数より大きいことを示している前記サンプル値に応答して、減分カウント信号をアクティブにする、
    ステップをさらに含んでいることを特徴とする請求項６に記載の方法。
  9. 前記カウント値の変化が、
    前記増分カウント信号がアクティブの場合、前記複数の遷移の遷移に応答して前記カウント値を増加させ、
    前記減分カウント信号がアクティブの場合、前記複数の遷移の遷移に応答して前記カウント値を減少させる
    ステップを含んでいることを特徴とする請求項８に記載の方法。
  10. １番目のクロック信号とデジタル入力信号を受け取り、
    デジタル入力信号の複数の遷移の各遷移に応答して少なくとも４つのサンプル値を出力し、前記サンプル値の各々が１番目のクロック信号のサンプルであり、
    前記複数の遷移の遷移に応答してカウント値を変化させ、
    前記複数の遷移の遷移に応答してカウンタがカウント値を増加するか減少するかを決定する１つまたは複数の制御信号を生成するため、前記サンプル値で動作し、
    前記カウント値によって決定された周波数で２番目のクロック信号を生成する、
    ステップを含んでいることを特徴とする方法。
  11. 前記複数の遷移は、デジタル入力信号の立ち上がり遷移であることを特徴とする請求項１に記載の装置。
  12. 前記複数の遷移は、デジタル入力信号の立ち下がり遷移であることを特徴とする請求項１に記載の装置。
  13. 前記複数の遷移は、デジタル入力信号の立ち上がり遷移と立ち下がり遷移を含んでいることを特徴とする請求項１に記載の装置。
  14. 前記少なくとも４つのサンプル値の２つは、前記複数の遷移の現在の遷移に応答して、前記クロック信号から取り込まれ、
    前記少なくとも４つのサンプル値の残りは、前記複数の遷移の１つまたは複数前の遷移に応答して、前記クロック信号から取り込まれることを特徴とする請求項１に記載の装置。
  15. 前記複数の遷移は、デジタル入力信号の立ち上がり遷移であることを特徴とする請求項５に記載の装置。
  16. 前記複数の遷移は、デジタル入力信号の立ち下がり遷移であることを特徴とする請求項５に記載の装置。
  17. 前記複数の遷移は、デジタル入力信号の立ち上がり遷移と立ち下がり遷移を含んでいることを特徴とする請求項５に記載の装置。
  18. 前記少なくとも４つのサンプル値の２つは、前記複数の遷移の現在の遷移に応答して、前記１番目のクロック信号から取り込まれ、
    前記少なくとも４つのサンプル値の残りは、前記複数の遷移の１つまたは複数前の遷移に応答して、前記１番目のクロック信号から取り込まれることを特徴とする請求項５に記載の装置。
  19. 前記複数の遷移は、デジタル入力信号の立ち上がり遷移であることを特徴とする請求項６に記載の方法。
  20. 前記複数の遷移は、デジタル入力信号の立ち下がり遷移であることを特徴とする請求項６に記載の方法。
  21. 前記複数の遷移は、デジタル入力信号の立ち上がり遷移と立ち下がり遷移を含んでいることを特徴とする請求項６に記載の方法。
  22. 前記少なくとも４つのサンプル値の２つは、前記複数の遷移の現在の遷移に応答して、前記クロック信号から取り込まれ、
    前記少なくとも４つのサンプル値の残りは、前記複数の遷移の１つまたは複数前の遷移に応答して、前記クロック信号から取り込まれることを特徴とする請求項６に記載の方法。
  23. 前記複数の遷移は、デジタル入力信号の立ち上がり遷移であることを特徴とする請求項１０に記載の方法。
  24. 前記複数の遷移は、デジタル入力信号の立ち下がり遷移であることを特徴とする請求項１０に記載の方法。
  25. 前記複数の遷移は、デジタル入力信号の立ち上がり遷移と立ち下がり遷移を含んでいることを特徴とする請求項１０に記載の方法。
  26. 前記少なくとも４つのサンプル値の２つは、前記複数の遷移の現在の遷移に応答して、前記１番目のクロック信号から取り込まれ、
    前記少なくとも４つのサンプル値の残りは、前記複数の遷移の１つまたは複数前の遷移に応答して、前記１番目のクロック信号から取り込まれることを特徴とする請求項１０に記載の方法。
  27. 前記サンプリング回路は、
    ４つのサンプル値を出力するように構成され、各対の１番目のフリップフロップはクロック信号を受け取るように構成されているフリップフロップの２つのカスケード対と、
    デジタル入力信号を受け取り、さらにデジタル入力信号の前記複数の各遷移に応答してパルスをアクティブにするように構成された副回路と、
    を含んでおり、２つのカスケード対の１番目は前記パルスによってクロック制御され、２つのカスケード対の２番目は前記パルスの遅延版によってクロック制御されることを特徴とする請求項１に記載の装置。
  28. 前記サンプリング回路は、
    ４つのサンプル値を出力するように構成され、各対の１番目のフリップフロップは１番目のクロック信号を受け取るように構成されているフリップフロップの２つのカスケード対と、
    デジタル入力信号を受け取り、さらにデジタル入力信号の前記複数の各遷移に応答して１番目のパルスと２番目のパルスをアクティブにするように構成され、２番目のパルスは１番目のパルスと比較して遅延している副回路と、
    を含んでおり、２つのカスケード対の１番目は前記１番目のパルスによってクロック制御され、２つのカスケード対の２番目は前記２番目のパルスによってクロック制御されることを特徴とする請求項５に記載の装置。
  29. プログラム可能周波数でデジタル入力信号を生成するように構成されているプログラム可能分周器であって、前記プログラム可能分周器は加算器、レジスタ及びフリップフロップを含み、前記加算器は、１番目の入力としてプログラム可能に選択された整数値を受け取り、２番目の入力として前記レジスタの出力を受け取るように構成され、前記レジスタは、前記加算器の出力を受け取るように構成され、前記レジスタは、クロック入力としてクロック信号ＨＵを受け取るように構成され、前記レジスタ出力の最上位ビットは、フリップフロップのクロック入力に結合され、前記フリップフロップの出力は、前記フリップフロップのデータ入力に結合されているプログラム可能分周器をさらに備えていることを特徴とする請求項５に記載の装置。
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