DE69200189T2

DE69200189T2 - Phasendetektor.

Info

Publication number: DE69200189T2
Application number: DE69200189T
Authority: DE
Inventors: Yoshihiro Nukui
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1991-02-18
Filing date: 1992-02-17
Publication date: 1994-11-17
Anticipated expiration: 2012-02-18
Also published as: DE69200189D1; EP0500014A2; JPH04262618A; EP0500014A3; EP0500014B1; US5266851A

Description

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft einen Phasendetektor, zum Beispiel zur Verwendung in einem PLL-Schaltkreis.
Der Phasendetektor wird zum Beispiel in einem PLL-Schaltkreis angewandt, wie in Fig. 1 gezeigt. Wie im Stand der Technik bekannt, umfaßt der PLL-Schaltkreis zum Beispiel einen Phasendetektor 1, ein Tiefpaßfilter 2, einen spannungsgesteuerten Oszillator 3 und einen 1/N Frequenzteiler 4.
Der Phasendetektor 1 empfängt ein Signal einer Referenzfrequenz fr, vergleicht die Phase des Eingangssignals fr mit der Phase eines Signals fv von dem 1/N Frequenzteiler 4 und legt das Phasendetektorausgangssignal KPD über das Tiefpaßfilter 2 an den spannungsgesteuerten Oszillator 3 an. Die Oszillationsfrequenz fout des spannungsgesteuerten Oszillators 3 wird so gesteuert, daß die beiden Eingangssignale fr und fv des Phasendetektors 1 gegenseitig in Phase gelangen können, mit dem Ergebnis, daß die Ausgangsfrequenz fout gleich N fr wird.
Fig. 2 zeigt den Aufbau des herkömmlichen Phasendetektors 1. Der Phasendetektor 1 besteht aus einem Phasendifferenzsignalgenerator 10 und einem Phasendifferenzdetektor 14. Der Phasendifferenzsignalgenerator 10 schließt zwei D-Flipflops 11 und 12 und ein NAND-Glied 13 ein. Die beiden in der Phase zu vergleichenden Signale fv und fr werden an Takteingangsanschlüsse CK der D-Flipflops 11 bzw. 12 angelegt. Eine Spannung VCC eines H-Logikpegels wird an einen Dateneingangsanschluß D jedes der D-Flipflops 11 und 12 angelegt.
Phasendifferenzsignale φv und φr von den Ausgangsanschlüssen Q der D-Flipflops 11 und 12 werden an zwei Eingänge des NAND-Glieds 13 angelegt, dessen Ausgangssignal den Rücksetzanschlüssen CLR der D-Flipflops 11 und 12 zugeführt wird. Folglich werden, wenn die Ausgangsanschlüsse Q der D-Flipflops 11 und 12 beide logisch H werden, die D-Flipflops 11 und 12 zurückgesetzt und die Ausgangsanschlüsse Q kehren beide in den L-Logikzustand zurück.
Auf diese Weise können an den Ausgangsanschlüssen Q der D-Flipflops 11 und 12 die beiden Phasendifferenzsignale φv und φr erhalten werden, die in einem Zeitabstand entsprechend der Phasendifferenz φ zwischen den beiden Eingangssignalen fv und fr ansteigen, aber gleichzeitig abfallen, wie in Fig. 3 dargestellt. Die Phasendifferenzsignale φv und φr werden dem Phasendifferenzdetektor 14 geliefert. Der Phasendifferenzdetektor 14 stellt die Differenz der Anstiegszeitpunkte zwischen den Phasendifferenzsignalen φv und φr fest und gibt die Differenz aus, nachdem er sie einer Tiefpaßfilterung ausgesetzt hat. Somit ist es möglich, eine Spannung Vout entsprechend der Phasendifferenz φ zwischen den beiden Eingangssignalen fv und fr zu erhalten.
Mit dem in Fig. 2 gezeigten Aufbau des Phasendetektors 1 werden, wenn sich die Phasendifferenz zwischen den beiden Eingangssignalen fv und fr Null nähert, die Impulsbreiten der von den Ausgangsanschlüssen der D-Flipflops 11 und 12 abgegebenen Phasendifferenzsignale φv und φr sehr schmal, wie auf der rechten Seite in Fig. 3 dargestellt, was zur Folge hat, daß die Spitzenwerte der Phasendifferenzsignale φv und φr instabil werden. Anders ausgedrückt, die Spitzenwerte der Phasendifferenzsignale φv und φr verkleinern sich allmählich, wenn die Phasendifferenz φ gegen Null reduziert wird.
Als Folge davon wird, wenn die Phasendifferenz nahe Null ist, die Ausgangsspannung des Phasendifferenzsignalgenerators 10 extrem gering und seine Empfindlichkeit verringert sich auch entsprechend. Folglich steht die Phasendifferenz φ zwischen den beiden Signalen fv und fr mit der Ausgangsspannung Vout in einem Verhältnis, das in der Nähe der Phasendifferenz φ gleich Null nicht-linear ist, wie in Fig. 4 dargestellt, und die Verstärkung des Phasendetektors 1 ist entsprechend reduziert. Der Phasendetektor 1 hat sozusagen eine Totzone ΔD in der Nähe der Phasendifferenz φ gleich Null, und ist daher mit dem Mangel behaftet, daß die Ausgangsfrequenz fout des PLL-Schaltkreises im Bereich der Totzone ΔD schwankt.
Ein Phasendetektor entsprechend dem Oberbegriff des Patentanspruchs 1 ist in dem Dokument US-A-4,378,509 offenbart. Bei diesem Stand der Technik enthält die Phasendifferenzsignalgeneratoreinrichtung ein erstes und ein zweites Flipflop, die an ihren Takteingangsanschlüssen mit den beiden Eingangssignalen gespeist werden, und ein UND-Glied, das an einem und an dem anderen Eingang mit den Ausgangssignalen des ersten und zweiten Flipflops gespeist wird, und ein Rücksetzsignal zum Rücksetzen der beiden Flipflops in ihren Ausgangszustand erzeugt, wenn sich die Ausgangssignale beide auf einem vorbestimmten Logikpegel befinden. Eine Verzögerungsschaltung ist zwischen den Ausgang des UND-Glieds und den Rücksetzeingangsanschlüssen der beiden Flipflops geschaltet und bewirkt, daß die Phasendifferenzsignale um einen Zeitraum verlängert werden, der der Verzögerungszeit der Verzögerungsschaltung entspricht.

Zusammenfassung der Erfindung

Aufgabe der vorliegenden Erfindung ist es, einen Phasendetektor zu schaffen, dessen Verstärkung nicht abnimmt, selbst wenn die Phasendifferenz zwischen den beiden Eingangssignalen nahe Null ist.
Diese Aufgabe wird mit einem Phasendetektor wie beansprucht gelöst.
Spezielle Ausführungsformen der Erfindung sind Gegenstand der abhängigen Ansprüche.
Gemäß der vorliegenden Erfindung wird an die beiden Phasendifferenzsignale, die mit einem zeitlichen Abstand entsprechend der Phasendifferenz zwischen zwei Eingangssignalen ansteigen und zur selben Zeit abfallen, je ein Impuls mit einer Breite angehängt, die größer ist als die der Totzone, und folglich wird, selbst wenn die Phasendifferenz zwischen beiden Eingangssignalen Null ist, die Phasendifferenzdetektoreinrichtung mit den verlängerten Phasendifferenzsignalen mit einer Breite gespeist, die größer ist als die der Totzone. Dies befähigt die Phasendifferenzdetektoreinrichtung die Differenzberechnungsoperation stabil durchzuführen und erlaubt daher eine Vermeidung der Verstärkungsreduzierung. Somit verhindert die vorliegende Erfindung die Erzeugung der Totzone in der Nähe der Phasendifferenz gleich Null und bietet einen Phasendetektor guter Linearität.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm, das den Aufbau eines PLL-Schaltkreises darstellt, der ein Beispiel einer Anwendung eines Phasendetektors zeigt;
Fig. 2 ist ein Schaltbild, das den Aufbau eines herkömmlichen Phasendetektors zeigt;
Fig. 3 ist ein Wellenformdiagramm zur Erklärung des Betriebs des herkömmlichen Phasendetektors;
Fig. 4 ist ein Kurve, die die Detektorcharakteristik des herkömmlichen Phasendetektors zeigt;
Fig. 5 ist ein Schaltbild, das eine Ausführungsform des Phasendetektors gemäß der vorliegenden Erfindung darstellt;
Fig. 6 ist ein Wellenformdiagramm zur Erklärung des Betriebs des Phasendetektors gemäß der vorliegenden Erfindung;
Fig. 7 ist ein Schaltplan, der eine weitere Ausführungsform der vorliegenden Erfindung darstellt;
Fig. 8 ist eine Kurve, die die Detektorcharakteristik des Phasendetektors gemäß der vorliegenden Erfindung zeigt; und
Fig. 9 ist ein Schaltplan, der noch eine weitere Ausführungsform der vorliegenden Erfindung darstellt.

Beschreibung der bevorzugten Ausführungsformen

Fig. 5 stellt eine Ausführungsform des Phasendetektors gemäß der vorliegenden Erfindung dar. Der Phasendetektor der vorliegenden Erfindung ist identisch mit dem Beispiel des Standes der Technik aus Fig. 2 hinsichtlich des Vorhandenseins des Phasendifferenzsignalgenerators 10 zur Erzeugung von zwei Phasendifferenzsignalen Av und Ar, die mit einem zeitlichen Abstand entsprechend der Phasendifferenz φ zwischen den beiden Eingangssignalen fv und fr ansteigen, aber gleichzeitig abfallen, und des Phasendifferenzdetektors 14, der die Phasendifferenz zwischen den beiden Phasendifferenzsignalen feststellt und eine niederfrequente Komponente der Differenz ausgibt. Gemäß der vorliegenden Erfindung sind eine Nachlaufsignaldetektorschaltung 15 zum Feststellen der Ankunft eines nachlaufenden der beiden Eingangssignale fv und fr, eine Impulsgeneratorschaltung 17, die ansprechend auf das Detektorausgangssignal von der Nachlaufsignaldetektorschaltung 15 einen Anhangimpuls einer Breite erzeugt, die größer ist als das ΔD der Totzone des Phasendifferenzdetektors 14, und eine Impulsanhängeschaltung 16 zum Anhängen des Anhangimpulses an jedes der beiden von dem Phasendifferenzsignalgenerator 10 ausgegebenen Phasendifferenzsignale, zwischen dem Phasendifferenzsignalgenerator 10 und dem Phasendifferenzdetektor 14 vorgesehen.
Die Nachlaufsignaldetektorschaltung 1 5 wird zum Beispiel durch ein D-Flipflop gebildet, und die Impulsgeneratorschaltung besteht aus zwei UND-Gliedern 17A und 17B, die mit zwei Ausgangsanschlüssen Q und des D-Flipflops 15 verbunden sind, und einem ODER-Glied 17C zum ODER-Verknüpfen der Ausgangssignale der beiden UND-Glieder 17A und 17B. Der Dateneingangsanschluß D und der Takteingangsanschluß CK des D-Flipflops 15 sind mit den Ausgangsanschlüssen Q des D-Flipflops 11 bzw. 12 verbunden, die den Phasendifferenzsignalgenerator 10 bilden, und das D-Flipflop 15 wird mit den beiden Phasendifferenzsignalen Av und Ar gespeist.
In der Ausführungsform von Fig. 5 wird das Signal fv an den Takteingangsanschluß CK des einen, im Phasendifferenzsignalgenerator 10 enthaltenen D-Flipflops 11 angelegt, ist der Dateneingangsanschluß D des D-Flipflops 15, das den Nachlaufsignaldetektor bildet, mit dem Ausgangsanschluß Q des D-Flipflops 11 verbunden, wird das Signal fr an den Takteingangsanschluß CK des D-Flipflops 12 angelegt und ist der Takteingangsanschluß CK des D- Flipflops 15, das den Nachlaufsignaldetektor bildet, mit dem Ausgangsanschluß Q des anderen im Phasendifferenzsignalgenerator 10 enthaltenen D-Flipflops 12 verbunden.
Das UND-Glied 17A des Impulsgenerators 17 wird an dem anderen Eingangsanschluß mit dem Eingangssignal fr gespeist, und das UND-Glied 17B wird an dem anderen Eingangsanschluß mit dem Eingangssignal fv gespeist. Wenn sich das von dem Ausgangsanschluß Q des D-Flipflops 11 gelieferte Signal Av zu dem Zeitpunkt, zu dem das Signal Ar von dem Ausgangsanschluß Q des D-Flipflops 12 geliefert wird, bereits auf dem H-Pegel befand, das heißt, wenn das Eingangssignal fr ein Nachlaufsignal ist, dann geht das Ausgangssignal am Anschluß Q des D- Flipflops 15 zu dem Zeitpunkt in den H-Logikpegel über, zu dem das Nachlaufsignal fr ansteigt. Folglich liest, wenn das Eingangssignal fr, das ein Nachlaufsignal ist, ansteigt und dann das Phasendifferenzsignal Ar als Reaktion darauf ansteigt, das D-Flipflop 15 das H-Logik-Ausgangssignal ein, das an dem Ausgangsanschluß Q des D-Flipflops 11 vorliegt, und liefert ein H-Logik- Ausgangssignal an den Ausgangsanschluß Q. Dadurch wird in diesem Augenblick das UND- Glied 17A freigegeben, durch das das Eingangssignal fr als ein zu erzeugender Anhangimpuls Afr ausgegeben wird.
Auf der anderen Seite geht im Fall, daß das Eingangssignal fr dem anderen Eingangssignal fv vorausgeht, wenn das Signal fr ansteigt das Ausgangssignal am Anschluß Q des Flipflops 12 in den hohen Pegel über, und in diesem Moment ist das Ausgangssignal am Anschluß Q des D- Flipflops 11 niedrig, und das den Nachlaufsignaldetektor bildende D-Flipflop 1 5 liest das L- Logik-Ausgangssignal von dem Flipflop 11 ein. Folglich gibt in diesem Fall das den Nachlaufsignaldetektor bildende D-Flipflop 1 5 den H-Logikpegel an dem Ausgangsanschluß aus, und dadurch wird das UND-Glied 17B freigegeben, durch das das Eingangssignal fv als ein zu erzeugender Anhangimpuls Afv ausgegeben wird.
Auf diese Weise stellt der Nachlaufsignaldetektor 15 ein nachlaufendes der Eingangssignale fv und fr fest, und die UND-Glieder 17A und 17B des Impulsgenerators 17 geben als den Anhangimpuls Afv oder Afr das nachlaufende der Eingangssignale fv und fr aus. Der so erzeugte Anhangimpuls Afv oder Afr wird über das ODER-Glied 17C an die Impulsanhängeschaltung 16 gegeben. Die Impulsanhängeschaltung 16 schließt zwei ODER-Glieder 16A und 16B ein, die an einem ihrer Eingangsanschlüsse mit dem Anhangimpuls Afv oder Afr und an dem anderen ihrer Eingangsanschlüsse jeweils mit den Phasendifferenzsignalen Av bzw. Ar gespeist werden, die von den Ausgangsanschlüssen Q der D-Flipflops 11 bzw. 12 abgegeben werden. Der Anhangimpuls Afv oder Afr wird an die beiden Phasendifferenzsignale Ac und Ar angehängt, um die verlängerten Phasendifferenzsignale φv und φr zu bilden.
Fig. 6 zeigt die oben beschriebene Wirkungsweise. In diesem Beispiel eilt das Eingangssignal fv dem Signal fr um φ voraus, wie in den Reihen A und B gezeigt. Die D-Flipflops 11 und 12 geben die Phasendifferenzsignale Av und Ar, die in den Reihen C und D gezeigt sind, aus. Da das Signal fr dem Signal fv nachläuft, geht der Ausgangsanschluß Q des Nachlaufsignaldetektors 15 in einen Hochpegelzustand über, wodurch das Glied 17A freigegeben wird und das Signal fr als der Anhangimpuls Afr von dem Impulsgenerator 17 ausgegeben wird, wie in Reihe E in Fig. 6 gezeigt. In der Impulsanhängeschaltung 16 werden die Phasendifferenzsignale Av und Ar jeweils um den Anhangimpuls Afr verlängert und als die verlängerten Phasendifferenzsignale φv und φr, die in den Reihen F und G in Fig. 6 gezeigt sind, ausgegeben, welche an den Phasendifferenzdetektor 14 angelegt werden.
Auf eine ähnliche Weise wie bei dem Beispiel des Standes der Technik von Fig. 2 stellt der Phasendifferenzdetektor 14 die Differenz zwischen den beiden verlängerten Phasendifferenzsignalen φv und φr fest und gibt dann eine niederfrequente Komponente der Differenz als eine Spannung aus, die der Phasendifferenz φ zwischen den Eingangssignalen fv und fr entspricht. Selbst wenn die Phasendifferenz φ zwischen den beiden Eingangssignalen fv und fr kleiner ist als die Breite ΔD der Totzone, arbeitet der Phasendifferenzdetektor 14 stabil, da jedes der verlängerten Phasendifferenzsignale φv und φr eine Impulsbreite hat, die größer ist als die Breite ΔD der Totzone. Es wird jedoch angenommen, daß die Impulsbreiten der Eingangssignale fv und fr selbst größer sind als die Totzonenbreite ΔD.
Fig. 7 stellt eine weitere Ausführungsform der vorliegenden Erfindung dar. Der Phasendifferenzsignalgenerator 10, der Nachlaufsignaldetektor 15, der Impulsgenerator 17 und die Impulsanhängeschaltung 16 sind in ihrem Aufbau genau mit denjenigen identisch, die in der Ausführungsform von Fig. 5 verwendet werden. Sie werden daher nicht beschrieben. In dieser Ausführungsform wird der Phasendifferenzdetektor 14 durch stromgesteuerte Schaltungen gebildet, so daß er zu Hochgeschwindigkeitsoperationen fähig ist.
Ein Transistor Q1, Schaltdioden D1, D2 und ein Transistor Q2 sind in Serie geschaltet, und die Arten und Richtungen der Transistoren Q1 und Q2 und die Richtungen der Dioden D1 und D2 sind so gewählt, daß konstante Ströme i&sub1; und i&sub2; derselben Größe in der Serienschaltung in die gleiche Richtung fließen können (entgegengesetzte Richtungen bezüglich der Transistoren Q1 und Q2). Eine +15 V Spannungsquelle und eine -15 V Spannungsquelle sind jeweils über Widerstände mit beiden Enden der Serienschaltung verbunden, wodurch die Ströme i&sub1; und i&sub2; in die Transistoren Q1 und Q2 eingespeist werden, die einen Betrieb bei konstantem Strom bewerkstelligen. Der Verbindungspunkt CP der Schaltdioden D1 und D2 ist mit einem invertierenden Eingangsanschluß eines Operationsverstärkers verbunden, der einen Strom-Spannungswandler 14D bildet, und wird auf einem virtuellen Erdpotential gehalten. Die Kollektoren der Eingangstransistoren Q1 und Q2 sind mit der Anode einer Schaltdiode D3 bzw. mit der Kathode einer Schaltdiode D4 verbunden. Das an einen Eingangsanschluß 14B angelegte verlängerte Phasendifferenzsignal φv wird über ein vorspannungs-einstellendes seriengeschaltetes Diodenpaar Db1 an die Kathode der Schaltdiode D3 angelegt. Das an einen Eingangsanschluß 14C angelegte verlängerte Phasendifferenzsignal φr wird durch einen Inverter 14E invertiert, wonach es über ein vorspannungseinstellendes seriengeschaltetes Diodenpaar Db2 an die Anode der Schaltdiode D4 gelangt.
Wenn das verlängerte Phasendifferenzsignal φv logisch H ist, ist das Potential an einem Verbindungspunkt P1 höher als das virtuelle Erdpotential an dem Verbindungspunkt CP, so daß die Schaltdiode D3 ausgeschaltet und die Schaltdiode D1 eingeschaltet wird. Folglich wird der 26 nungswandler 14D angelegt. Wenn das verlängerte Phasendifferenzsignal φv logisch L ist, ist das Potential an dem Verbindungspunkt P1 eine Sperrschichtspannung des vorspannungseinstellenden seriengeschalteten Diodenpaars Db1 und somit niedriger als das Potential an dem Verbindungspunkt CP, was die Schaltdiode D3 einschaltet und die Schaltdiode D1 ausschaltet. Folglich fließt der konstante Strom i&sub1; über die Diode D3 in die -15 V Spannungsquelle, und der Strom +iPD ist Null. Auf der anderen Seite ist, wenn das verlängerte Phasendifferenzsignal φr logisch H ist, das Potential an einem Verbindungspunkt P2 eine Sperrschichtspannung des vorspannungseinstellenden seriengeschalteten Diodenpaars Db2 und ist daher niedriger als das virtuelle Erdpotential an dem Verbindungspunkt CP, so daß die Schaltdiode D4 ausgeschaltet und die Schaltdiode D2 eingeschaltet wird. Folglich wird der durch den Transistor Q2 fließende konstante Strom i&sub2; als ein Strom -iPD von dem Strom-Spannungswandler 14D geliefert. Wenn das verlängerte Phasendifferenzsignal φr logisch L ist, ist das Potential an dem Verbindungspunkt P2 ausreichend höher als das Potential an dem Verbindungspunkt CP, was die Schaltdiode D4 einschaltet und die Schaltdiode D2 ausschaltet. Dadurch wird der in den Transistor Q2 fließende konstante Strom i&sub2; von der +15 V Spannungsquelle über das Diodenpaar Pb2 und die Diode D4 geliefert, und der Strom -iPD ist Null.
Wie aus dem oben Beschriebenen entnehmbar, werden, wenn die verlängerten Phasendifferenzsignale φv und φr beide logisch H sind, die Schaltdioden D1 und D2 gleichzeitig eingeschaltet und die Eingangsströme +iPD und -iPD heben sich gegenseitig auf und werden Null mit dem Ergebnis, daß der konstante Strom i&sub1; in dem Transistor Q1 in den Transistor Q2 fließt. Das heißt, die Ausgangsspannung des Strom-Spannungswandlers 14D ist Null. Wenn die verlängerten Phasendifferenzsignale φv und φr beide logisch L sind, werden die Schaltdioden D1 und D2 gleichzeitig ausgeschaltet und auch in diesem Fall ist die Ausgangsspannung des Strom-Spannungswandlers 14D Null. Wenn das Signal φv logisch H und das Signal φr logisch L ist, fließt der konstante Strom i&sub1; als der Strom +iPD in den Strom-Spannungswandler 14D, von dem eine Spannung entsprechend dem Strom abgegeben wird. Wenn das Signal φv logisch L und das Signal φr logisch H ist, wird der konstante Strom i2 als der Strom -iPD an den Strom-Spannungswandler 14D geliefert, von dem eine Spannung entsprechend dem Strom abgegeben wird. Die Ausgangsspannung des Strom-Spannungswandlers 14D wird durch ein Tiefpaßfilter gemittelt, das aus einem Kondensator C und einem Widerstand R besteht, wonach sie als die zur Phasendifferenz φ zwischen den beiden Eingangssignalen fv und fr proportionale Spannung Vout an einen Anschluß 14A angelegt wird.
Fig. 8 zeigt die Phasenbestimmungscharakteristik des in Fig. 7 dargestellten Phasendetektors. Der Phasendetektor gemäß der vorliegenden Erfindung kann wie gezeigt eine Phasenbestimmung mit guter Linearität zwischen π und -π durchführen.
In den Ausführungsformen der Fig. 5 und 7 ist es auch möglich, einen Aufbau zu verwenden, in dem das NAND-Glied 13 auch als der Nachlaufsignaldetektor 15 benutzt wird und der Impulsgenerator 17 ein Einzelimpulsmultivibrator ist, der Impulse einer festen Breite ausgibt. Fig. 9 zeigt eine solche Modifizierung der Ausführungsform von Fig. 5. Eines der Eingangssignale fv und fr steigt an, wenn das Ausgangssignal des NAND-Glieds 13 logisch H ist und, wenn dann das andere Eingangssignal ansteigt, reagiert das NAND-Glied 13 darauf damit, daß es sein Ausgangssignal auf logisch L bringt. Anders ausgedrückt, der Anstiegszeitpunkt des nachlaufenden der Eingangssignale wird somit bestimmt. Ausgelöst durch den Anstieg des NAND-Glieds 13 gibt der Einzelimpulsmultivibrator 17 einen Anhangimpuls einer Breite aus, die zum Beispiel die Hälfte der Periode des Signals fv (gleich der Periode des Signals fr und länger als die Totzonenbreite ΔD) ist. Der so erzeugte Anhangimpuls wird an die Impulsanhängeschaltung 16 angelegt, worin er an jedes der Phasendifferenzsignale Av und Ar angehängt wird, um die verlängerten Phasendifferenzsignale φv und φr zu bilden.
Diese Ausführungsform ist dadurch vorteilhaft, daß selbst wenn das Tastverhältnis jedes der Eingangssignale fv und fr kleiner ist als 50%, die Phasendifferenz φ in dem Bereich von -π bis +π bestimmt werden kann. Da jedoch der Einzelimpulsmultivibrator zur Erzeugung eines Impulses einer festen Breite schwierig bei hoher Geschwindigkeit zu betreiben ist, ist die Ausführungsform von Fig. 9 zur Phasenbestimmung bei relativ niedrigen Frequenzen geeignet. Im Gegensatz dazu gibt der Impulsgenerator 17 in den Ausführungsformen der Fig. 5 und 7 das durch den Nachlaufsignaldetektor 15 festgestellte nachlaufende Signal fv oder fr als den Anhangimpuls über das Glied 17A oder 17B aus, so daß wenn die Tastverhältnisse der Signale fv und fr kleiner als 50% werden, der Bereich, über den die Phasendifferenz durch den Phasendifferenzdetektor 14 bestimmt werden kann, enger wird als der oben genannte Bereich zwischen -π und +π. Da jedoch der Nachlaufsignaldetektor 15 und der Impulsgenerator 17 zum Hochgeschwindigkeitsbetrieb fähig sind, sind die Ausführungsformen von Fig. 5 und 7 zur Phasenbestimmung bei hohen Frequenzen geeignet. Insbesondere bestimmt in der Ausführungsform der Fig. 7 der Phasendifferenzdetektor 14 die Phasendifferenz, während er die gleichphasigen Komponenten der Signale φv und φr durch Schalten der Ströme i&sub1; und i&sub2; durch die Dioden D1 bis D4 aufhebt, und ist daher zum Betrieb bei weit größerer Geschwindigkeit als der Phasendifferenzdetektor 14 in der Ausführungsform von Fig. 5 fähig.
Wie oben beschrieben, verwendet die vorliegende Erfindung einen Aufbau, bei dem an beide Phasendifferenzsignale Av und Ar ein Anhangimpuls einer Breite angehängt wird, die größer ist als die Breite der Totzone des Phasendifferenzdetektors 14, und die dann an diesen übergeben werden -- dies gewährleistet, daß das verlängerte Phasendifferenzsignal Afv oder Afr mit einer Impulsbreite, die größer ist als die Totzonenbreite, an den Phasendifferenzdetektor 14 übergeben wird, selbst wenn sich die Phasendifferenz φ zwischen den Eingangssignalen fv und fr Null nähert. Dadurch ist es möglich, selbst wenn die Spitzenwerte der Phasendifferenzsignale Av und Ar, die in der Nähe der Phasendifferenz φ gleich Null festgestellt werden, schwanken und klein werden, die Phasenbestimmung stabil durchzuführen ohne durch derartige schwankende Spitzenwerte der Phasendifferenzsignale beeinflußt zu sein und die Totzone des Phasendifferenzdetektors zu eliminieren.

Claims

1. Phasendetektor, umfassend:

eine Phasendifferenzsignalgeneratoreinrichtung (11, 12) zur Erzeugung zweier Phasendifferenzsignale, die mit einem Zeitintervall entsprechend der Phasendifferenz zwischen zwei Eingangssignalen ansteigen und zur selben Zeit abfallen;

eine Nachlaufsignaldetektoreinrichtung (15) zum Feststellen der Ankunft eines nachlaufenden der beiden Eingangssignale;

eine Einrichtung (16, 17) zur Bildung zweier verlängerter Phasendifferenzsignale, und

eine Phasendifferenzdetektoreinrichtung (14) zum Feststellen der Differenz zwischen den beiden verlängerten Phasendifferenzsignalen und zur Ausgabe einer niederfrequenten Komponente der festgestellten Differenz als einer Spannung, die der Phasendifferenz zwischen den beiden Signalen entspricht,

gekennzeichnet durch

eine Impulsgeneratoreinrichtung (17), die ansprechend auf die festgestellte Ausgabe des nachlaufenden Signals einen Anhangimpuls erzeugt, der zum Zeitpunkt der Feststellung des nachlaufenden Signals ansteigt und eine Impulsbreite aufweist, die größer als eine vorbestimmte Breite ist; und

eine Impulsanhängeeinrichtung (16) zum Anhängen des Anhangimpulses an jedes der beiden Phasendifferenzsignale zur Bildung der beiden verlängerten Phasendifferenzsignale.

2. Phasendetektor nach Anspruch 1, bei dem die Nachlaufsignaldetektoreinrichtung (15) von einem D-Flipflop gebildet wird, das an seinem Datenanschluß mit einem der beiden Phasendifferenzsignale und an seinem Takteingangsanschluß mit dem anderen der beiden Phasendifferenzsignale gespeist wird, und bei dem die Impulsgeneratoreinrichtung (17) gebildet wird von einem ersten und einem zweiten UND-Glied (17A, 17B), die an einem Eingangsanschluß mit einem nicht-invertierten Ausgangssignal bzw. einem invertierten Ausgangssignal des D-Flipflops und an den anderen Eingangsanschlüssen mit einem jeweiligen der beiden Eingangssignale gespeist werden, und einem ODER-Glied (17C), das die Oder-Verknüpfung der Ausgangssignale des ersten und des zweiten UND-Glieds als den Anhangimpuls ausgibt.

3. Phasendetektor nach Anspruch 1, bei dem die Phasendifferenzsignalgeneratoreinrichtung (11, 12) umfaßt: ein erstes und ein zweites Flipflop, die an ihren Takteingangsanschlüssen mit einem jeweiligen der beiden Eingangssignale gespeist werden und auf den Anstieg der Eingangssignale mit der Ausgabe vorbestimmter Logikpegel reagieren, und eine UND-Gliedeinrichtung (13), die an einem und dem anderen Eingang mit dem Ausgangssignalen des ersten und des zweites Flipflops gespeist wird und ein Setzsignal zum Setzen des ersten und des zweiten Flipflops in ihren Ausgangszustand erzeugt, wenn ihre Ausgangssignale beide die vorbestimmten Logikpegel aufweisen, wobei die Nachlaufsignaldetektoreinrichtung zugleich als die UND-Gliedeinrichtung verwendet wird, und wobei die Impulsgeneratoreinrichtung (17) ein Einzelimpulsmultivibrator ist, der auf das Setzsignal von der UND-Gliedeinrichtung mit der Erzeugung des Anhangimpulses einer festen Breite größer als die vorbestimmte Breite reagiert.

4. Phasendetektor nach Anspruch 1, bei dem die Phasendifferenzdetektoreinrichtung enthält:

eine erste und eine zweite Konstantstromschaltungsanordnung (Q&sub1;, Q&sub2;) zur Lieferung konstanter Ströme entgegengesetzter Polaritäten;

eine erste und eine zweite Schaltdiode (D&sub1;, D&sub3;), deren Anoden mit dem Ausgang der ersten Konstantstromschaltungsanordnung (Q&sub1;) verbunden sind;

eine dritte und eine vierte Schaltdiode (D&sub2;, D&sub4;), deren Kathoden mit dem Ausgang der zweiten Konstantstromschaltungsanorndung (Q&sub2;) verbunden sind, wobei die Kathode der ersten Schaltdiode mit der Anode der dritten Schaltdiode verbunden ist,

eine Strom-Spannungsumsetzeinrichtung (14D), die an den Verbindungspunkt zwischen der ersten und der dritten Schaltdiode angeschlossen ist, um einen ihr zugeführten Eingangsstrom in die entsprechende Spannung umzusetzen;

eine Tiefpaßfilteranordnung (C, R) zur Mittelung der Ausgangsspannung der Strom- Spannungsumsetzeinrichtung und zu deren Ausgabe als eine der Phasendifferenz zwischen den beiden Eingangssignalen entsprechende Spannung;

eine erste Vorspannungssteuereinrichtung (Db&sub1;) zur Lieferung einer Steuervorspannung an die Kathode der zweiten Schaltdiode (D&sub3;) derart, daß, wenn eines der beiden verlängerten Phasendifferenzsignale von der Impulsanhängeeinrichtung den einen Logikpegel aufweist, die erste und die zweite Schaltdiode ein- bzw. ausgeschaltet werden, während, wenn das eine verlängerte Phasendifferenzsignal den andere Logikpegel besitzt, die erste und die zweite Schaltdiode aus- bzw. eingeschaltet werden; und

eine zweite Vorspannungssteuereinrichtung (14E, Db&sub2;) zur Lieferung einer Steuervorspannung an die Anode der vierte Schaltdiode (D&sub4;) derart, daß, wenn das andere der beiden verlängerten Phasendifferenzsignale von der Impulsanhängeeinrichtung den einen Logikpegel besitzt, die dritte und die vierte Schaltdiode ein- bzw. ausgeschaltet werden, während, wenn das andere verlängerte Phasendifferenzsignal den anderen Logikpegel besitzt, die dritte und die vierte Schaltdiode aus- bzw. eingeschaltet werden.

5. Phasendetektor nach Anspruch 3 oder 4, bei dem die vorbestimmte Breite die Breite eine Totzone der Phasendifferenzdetektoreinrichtung (14) ist.