DE4232408C2 - Regler für einen spannungsgesteuerten Oszillator - Google Patents

Description

Die Erfindung geht aus von einer Schaltungsanordnung zum Erzeugen einer Gleichspannung zum Regeln der Frequenz eines durch einen spannungsgesteuerten Oszillator erzeugten Taktsignales nach dem Oberbegriff des Anspruches 1. Solche Schaltungen sind bekannt, beispielsweise durch den Aufsatz "Phasenschieberschaltungen für Rechtecksignale von Andreas Bogatz in Radio Fernsehen Elektronik Band 32 von 1983 März, Nr. 3 Seiten 188 bis 192.

Die Phasenregelschleifen gemäß obiger Literaturstelle arbeiten nach dem Prinzip eines in diskreten Schritten vorwählbaren Phasenschiebers, wobei aus dem Phasenvergleich einheitlich kurze Impulse erzeugt werden, welche zur Ladung oder Entladung eines Kondensators veranlassen, dessen Gleichspannung zur Regelung des VCOs dient.

Die deutsche Auslegeschrift 15 91 994 bezieht sich auf eine kombinierte Frequenz- und Phasenvergleichsschaltung mit zwei von den beiden zu vergleichenden Signalen angesteuerten bistabilen Kippstufen, deren Ausgänge entgegengesetzt stromsteuernd an einer Speicherkapazität liegen, wobei jeweils ein Vorbereitungseingang jeder Kippstufe demjenigen Steuereingang, an dem die jeweilige Kippstufe in Arbeitslage gekippt wird, zugeordnet ist, und die Vorbereitungseingänge am Ruhelagenausgang der jeweils anderen Kippstufe liegen. Wenn die Frequenz des einen Signals größer ist als die des anderen oder wenn die Phase des einen Signals der des anderen voreilt, liefert ein Ausgang der beiden Kippstufen jeweils fortgesetzte Impulse von einer Breite, die dem jeweiligen Phasenabstand entspricht und der andere Ausgang im umgekehrten Fall. Die Frequenznachregelung erfolgt hier über die Frequenzgleichheit hinaus und zwar bis die Phasen übereinstimmen, um dann die Frequenz wiederum zurückzuregeln. Um Regelschwingungen zu verhindern, ist ein Schalter vorgesehen, über welchen ein Teil der Speicherkapazität entladen werden kann, wodurch die Gesamtspannung an der Speicherkapazität und damit die Frequenz des Oszillators sprunghaft geändert wird. Durch diese Frequenzänderung ändert sich auch wiederum die Phase, und es erfordert mehrere Regelschritte, um letztendlich Frequenz- und Phasengleichheit erreicht zu haben.

Durch das US-Patent 4,594,564 ist ein Frequenzdetektor bekannt geworden, durch den die Frequenz eines spannungsgesteuerten Oszillators einer Eingangsfrequenz nachgeführt wird. Die Schaltung verwendet eine Reihe von vier Flip-Flops und eine Reihe von mehreren Gattern und hat drei mögliche Betriebszustände, nämlich Erhöhung, Erniedrigung oder Beibehaltung der Frequenz. Die vier Flip-Flops können mehrere unstabile Zustände einnehmen, die auf einen Startzustand 0000 geklärt werden müssen. Der Frequenzdetektor vermag die Frequenz nachzuregeln unabhängig von der Phasenlage. Die Regelung erfolgt so, daß jeweils innerhalb einer Periode der beiden Eingangsfrequenzen sowohl eine Frequenzerhöhung als auch eine Frequenzerniedrigung erfolgen, wobei die Nettodifferenz zwischen Frequenzerhöhungsbreite und Frequenzerniedrigungsbreite positiv resultiert, wenn die Eingangsfrequenz größer ist als die des Oszillators und negativ im umgekehrten Fall.

Der vorliegenden Erfindung lag die Aufgabe zugrunde, eine Regelschaltung der eingangs genannten Art anzugeben, welche in der Lage ist, die Frequenz des Quarzoszillators so zu regeln, daß sie mit der Frequenz des Betriebstaktes übereinstimmt, und zwar so genau, daß jede Phasenverschiebung wieder ausgeregelt wird. Und dies sollte auf unaufwendige Weise durchgeführt werden können.

Die Lösung erfolgt mit den im Patentanspruch 1 angegebenen Merkmalen. Vorteilhafte Ausgestaltungen ergeben sich durch die Unteransprüche.

Die vorliegende Taktregelschaltung zeitigt die folgenden Vorteile des verhältnismäßig kleinen Aufwandes, des guten Regelerfolges, des automatischen Regelungsablaufes ohne irgend welche Abgleiche oder Voreinstellung von Teilern. Außerdem entfallen aufwendige n/1-Referenzteiler und m/1-Vorwahlteiler gemäß der Phasenregelschleifen laut obiger erster Entgegenhaltung, vielmehr ist lediglich ein einziger 4/1- Teiler erforderlich, der gleichzeitig die Betriebstakte CTX und CRX mit einer Phasendifferenz von 90° erzeugt.

Es folgt nun die Beschreibung anhand der Figuren.

Die Fig. 1 zeigt ein Blockschaltbild des gesamten Phasenregelkreises.

In Fig. 2a bis 2c sind ein detaillierteres Blockschaltbild des Phasendetektors sowie Signaldiagramme über der Zeit aufgetragen.

In Fig. 3 ist ein detaillierteres Blockschaltbild für den Regler gezeichnet.

In Fig. 4 schließlich ist eine Schaltung für einen spannungsgesteuerten Oszillator wiedergegeben.

In Fig. 5a ist ein Logikplan und in Fig. 5b Zeitdiagramme von Signalen des Teilernetzwerkes aufgetragen.

Die Fig. 6 zeigt den Verlauf der Oszillatorfrequenz in Abhängigkeit von der Reglerspannung.

In Fig. 1 ist die Phasenregelschleife mit den einzelnen Bausteinen Phasendetektor, Regler, VCO und Teilernetzwerk TNW erkennbar. Im Teilernetzwerk wird der Betriebstakt CTX erzeugt. Die Aufgabe des Phasendetektors liegt darin, Phasenunterschiede zwischen dem Betriebstakt CTX und dem Eingangstakt CKR zu erkennen. Für einen fehlerfreien Ablauf muß das Taktverhältnis der beiden Taktfrequenzen gleich 1 sein. Die Anordnung enthält zwei D-Auffang-Flip-Flops mit positiver Flankentriggerung, wobei die Setz- und D-Eingänge jeweils mit 5 V also logisch 1 belegt sind. Der Betriebstakt CTX wird auf den Reseteingang des einen D-Flip-Flops IC4A gelegt und invertiert auf den Clockeingang des anderen D-Flip- Flops IC4B; der Eingangstakt CKR wird invertiert auf den Clockeingang des einen D-Flip-Flops IC4A und nochmals invertiert auf den Reseteingang des anderen D-Flip-Flop IC4B gelegt. Die Ausgangssignale X1 und X2 melden eine positive bzw. negative Phasenverschiebung dem nachfolgenden Regler. Es gelten dabei folgende Zuordnungen:
X1 wird L, wenn beide Takte CTX = CKR = L waren und CKR = 0 wird; die Rücksetzung erfolgt wenn CTX = 0 wird.
X2 wird L, wenn beide Takte CTX = CKR = L waren und CTX = 0 wird; Rücksetzung erfolgt, wenn CKR = 0 wird.

In den Fig. 2b und 2c sind Beispiele einer Phasenverschiebung angeführt und zwar in Fig. 2b für den Fall, daß die Quarzfrequenz und damit auch der Betriebstakt CTX zu klein ist und in Fig. 2c für den umgekehrten Fall, daß die Quarzfrequenz und damit der Betriebstakt CTX zu groß ist. Man sieht in Fig. 2b, daß nach einem ersten kurzen X1-Impuls länger werdende X1-Impulse folgen und dann aber plötzlich abbrechen, wofür anschließend lange Impulse X2, die immer kürzer werden, folgen. Im Fall der Fig. 2c ist es gerade umgekehrt, daß einem ersten kurzen X2-Impuls immer länger werdende X2-Impulse folgend die abbrechen, worauf ein langer X1-Impuls und weitere jedoch kürzer werdende X1-Impulse folgen.

Die Fig. 3 zeigt als Ausführungsbeispiel ein detaillierteres Blockschaltbild für eine Regelschaltung. Diese hat die Aufgabe, aus den Signalen X1 und X2 zu erkennen, in welche Richtung die Ausgangsspannung geregelt werden muß. Es werden dabei zwei Fälle unterschieden, wenn die Quarzfrequenz zu klein ist, muß die Ausgangsspannung erhöht werden, und im umgekehrten Fall, wenn die Quarzfrequenz zu groß ist, muß die Ausgangsspannung verkleinert werden. Die Schaltung enthält zwei Tiefpässe, über die das X1 bzw. X2-Signal auf den Takteingang eines ersten D-Flip-Flops IC6A bzw. eines zweiten D-Flip-Flops IC6b geführt sind. Als langer Impuls wird derjenige Impuls bezeichnet, der länger ist als die Verzögerungszeit des Tiefpasses. Beide Tiefpässe wurden als RC-Glieder mit einer Verzögerungszeit von TV1 = R14 · C4 · ln2 TV2 = R15 · C5 · ln2 = 148,6 ns gewählt. Wird ein langer Impuls vom Signal X1 erkannt, so wird also das D-Auffang-Flip- Flop IC6A und bei einem langen Impuls von Signal X2 wird das D-Auffang-Flip-Flop IC6B gesetzt. Es sind zwei weitere D- Auffang-Flip-Flops vorgesehen, nämlich IC7A, das über seinen Takteingang auch von einem kurzen X1-Impuls gesetzt wird. Entsprechendes gilt für das vierte D-Flip-Flop IC7B, das über seinen Clockeingang ebenfalls von einem kurzen X2-Impuls gesetzt wird. Die Set- und D-Eingänge aller vier Flip-Flops sind jeweils mit 5 V belegt. Die beiden Flip-Flops IC6A und IC7A sind über ihren Reseteingang durch das Signal X2 rücksetzbar; in entsprechender Weise gilt das für die beiden Flip-Flops IC6B und IC7B, deren Reseteingang jeweils durch X1- Signal beaufschlagt ist. Die Ausgangssignale der Flip-Flops sind wie folgt miteinander verknüpft: normaler Ausgang Q von IC7A und Querausgang von IC6A sind über ein Undglied miteinander verknüpft. Wenn beide Eingangssignale eins sind, so entsteht (hier über zwei hintereinandergeschaltete NAND- Glieder) am Ausgang der logische Pegel High, der beispielsweise mit 5 V über eine Diode D10 und über einen Widerstand R16 auf einen Ladekondensator C6 geführt ist. Die Ausgangssignale von IC6B und der Normalausgang Q von IC7B sind über ein NAND-Glied zusammengefaßt, sein Ausgang ist über eine weitere Diode D11 (entgegengesetzt gepolt) ebenfalls auf den Widerstand R16 geführt. Wenn sein Ausgang 0 V führt, kann sich der Kondensator C6 über die Diode D11 und den Widerstand R16 entladen, während er geladen wird, wenn der am Ausgang der beiden hintereinander geschalteten NAND-Glieder IC5B und IC5C 5 V anstehen.

Die Funktion der Schaltung wird nun für die beiden genannten Fälle näher erklärt.

1. Fall Quarzfrequenz zu klein

Kommt ein kurzer X1-Impuls, so wird das D-Auffang-Flip-Flop IC7A gesetzt. Da das D-Auffang-Flip-Flop IC6A nicht gesetzt ist, sind beide Eingänge des NAND-Verknüpfungsgliedes IC5B auf 5 V. Damit geht der Ausgang von IC5C auf 5 V und der Kondensator C6 lädt sich über die Diode D10 und den Widerstand R16 auf. Kommt nun ein langer X2-Impuls, wird das D-Auffang-Flip-Flop IC7A rückgesetzt, wodurch der Ausgang von IC5C auf 0 V geht. Da die Spannung von Kondensator C6 größer als 0 V ist, sperrt die Diode D10, und der Kondensator kann sich nicht entladen. Gleichzeitig werden die D-Auffang-Flip-Flops IC7B und IC6B gesetzt, wodurch sich der Ausgang von IC5D aber nicht ändert, sondern auf 5 V bleibt und so keinen Einfluß auf die Kondensatorspannung hat. Der Vorgang wiederholt sich, wenn ein kurzer X1-Impuls eintrifft. Dieser setzt die D-Auffang-Flip- Flops IC7B und IC6B zurück und setzt IC7A.

2. Fall Quarzfrequenz zu groß

Kommt ein kurzer X2-Impuls, so wird das D-Auffang-Flip-Flop IC7B gesetzt. Da das D-Auffang-Flip-Flop IC6B nicht gesetzt ist, sind beide Eingänge des NAND-Verknüpfungsgliedes IC5D auf 5 V. Damit geht der Ausgang von IC5D auf 0 V, und der Kondensator C6 entlädt sich über die Diode D11 und den Widerstand R16. Kommt nun ein langer X1-Impuls, so wird das D- Auffang-Flip-Flop IC7B rückgesetzt, wodurch der Ausgang von IC5D auf 5 V geht. Da die Spannung von Kondensator C6 kleiner als 5 V ist, sperrt die Diode D11, und der Kondensator kann sich nicht entladen. Gleichzeitig werden die D-Auffang-Flip- Flops IC7A und IC6A gesetzt, wodurch sich aber der Ausgang von IC5C nicht ändert, d. h. bei 0 V bleibt und so keinen Einfluß auf die Kondensatorspannung hat. Der Vorgang wiederholt sich, wenn ein kurzer X2-Impuls eintrifft. In einer Wahrheitstabelle seien die einzelnen Zustände der Flip-Flops dargestellt.

In Fig. 4 ist ein detailliertes Schaltbild für einen Spannungsgesteuerten Oszillator VCO dargestellt. An seinem Eingang Regler wird der Reglerausgang VCO am Ladekondensator C6 angeschlossen. Es ist eine übliche Quarzschaltung, welche nicht näher erklärt zu werden braucht. Sein Ausgang Quarztakt Q ist auf das Teilernetzwerk geführt, welches in Fig. 5a dargestellt ist. Es ist im Prinzip ein Flip-Flop-Paar, dessen Ausgänge kreuzweise auf die JK-Eingänge des jeweils anderen Flip-Flops zurückgekoppelt sind und dessen Clock-Eingänge mit dem Quarztakt Q beaufschlagt sind. Es entsteht ein Zeitdiagramm gemäß der Fig. 5b, wo unter dem Quarztakt die beiden Ausgangstakte CTX und CRX über der Zeit aufgetragen sind. Man erkennt, daß die beiden Betriebstakte um eine viertel Taktperiode gegeneinander verschoben sind, und daß die Quarzfrequenz auf das Vierfache der Taktfrequenz, hier in diesem Fall auf 8,192 MHz, erhöht wurde.

Die abschließende Fig. 6 zeigt die hochlineare Abhängigkeit der Quarzfrequenz bzw. der Betriebstaktfrequenz von der Spannung am Kondensator C6.

Claims (5)

1. Schaltungsanordnung zum Erzeugen einer Gleichspannung zum Regeln der Frequenz eines durch einen spannungsgesteuerten Oszillators VCO erzeugten ersten Taktsignales (F1, CTX) auf die Sollfrequenz eines zweiten Taktsignales (F2, CKR) in einer Phasenregelschleife PLL, mit einem Phasendetektor, durch den die Phase des durch den spannungsgesteuerten Oszillators VCO erzeugten ersten Taktsignales mit derjenigen des zweiten Taktsignales verglichen wird, wobei durch den Phasendetektor als Maß für eine Phasendifferenz zwischen den beiden Takt­ signalen (F1, F2) zwei weitere digitale Puls-Signale X1, X2 mit Hilfe zweier RS-Flip-Flops (IC4A, IC4B) erzeugt werden nach den folgenden Ansteuerungs-Bedingungen für diese RS-Flip-Flops: wobei ↑ die aufsteigende Flanke und das invertierte F2- Signal ist, wobei ein Kondensator (C6) vorgesehen ist, der über einen Widerstand (R16) und über eine erste Diode (D10) ladbar und über eine zweite Diode (D11) entladbar ist und an dem die Regelspannung abgreifbar ist, dadurch gekennzeichnet,
daß bei einem kurzen X1-Impuls ein Ladepegel (5 V) an die erste Diode (D10) gelegt wird,
daß bei einem kurzen X2-Impuls ein Entladepegel (0 V) an die zweite Diode gelegt wird und
daß bei langen X1- bzw. X2-Impulsen weder ein Entladepegel noch ein Ladepegel angelegt werden und
daß zwei Tiefpässe (R14, C4; R15, C5) vorgesehen sind, mittels der lange und kurze Impulse der Signale X1 und X2 erkannt werden, wobei als langer Impuls derjenige Impuls bezeichnet wird, der länger ist als die Verzögerungszeit des Tiefpasses.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß als Tiefpaß ein RC-Glied gewählt wird mit den Verzögerungszeiten TV1 = R14 · C4 · ln2 = 148,6 nsec. und TV2 = R15 · C5 · ln2 = 148,6 nsec.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß vier D-Flip-Flops vorgesehen sind, wobei das erste (IC7A) mittels eines beliebigen X1-Impulses gesetzt wird, wobei das zweite Flip-Flop (IC6A) nur mittels eines langen X1-Impulses gesetzt wird, wobei das dritte D-Flip-Flop (IC6B) nur mittels eines langen X2-Impulses setzbar ist und das vierte D-Flip- Flop (IC7B) mittels beliebiger X2-Impulse setzbar ist. (Fig. 3).

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet,
daß die beiden ersten Flip-Flops (IC7A und IC6A) mittels X2- Impulsen zurücksetzbar sind und
daß die beiden dritten und vierten D-Flip-Flops (IC6B und IC7B) mittels eines X1-Impulses rücksetzbar sind. (Fig. 3)

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet,
daß der Kondensator (C6) geladen wird, wenn das erste D-Flip- Flop gesetzt und das zweite nicht gesetzt ist (IC7A = 1 und IC6A = 0),
daß entladen wird, wenn das dritte D-Flip-Flop nicht und das vierte gesetzt ist, (IC6B = 0 und IC7B = 1) und daß in allen anderen Fällen die Kondensatorspannung gehalten wird. (Fig. 3)