CN1418404A - 时钟发生电路以及包含这种时钟发生电路的再生音频信号的集成电路 - Google Patents

Abstract

时钟发生电路和用于从信息载体读取信息/向信息载体写入信息的装置。根据本发明的时钟发生电路(30)包括用于从输入时钟信号产生第一中间时钟信号(CLa)的分频器(46)。第一逻辑单元(47)组合输入时钟信号(CLin)和中间时钟信号(CLa)。电路(30)还包括：时钟双稳态单元(48)，它具有耦合到第一逻辑单元(47)的输出端的时钟输入端、数据输入端和数据输出端；第二逻辑单元(49)，它具有从同步模块(51)接收同步信号(SorR)的选择输入端，同步模块(51)具有接收参考时钟信号(CL1)的输入端(7a)。所述同步信号控制在反馈模式和复位模式之间选择。在反馈模式中，第二逻辑单元(49)将数据输入端逻辑反相地耦合到数据输出端，而在复位模式中，第二逻辑单元(49)向数据输入端提供复位值。数据输出端提供输出时钟信号(CLout)。根据本发明的时钟发生电路特别适合于从信息载体(1)读取信息/向信息载体写入信息的装置。

Description

时钟发生电路以及包含这种时钟发 生电路的再生音频信号的集成电路

本发明涉及一种时钟发生电路。

本发明还涉及包含这种时钟发生电路的用于再生音频信号的集成电路。

在许多电子电路中，特别是那些利用数字电子装置和计算机的电路中，需要产生具有多个不同频率的时钟信号。这类问题在光记录系统中尤为突出，在将输入信号转换成写信号的过程中，不同步骤之间必须相互同步。所述过程一般包含如下步骤：用纠错码、如交织Reed-Solomon码对输入信号进行编码；对信号进行信道编码，以便得到通道码，例如EFM调制；产生写信号，以达到将所述信道编码的信号尽可能精确地写在记录载体上。为此，采用写策略发生器，它一般需要频率大大高于用作信道编码器的时钟的频率的时钟信号。例如在未预公开的专利申请PHN 17747中描述了这种写策略发生器。通常，采用外部锁相环为写策略发生器生成时钟频率。已经发现，有必要为所述PLL生成具有与参考时钟相同的频率和相位的时钟信号，但其占空度为50％，与参考时钟的占空度无关。

本发明的一个目的是提供一种时钟发生电路，它产生的输出时钟的频率和相位与参考时钟相同，但占空度为50％，与参考时钟的占空度无关。因此，本发明的时钟发生电路包括：

用于接收输入时钟信号的输入端；

用于产生第一中间时钟信号的分频器；

用于组合输入时钟信号和中间时钟信号的第一逻辑单元；

时钟双稳态单元，它具有与第一逻辑单元的输出端相连的时钟输入端以及数据输入端和数据输出端；

第二逻辑单元，它具有用于接收同步信号的选择输入端，该同步信号控制在反馈模式与复位模式之间进行选择，在反馈模式中，第二逻辑单元将数据输入端逻辑反相地耦合到数据输出端，在复位模式中，第二逻辑单元将数据输入端耦合到具有用于接收参考时钟信号的输入端的同步模块；

耦合到数据输出端的用于提供输出时钟信号的输出端。

在所述反馈模式中，时钟双稳态单元的输入端在逻辑反相的意义上耦合到它的数据输出端。因此，所述时钟双稳态单元、如触发器产生的输出信号的频率是中间时钟信号的频率的一半，但占空度为50％。但是，在复位模式中，时钟双稳态单元通过第二逻辑单元接收复位值，使时钟发生电路可以将输出时钟信号与参考时钟信号同步。

EP 551 969 A2描述了一种时钟发生电路，其中，主时钟被同步状态机除以奇数的整数值。随后，通过组合同步状态机的输出信号和主时钟信号，产生占空度为50％的输出时钟。没有公开用于使输出时钟的上升沿与具有与输出时钟相同的频率的输入时钟的上升沿同步的装置。

EP 440 357 A2描述了一种时钟发生电路，该电路从输入时钟信号产生多个具有与输入时钟信号不同相位关系的时钟信号。选择这多个时钟信号中与输入时钟信号的相位最相近的一个。尽管输出时钟信号具有基本上与输入时钟信号相同的频率和相位，但是，其中并未实现的是，输出时钟具有与输入时钟的占空度无关的50％的占空度。

US 5 999 026描述了一种再同步装置，它使二进制信号与具有相对较高频率的时钟重新同步。该装置包含再同步模块，其中，输出端通过第一和第二触发器耦合到接收二进制信号的输入端，在这两个触发器中，第一个被定时在时钟的下降沿，而另一个被定时在时钟的上升沿。第一触发器可通过复用器被旁路。这种装置未实现产生的输出时钟信号具有与参考时钟信号相同的频率和相位，但是具有与所述参考时钟信号的占空度无关的50％的占空度。

在一个实施例中，时钟发生电路的特征在于，所述同步模块包括：第三逻辑单元；第一额外时钟双稳态单元，它的数据输入端耦合到第三逻辑单元的输出端；第二额外时钟双稳态单元，它的数据输入端耦合到第一额外时钟双稳态单元的数据输出端；以及第三额外时钟双稳态单元，它的数据输入端耦合到第二额外时钟双稳态单元的数据输出端，所述第三逻辑单元具有：用来接收代表同步过程开始的信号的第一输入端；耦合到第一额外时钟双稳态单元的数据输出端的第二输入端；以及耦合到第二额外时钟双稳态单元、用来停止同步过程的第三输入端，所述用于接收参考时钟信号的输入端被耦合到第二额外时钟双稳态单元的时钟输入端。

本发明的时钟发生电路的实施例的特征在于，第一逻辑单元包括额外的负触发双稳态单元和逻辑门，其中，输入时钟信号用作额外的负触发双稳态单元的时钟信号，而逻辑门通过额外的负触发双稳态单元接收中间时钟信号作为第一输入信号，接收输入时钟信号作为第二输入信号。负触发双稳态单元和逻辑门的组合确保了产生的输出信号与中间时钟信号的少量延迟无关。因此，中间时钟信号不需要均衡。

参考附图描述本发明的这些及其它方面。图中：

图1表示把信息写到信息载体和/或从信息载体读出信息的装置的框图；

图2表示包含在图1的装置中的时钟发生器；

图3更详细地表示图2的时钟发生器的第一部分；

图4更详细地表示图2的时钟发生器的第二部分，而第一部分仅作一般表示；

图5更详细地表示第二部分的第一模块；

图6表示所述模块的另一实施例；

图7更详细地表示第二部分的第二模块；

图8更详细地表示第二部分的第三模块；

图9表示第三模块的一部分的第一实施例；

图10表示第三模块的一部分的第二实施例；

图11表示在时钟发生器中出现的一些信号。

图1表示把信息写到信息载体1和/或从信息载体1读出信息的装置的框图。该装置包含读/写头2，用于再生在信息载体1上的轨迹中以物理可检测图案表示的读信号Sread，和/或用于以信息载体上轨迹中的物理可检测图案的形式存储写信号Swrite。在所示实施例中，信息载体是盘状的，信息以光学可检测图案的方式储存在记录载体上。例如，光图案被存储在诸如GeSbTe或AgInSbTe的相变媒体中。根据本发明的装置还包含传动装置，用来实现信息载体1和读/写头2之间的相对移动。传动装置包括用来转动信息载体的主轴电动机3和用来在径向上移动读出头的径向传动装置4。例如，径向传动装置可以包括滑杆或摆臂，用来径向移动读出头。另外，读出头2可能包含精细定位装置，比如用来移动构成读/写头的一部分的光学系统中的透镜或反射镜的致动器。所述读/写头2包含光学检测器，它生成检测信号Sdet。信号处理器5从这些信号中产生摆动信号Swobble和伺服信号Sservo。所述摆动信号Swobble经由模/数(A/D)转换器6提供给摆动处理器7。所述伺服信号Sservo提供给伺服单元8，该单元包含控制激光功率的第一伺服模块8.1、控制读/写头扫描的径向位置的第二伺服单元8.2以及用于轴向控制、即维持读/写头2扫描信息载体1的扫描点9对准焦点的第三伺服模块8.3。为了控制读/写头4扫描的径向位置，第二伺服模块8.2向径向传动装置提供伺服控制信号SCrad。第二伺服模块8.2可根据从检测信号Sdet导出的伺服信号Sservo估算径向位置。但是，径向位置也可以另外或额外地根据通过测量电动机位置获得的测量信号来估算，所述电动机控制读/写头2的径向位置。这种测量信号例如用霍尔元件来获取。第三伺服模块通过轴向控制信号SCax控制轴向位置。根据本发明的装置可以具有读模式、写模式或两者。在读模式中，信号处理器5经由A/D转换器11向位检测器和解调器12提供读信号Sread。解调后的信号被提供给纠错单元13，最终把纠错后的信号Sout提供给输出总线15、即串行总线或IEC958总线。所述位检测器和解调器12也给电动机控制器14提供控制信号，以便控制从信息载体1中读出信息的速度。在装置的写模式中，从总线15接收输入信号Sin。接着输入信号Sin被例如CIRC-编码器16用纠错码进行编码并且被信道编码器10进行信道编码，并提供给写策略发生器18，从而生成写信号Swrite。写策略发生器18受控于第一伺服模块8.1产生的伺服控制信号Plaser。所示装置也包含CDtext解码器/编码器19以及编码控制器20，借助于此，可以把CDtext包含在写入信息载体1中的信号的子码中。摆动处理器7向信道编码器10提供时钟信号，使得在信息载体1上写入信息的速度对应于信息载体1的线速度。图1中所示的装置还包含微处理器21，它使伺服单元8可以执行高级控制。例如，微处理器21可以控制用于径向和轴向控制的启动过程以及用于控制激光功率的校准过程。图1所示的装置包含时钟发生器30，它从模拟单元25接收输入信号CLin。所述时钟发生器向信道编码器10提供第一时钟信号CLout1。该时钟信号CLout1不需要必定具有50％的占空度。时钟发生器30也向外部PLL提供时钟信号CLout2，该PLL为写策略发生器18生成时钟频率CLwr。如图1所示，锁相环26包括用于接收输入时钟信号CLout2的反相缓冲器26.1、相位检测器26.2、低通滤波器26.3、可控振荡器26.4以及起分频器作用的递减计数单元26.5。一方面，递减计数单元26.5被控制信号Rcoun复位，该信号由信道编码器10生成，并且与信号CLout1的正向沿对齐。另一方面，PLL 26的反相缓冲器26.1要求PLL被锁定在时钟信号CLout2的反向沿。这就需要时钟频率CLout2具有50％的占空度。

如图2所示，时钟发生器30从模拟单元25接收输入信号CLin，该模拟单元包含：第一和第二时钟输入端25a、25b，用于接收来自晶体振荡器(未示出)的源时钟信号CRIN；以及选择输入端25c，用于接收选择信号CLse1。第一时钟输入端25a经由倍频器26耦合到复用器27的第一数据输入端27a。第二时钟输入端25b直接耦合到所述复用器27的第二数据输入端27b。选择输入端25c耦合到该复用器27的选择输入端27c。复用器27的输出信号CLin形成了时钟发生器30的输入时钟信号。时钟发生器30包括第一31到第六模块36。模块31-36包含可编程的分频器和复用器，用来选择合适的时钟信号频率。第一模块31提供时钟信号CLout1和CLout2。其它模块32-36提供时钟信号CLn，…，CLn+4。

图3表示第一模块31的一部分，该部分从在输入端35收到的输入时钟信号CLin产生时钟信号CLout1。该时钟信号CLout1的频率比输入时钟CLin的频率低了整数分割因数D的倍数。为此，可编程分频器36耦合到输入端35，产生中间时钟信号CLd。可编程分频器36的分割因数可以通过向控制寄存器37中写入而更改。输入时钟信号CLin由缓冲器38缓存，并且用作反相定时的锁存器39的时钟信号，经过该锁存器，可编程分频器36被耦合到第一逻辑门40。在此特例中，这个逻辑门40是“或”门，它具有测试模式信号‘测试’作为另外的输入。“或”门40的输出信号被提供给“与”门41。所述“或”门的输出信号在“与”门41中与CLin信号进行“与”运算。用这种方式获得的输出信号CLout1的频率比输入时钟CLin的频率低了整数分割因子的倍数，并且占空度实质上小于50％。

图4表示第一模块31的另外一部分，它生成时钟信号CLout2。该时钟信号CLout2的频率比输入时钟CLin的频率低了与对时钟信号CLout1所用的相同的整数分割因子D的倍数。第一模块的这另外一部分包括另一个可编程分频器46，它从输入端45接收输入时钟CLin，提供频率为CLout1频率的两倍的中间时钟信号CLa。输入时钟信号CLin和中间时钟信号CLa在第一逻辑单元47中相结合。所述第一逻辑单元47的输出端耦合到时钟双稳态单元、即触发器48的时钟输入端CL。后者还具有数据输入端D和数据输出端Q。该时钟发生电路还包括第二逻辑单元49，它具有用于接收同步信号SorR的选择输入端49a，该同步信号控制在反馈模式和复位模式之间进行选择。在反馈模式中，第二逻辑单元49将数据输入端D逻辑反相地耦合到数据输出端Q。在复位模式中，第二逻辑单元49给数据输入端D提供复位值。触发器48的数据输出端Q被耦合到输出端50，用来提供输出时钟信号CLout2。对于本领域的技术人员，应当清楚，第一逻辑单元47和第二逻辑单元49可以用多种方法实现。同步信号SorR由同步模块51产生。后者参考图8来详细描述。

图5表示第一逻辑单元47的一个实施例。为了防止时钟偏斜，第一逻辑单元47模仿图3中示意的部件来实现。从图5中可以看出，它包含负触发锁存器52，该锁存器具有接收中间时钟信号CLa的数据输入端D、以及耦合到第一逻辑门53(这里是“或”门)的输出端Q，该逻辑门用来组合锁存器52的输出信号和测试模式信号。第一逻辑门53的输出端耦合到第二逻辑门54。第二逻辑门、本例中为“与”门54将“或”门的输出信号与CLin信号相结合。第二逻辑门54的输出信号具有明确界定的相位，防止了尖脉冲的产生。

图6表示第二逻辑单元49的一种实施例。在所示实施例中，第二逻辑单元49具有复用器55，该复用器的第一数据输入端经反相器56耦合到数据输入端49b，最终被耦合到触发器48的输出端。所述复用器55的另一个数据输入端接收恒定的逻辑值“0”。该复用器55的选择输入端耦合到选择输入端49a，用来接收信号SorR。

图7表示第二逻辑单元49的另一种实施例。在这种情况下，第二逻辑单元用“或非”门57来实现，它的第一输入端耦合到输入端49a，用来接收信号SorR，第二输入端耦合到输入端49b，用来接收触发器48的输出信号，输出端耦合到输出端49c，用来向所述触发器提供输出值。

图8更详尽地表示同步模块51。在此表示的同步模块51包括：第三逻辑单元71；第一额外触发器72，它的数据输入端72a耦合到第三逻辑单元71的输出端71e；第二额外触发器73，它的数据输入端73a耦合到第一额外触发器72的数据输出端72c；以及第三额外触发器74，它的数据输入端74a耦合到第二额外触发器73的数据输出端73c。第三逻辑单元71具有第一输入端71a，用来接收代表同步过程开始的信号START。第三逻辑单元71还具有第二输入端71b，它耦合到第一额外触发器72的输出端72c；以及第三输入端71c，它耦合到第二额外触发器73的输出端73c，用来停止同步过程。第三逻辑单元71还具有复位输入端71d，用来在收到信号RESET时将同步模块51置于预定义状态。第一额外触发器72由信号CLin通过“与”门75来定时。用这种方式，时钟信号CLin被延迟的量与图5中所示的第一逻辑单元3中情况相同。第二额外触发器73由时钟信号CL2定时。通过比较图3和图8可以看出，这个时钟信号产生的方式跟CLout1一样。即，经由第一缓冲器82、分频器80、负触发的锁存器78和“与”门76，从信号CLin得出时钟信号CL2。分频器80产生的时钟信号CLd1的频率是图4中分频器2产生的中间时钟信号CLa的频率的一半。第三额外触发器74被时钟信号CL3定时。该时钟信号是从信号CLin、经由第一缓冲器82、分频器81、负触发的锁存器79和“与”门77而得出。分频器81产生的时钟信号CLd2的频率与图4中分频器2产生的中间时钟信号CLa的频率相同。

图9表示第三逻辑单元71的第一实施例。在所述实施例中，第三逻辑单元71包括第一和第二复用器710、711以及“或”门712。第一复用器710具有形成第三逻辑单元71的第一输入端71a的选择输入端。随在所述输入端71a接收的信号而定，复用器710选择或者71b处的输入信号或者恒定逻辑值“1”作为它的输入。第一复用器710的输出端耦合到第二复用器711的第一输入端。该复用器的第二输入端接收恒定逻辑值‘0’。它的选择输入端受控于“或”门712的输出信号。所述“或”门的输入是71c和71d。所以，当在输入端71d上出现复位信号时，或者第二额外触发器73的输出端具有高逻辑值时，复用器711选择在其第二输入端上提供的值‘0’。

图10表示第三逻辑单元71的另一实施例。它包括“或”门713、“或非”门714以及“与”门715。在RESET信号的有效状态期间，或者第二额外触发器73的高输出状态期间，“或非”门714的输出、以及作为结果的“与”门715的输出为‘0’。否则，如果或者在输入端71a的START信号的值是‘1’，或者第一触发器72的输出信号是‘1’，所述“与”门的输出值都是‘1’。

图11表示清楚描述同步信号生成的时间表。

图11a表示时钟信号CLin。

图11b画出了信号CLd1，它的频率是CLin的频率的1/8。信号CLd1在CL0负跳变时被锁存器78锁存，它是CLin的缓冲后的形式。随后，本信号和CLin信号经“与”运算后形成信号CL2。

图11c表示信号CLd2，它的频率是信号CLd1的两倍。因此，CLd2的频率是CLin的频率的1/4，形成信号CL3。

图11d表示信号CL1，这是“与”门75的输出，相对于CLin略有延迟。

图11e表示“与”门76的输出信号CL2。

图11f表示被耦合到接收信号CLd2的锁存器79的“与”门77的输出信号CL3。

图11g表示第一触发器72的输出信号Q1。在所示实施例中，如果信号START有效，就生成该输出信号的值“1”。例如，若通过写入寄存器来改变可编程分频器的分割因子，就会发生这种情况。这会导致第一复用器710的输出、进而第二复用器711的输出都变成值‘1’。在信号CL1的第一个正跳变后，第一触发器72的输出Q1也变成值‘1’。

在图11h中，虚线h1表示在时钟CL2的正跳变处，Q1的值被锁定到第二触发器73中，使得输出Q2也呈现值1。这导致第二复用器711的第二数据输入端被选中，使得第一触发器72的数据输入端72a接收“0”。该值在CL1的下一个跳变处(见虚曲线g1)锁定到第一触发器72中。这时，第一触发器72的输出重新变成“0”。该值在CL2的下一个跳变处锁入第二触发器73，如图中虚曲线h2所示，所以输出Q2重新呈现值“0”。第三触发器74在时钟CL3正跳变时锁入值Q2(见虚线i1、i2、i3)。

图11i表示第三触发器74的输出值Q3。在信号Q3的值为“1”的时间间隔内，复用器51的复位模式被选中。复用器51将触发器4的数据输入端D耦合到复位值源，该源提供恒定的输出值“0”。

图11j表示时钟信号CLout2最初与图11k中所示的时钟CLout1不同步。然而，由于触发器48的数据输入端D被耦合到复位值源，时钟信号CLout2的值维持在值0，直到信号CL3在第三触发器74的输出信号Q3变成0之后的第一个正跳变。该跳变发生在时钟CL2的两个正跳变之间的时钟CL3的正跳变处。这导致CLout2信号的第一正跳变与CL2的第一正跳变一致。因而，占空度为50％的时钟信号CLout2不仅与信号CLout1频率相同，而且同相。

Claims (6)

1.时钟发生电路(30)，它包括：

用于接收输入时钟信号(CLin)的输入端(35，45)，

用于从所述输入时钟信号产生第一中间时钟信号(CLa)的分频器(46)，

用于组合所述输入时钟信号(CLin)和所述中间时钟信号(CLa)的第一逻辑单元(47)，

具有耦合到所述第一逻辑单元(47)的输出端的时钟输入端以及数据输入端和数据输出端的时钟双稳态单元(48)，

第二逻辑单元(49)，它具有用于接收来自同步模块(51)的同步信号(SorR)的选择输入端，该同步模块具有用于接收参考时钟信号(CL1)的输入端(7a)，所述同步信号控制在反馈模式和复位模式之间进行选择，在所述反馈模式中，所述第二逻辑单元(49)将所述数据输入端逻辑反相地耦合到所述数据输出端，而在所述复位模式中，所述第二逻辑单元(49)向所述数据输入端提供复位值。

耦合到所述数据输出端、用于提供输出时钟信号(CLout)的输出端(6)。

2.如权利要求1所述的时钟发生电路，其特征在于，所述同步模块(7)包括：第三逻辑单元(71)；第一额外时钟双稳态单元(72)，它的数据输入端耦合到所述第三逻辑单元(71)的输出端；第二额外时钟双稳态单元(73)，它的数据输入端耦合到所述第一额外时钟双稳态单元(72)的数据输出端；以及第三额外时钟双稳态单元(74)，它的数据输入端耦合到所述第二额外时钟双稳态单元(73)的数据输出端，所述第三逻辑单元(71)具有用于接收代表同步过程开始的信号(START)的第一输入端(71a)、耦合到所述第一额外时钟双稳态单元(72)的数据输出端的第二输入端(71b)、耦合到所述第二额外时钟双稳态单元(73)的用于停止同步过程的第三输入端(71c)，所述用于接收参考时钟信号(CLref)的输入端(7a)被耦合到所述第二额外时钟双稳态单元(73)的时钟输入端(73b)。

3.如权利要求2所述的时钟发生电路，其特征在于，用于接收参考时钟信号(CLref)的所述输入端(7a)经由分频器(80)、负触发双稳态单元(78)和逻辑门(76)耦合到所述第二额外时钟双稳态单元(73)的时钟输入端(73b)，其中，所述分频器的输入端耦合到用于接收参考时钟信号(CLref)的所述输入端(7a)，所述分频器(80)的输出端耦合到负触发双稳态单元(78)的数据输入端，负触发双稳态单元(78)的时钟输入端接收参考时钟信号。

4.如权利要求3所述的时钟发生电路，其特征在于，所述第一逻辑单元(47)包括额外的负触发双稳态单元(52)和逻辑门(54)，其中所述输入时钟信号(CLin)用作所述额外的负触发双稳态单元(52)的时钟信号，所述逻辑门(54)经由所述额外的负触发双稳态单元(52)接收中间时钟信号(CLa)作为第一输入信号，接收输入时钟信号(CLin)作为第二输入信号。

5.用于从信息载体(1)读取信息/向信息载体写入信息的装置，它包括：读/写头(2)，用于再生被表示成所述信息载体(1)上的轨迹中的物理可检测图案的读信号(Sread)和/或用于以所述信息载体(1)上的轨迹中的物理可检测图案的形式存储写信号(Swrite)；传动装置(3)，用于使所述信息载体(1)和所述读/写头(2)之间相对移动；第一电路模块(8.2)，用于控制所述传动装置；第二电路模块(12、13、16、10)，用于通过信道解码和/或纠错解码从读信号(Sread)产生输出信息信号(Sout)，和/或用于通过对输入信息信号(Sin)进行纠错编码和/或信道编码而产生写信号(Swrite)；以及如权利要求1到4中任一项所述的时钟发生电路(30)，用于向一个或多个所述电路模块提供至少第一和第二时钟信号(Sout1，Sout2)，所述第一时钟信号(Sout1)的占空度实质上不等于50％；而所述第二时钟信号(Sout2)的占空度实质上等于50％，并且其频率和相位实质上等于所述第一时钟信号(Sout1)的频率和相位。

6.如权利要求5所述的装置，其特征在于，所述输入信息信号(Sin)和输出信息信号(Sout)代表音频流。

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