JP2004515025A

JP2004515025A - クロック生成回路及びそのようなクロック生成回路を有するオーディオ信号再生用集積回路

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Publication number: JP2004515025A
Application number: JP2002544852A
Authority: JP
Inventors: デ　クイパー　スティーヴン　エイチ
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2000-11-23
Filing date: 2001-11-15
Publication date: 2004-05-20
Also published as: DE60110631D1; WO2002043245A2; EP1342320B1; EP1342320A2; US6690631B2; ATE295016T1; CN1295880C; DE60110631T2; WO2002043245A3; US20020080704A1; CN1418404A

Abstract

クロック生成回路及び情報担体から／へ情報を読み取り／書き込むための装置。本発明によるクロック生成回路（３０）は、入力クロック信号から第１の中間クロック信号（ＣＬａ）を生成するために分周器（４６）を有する。第１の論理ユニット（４７）は、入力クロック信号（ＣＬｉｎ）及び中間クロック信号（ＣＬａ）を組み合わせる。クロック生成回路（３０）は更に、第１の論理ユニット（４７）の出力部に結合されたクロック入力部、データ入力部及びデータ出力部とをもつクロックされる双安定ユニット（４８）と、基準クロック信号（ＣＬ１）を受け取るための入力部（７ａ）をもつ同期モジュール（５１）から、同期信号（ＳｏｒＲ）を受け取るための選択入力部をもつ第２の論理ユニット（４９）とを有する。同期信号は、帰還モードとリセットモードとの間の選択を制御する。帰還モードでは、第２の論理ユニット（４９）は、データ入力部をデータ出力部に論理反転的に結合し、リセットモードでは、第２の論理ユニット（４９）は、リセット値をデータ入力部に供給する。データ出力部は、出力クロック信号（ＣＬｏｕｔ）を供給する。本発明によるクロック生成回路は、情報担体から／へ情報を読み取り／書き込むための装置に特に適している。

Description

【０００１】
【発明の属する技術分野】
本発明は、クロック生成回路に関する。
【０００２】
本発明は更に、そのようなクロック生成回路を有するオーディオ信号再生用集積回路に関する。
【０００３】
【従来の技術】
多くの電子回路、特にデジタルエレクトロニクス及びコンピュータを利用する電子回路においては、複数の異なる周波数をもつクロック信号を生成する必要がある。この問題は特に、入力信号を書き込み信号に変換するプロセスにおけるさまざまな異なるステップが互いに同期されなければならない光学的記録システムにおいて生じる。前記プロセスは、一般に、クロスインタリーブリードソロモンコードのようなエラー訂正コードを用いて入力信号を符号化するステップを含む。そのようなステップは、例えばＥＦＭ変調のようなチャネルコードを用いて、得られた信号をチャネル符号化すること、及び前記チャネル符号化された信号が記録担体に可能な限り正確に書き込まれることを実現する書き込み信号を生成することを含む。この目的のため、チャネル符号器をクロックするために使用される周波数よりかなり高い周波数をもつクロック信号を一般に必要とする書き込み戦略ジェネレータが使用される。このような書き込み戦略ジェネレータは、例えば出願人整理番号ＰＨＮ１７７４７の未公開の特許出願に記述されている。多くの場合、外部フェーズロックドループが、書き込み戦略ジェネレータのためのクロック周波数を生成するために使用される。前記ＰＬＬのために、基準クロックと同じ周波数及び位相をもつが基準クロックのデューティサイクルに関係なく５０％のデューティサイクルをもつクロック信号を生成する必要があることがわかった。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、基準クロックと同じ周波数及び位相をもつが基準クロックのデューティサイクルに関係なく５０％のデューティサイクルをもつ出力クロックを生成するクロック生成回路を提供することである。
【０００５】
【課題を解決するための手段】
このために、本発明のクロック生成回路は、
−入力クロック信号を受け取るための入力部と、
−第１の中間クロック信号を生成するための分周器と、
−前記入力クロック信号及び前記中間クロック信号を組み合わせるための第１の論理ユニットと、
−前記第１の論理ユニットの出力部に結合されたクロック入力部、データ入力部及びデータ出力部をもつクロックされる双安定ユニットと、
−帰還モードとリセットモードとの間の選択を制御する同期信号を受け取るための選択入力部をもつ第２の論理ユニットであって、前記帰還モードでは、該第２の論理ユニットが、前記データ入力部を前記データ出力部に論理反転的に結合し、前記リセットモードでは、該第２の論理ユニットが、基準クロック信号を受け取るための入力部をもつ同期モジュールに前記データ入力部を結合する、該第２の論理ユニットと、
−前記データ出力部に結合された、出力クロック信号を供給するための出力部と、を有する。
【０００６】
帰還モードでは、クロックされる双安定ユニットの入力部が、論理反転されてそのデータ出力部に結合される。それゆえ、フリップフロップのようなクロックされる双安定ユニットは、中間クロック信号の半分の周波数をもつが５０％のデューティサイクルをもつ出力信号を生成する。リセットモードでは、クロックされる双安定ユニットが、第２の論理ユニットを通してリセット値を受け取り、これによって、クロック生成回路が出力クロック信号を基準クロック信号と同期させることが可能になる。
【０００７】
欧州特許出願公開公報第ＥＰ５５１９６９Ａ２号は、マスタークロックが同期ステートマシンによって奇数整数値で除算されるクロック生成回路を記述している。次いで、同期ステートマシンの出力信号をマスタークロック信号と組み合わせることにより、５０％のデューティサイクルをもつ出力クロックが生成される。出力クロックの立ち上がりエッジを出力クロックと同じ周波数をもつ入力クロックの立ち上がりエッジと同期させる手段については開示されていない。
【０００８】
欧州特許出願公開公報第ＥＰ４４０３５７Ａ２号は、入力クロック信号から、入力クロック信号と異なる位相関係をもつ複数のクロック信号を生成するクロック生成回路を記述している。複数のクロック信号のうち入力クロック信号の位相と最もよく合致するものが選ばれる。出力クロック信号は実質的に入力クロック信号と同じ周波数及び位相をもつが、出力クロックが、入力クロックのデューティサイクルに関係なく５０％のデューティサイクルをもつことはその中では実現されていない。
【０００９】
米国特許公報第５９９９０２６号は、２進信号を比較的高い周波数をもつクロックと再同期させる再同期装置を記述している。この装置は、再同期モジュールを含み、この再同期モジュールの出力部は、第１及び第２のフリップフロップによって２進信号を受け取る入力部に結合される。第１のフリップフロップは、クロックの立ち下がりエッジでクロックされ、第２のフリップフロップは、クロックの立ち上がりエッジでクロックされる。第１のフリップフロップは、マルチプレクサを通してバイパスされてもよい。この装置は、基準クロック信号と同じ周波数及び位相をもつがその基準クロック信号のデューティサイクルに関係なく５０％のデューティサイクルをもつ出力クロック信号を生成することを可能にしない。
【００１０】
一実施例において、クロック生成回路は、同期モジュールが、第３の論理ユニットと、前記第３の論理ユニットの出力部に結合されたデータ入力部をもつ第１の他のクロックされる双安定ユニットと、前記第１の他のクロックされる双安定ユニットのデータ出力部に結合されたデータ入力部をもつ第２の他のクロックされる双安定ユニットと、前記第２の他のクロックされる双安定ユニットのデータ出力部に結合されたデータ入力部をもつ第３の他のクロックされる双安定ユニットと、を有し、前記第３の論理ユニットが、同期プロシージャの開始を表す信号を受け取るための第１の入力部と、前記第１の他のクロックされる双安定ユニットのデータ出力部に結合された第２の入力部と、同期プロシージャを止めるために前記第２の他のクロックされる双安定ユニットに結合された第３の入力部と、を有し、前記基準クロック信号を受け取るための前記入力部が、前記第２の他のクロックされる双安定ユニットのクロック入力部に結合されることを特徴とする。
【００１１】
本発明のクロック生成回路の一実施例は、第１の論理ユニットが、他の負論理でトリガされる双安定ユニット及び論理ゲートを有し、入力クロック信号が、他の負論理でトリガされる双安定ユニットのためのクロック信号として働き、論理ゲートが、他の負論理でトリガされる双安定ユニットを通して第１の入力信号として中間クロック信号を受け取り、第２の入力信号として入力クロック信号を受け取ることを特徴とする。負論理でトリガされる双安定ユニットと論理ゲートとの組み合わせは、中間クロック信号の小さい遅延に関係なく出力信号が生成されることを確実にする。従って、中間クロック信号はバランスされる必要はない。
【００１２】
本発明のこれら及び他の見地は図面を参照して説明される。
【００１３】
【発明の実施の形態】
図１は、情報担体１から／へ情報を読み取り及び／又は書き込むための装置のブロック図を示す。この装置は、情報担体１のトラックにおいて物理的に検出可能なパターンとして表現される読み取り信号Ｓｒｅａｄを再生し、及び／又は情報担体のトラックに物理的に検出可能なパターンの形態で書き込み信号Ｓｗｒｉｔｅを記憶するための読み取り／書き込みヘッド２を有する。図示される実施例において、情報担体は、ディスク形状であり、情報は、光学的に検出可能な形態で記録担体に記憶される。光学的パターンは、例えば、ＧｅＳｂＴｅ又はＡｇＩｎＳｂＴｅのような位相変化媒体に記憶される。本発明による装置は更に、情報担体１と読み取り／書き込みヘッド２との間に相対運動を生じさせるための運動手段を有する。運動手段は、情報担体を回転させるためのスピンドルモータ３と、読み取りヘッドを半径方向に動かすための半径方向運動手段４とを有する。半径方向運動手段は、例えば読み取りヘッドを半径方向に動かすためのスライド又はスイングアームを有してもよい。これに加えて、読み取りヘッド２は、読み取り／書き込みヘッドの一部を形成する光学系においてレンズ又はミラーを動かすためのアクチュエータのような高精度の位置決め手段を有してもよい。読み取り／書き込みヘッド２は、検出信号Ｓｄｅｔを生成する光学検出器を有する。シグナルプロセッサ５は、これらの信号から、ウォブル信号Ｓｗｏｂｂｌｅ及びサーボ信号Ｓｓｅｒｖｏを生成する。ウォブル信号Ｓｗｏｂｂｌｅは、Ａ／Ｄ変換器６を通してウォブルプロセッサ７に供給される。サーボ信号Ｓｓｅｒｖｏは、サーボユニット８に供給される。サーボユニット８は、レーザパワーを制御するための第１のサーボモジュール８．１と、読み取り／書き込みヘッドにより走査される半径位置を制御するための第２のサーボモジュール８．２と、軸制御のため、すなわち読み取り／書き込みヘッド２が走査点９により情報担体１を走査する該走査点９の焦点を合わせたままにするための第３のサーボモジュール８．３とを有する。読み取り／書き込みヘッド４により走査される半径位置を制御するために、第２のサーボモジュール８．２は、半径方向運動手段にサーボ制御信号ＳＣｒａｄを供給する。第２のサーボモジュール８．２は、検出信号Ｓｄｅｔから得られるサーボ信号Ｓｓｅｒｖｏに基づいて半径位置を評価することができる。しかしながら、半径位置は、他の方法として又は付加的に、読み取り／書き込みヘッド２の半径位置を制御するモータの位置を測定することにより得られる測定信号から評価されてもよい。そのような測定信号は、例えばホール素子により得られる。第３のサーボモジュールは、軸制御信号ＳＣａｘによって軸位置を制御する。本発明による装置は、読み取りモード、書き込みモード、又はこれらの双方を有していてもよい。読み取りモードでは、シグナルプロセッサ５は、読み取り信号ＳｒｅａｄをＡ／Ｄ変換器１１を通してビット検出器及び復調器１２に供給する。復調された信号は、エラー訂正ユニット１３に供給され、エラー訂正ユニット１３は、エラー訂正された信号Ｓｏｕｔを出力バス１５、すなわちシリアルバス又はＩＥＣ９５８バスに供給する。ビット検出器及び復調器１２は更に、情報担体１から情報が読み取られる速度を制御するためにモータコントローラ１４に制御信号を供給する。装置の書き込みモードにおいて、入力信号Ｓｉｎがバス１５から受け取られる。その後、入力信号Ｓｉｎは、例えばＣＩＲＣ符号器１６によってエラー訂正コードにより符号化され、チャネル符号器１０によりチャネル符号化され、書き込み信号Ｓｗｒｉｔｅを生成するために書き込み戦略ジェネレータ１８に供給される。書き込み戦略ジェネレータ１８は、第１のサーボモジュール８．１により生成されるサーボ制御信号Ｐｌａｓｅｒによって制御される。図示される装置は更に、ＣＤｔｅｘｔ復号器／符号器１９及び符号化コントローラ２０を有し、ＣＤｔｅｘｔは、符号化コントローラ２０によって、情報担体１に書き込まれる信号のサブコードに含められてもよい。ウォブルプロセッサ７は、チャネル符号器１０にクロック信号を供給し、これにより情報が、情報担体１の線速度に対応する速度で情報担体１に書き込まれる。図１に示される装置は更に、サーボユニット８の高レべルの制御を可能にするマイクロプロセッサ２１を有する。マイクロプロセッサ２１は、例えば半径方向及び軸方向の制御のためのスタートアッププロシージャと、レーザパワーを制御するための較正プロシージャとを制御することができる。図１に示される装置は、アナログユニット２５から入力信号ＣＬｉｎを受け取るクロックジェネレータ３０を有する。クロックジェネレータは、チャネル符号器１０のための第１のクロック信号Ｃｌｏｕｔ１を供給する。このクロック信号ＣＬｏｕｔ１は、必ずしも５０％のデューティサイクルをもつ必要はない。クロックジェネレータ３０は更に、外部ＰＬＬのためのクロック信号ＣＬｏｕｔ２を供給し、この外部ＰＬＬは、書き込み戦略ジェネレータ１８のためのクロック周波数ＣＬｗｒを生成する。図１に示すように、フェーズロックドループ２６は、入力クロック信号ＣＬｏｕｔ２を受け取るための反転バッファ２６．１と、位相検出器２６．２と、ローパスフィルタ２６．３と、制御可能な発振器２６．４と、除算器として機能するカウントダウンユニット２６．５とを有する。一方で、カウントダウンユニット２６．５は、チャネル符号器１０により生成されるとともに信号ＣＬｏｕｔ１のポジティブフランジに合わせられる制御信号Ｒｃｏｕｎによってリセットされる。他方で、ＰＬＬ２６の反転バッファ２６．１は、ＰＬＬがクロック信号ＣＬｏｕｔ２のネガティブフランジにおいてクロックされることを伴う。これは、クロック周波数ＣＬｏｕｔ２が５０％のデューティサイクルをもつ要求を伴う。
【００１４】
図２に示すように、クロックジェネレータ３０は、水晶発振器（図示せず）からソースクロック信号ＣＲＩＮを受け取るための第１及び第２のクロック入力部２５ａ、２５ｂと、選択信号ＣＬｓｅｌを受け取るための選択入力部２５ｃとを有するアナログユニット２５から入力信号ＣＬｉｎを受け取る。第１のクロック入力部２５ａは、周波数逓倍器２６を通してマルチプレクサ２７の第１のデータ入力部２７ａに結合される。第２のクロック入力部２５ｂは、マルチプレクサ２７の第２のデータ入力部２７ｂに直接的に結合される。選択入力部２５ｃは、マルチプレクサ２７の選択入力部２７ｃに結合される。マルチプレクサ２７の出力信号ＣＬｉｎは、クロックジェネレータ３０のための入力クロック信号を形成する。クロックジェネレータ３０は、第１乃至第６のモジュール３１乃至３６を有する。モジュール３１−３６は、クロック信号の適当な周波数を選ぶためにプログラマブル分周器及びマルチプレクサを有する。第１のモジュール３１は、特にクロック信号ＣＬｏｕｔ１及びＣＬｏｕｔ２を供給する。他のモジュール３２−３６は、特にクロック信号ＣＬｎ，．．．，ＣＬｎ＋４を供給する。
【００１５】
図３は、入力部３５で受け取られる入力クロック信号ＣＬｉｎからクロック信号ＣＬｏｕｔ１を生成する第１のモジュール３１の一部を示している。このクロック信号ＣＬｏｕｔ１は、入力クロックＣＬｉｎの周波数よりも整数分周率Ｄだけ低い周波数をもつ。このために、プログラマブル分周器３６が、入力部３５に結合され、中間クロック信号ＣＬｄを生成する。プログラマブル分周器３６の分周率は、制御レジスタ３７への書き込みにより変更されることができる。入力クロック信号ＣＬｉｎは、バッファ３８によりバッファされ、否定的にクロックされるラッチ３９のためのクロック信号として使用される。プログラマブル分周器３６は、否定的にクロックされるラッチ３９を介して第１の論理ゲート４０に結合される。ここでは論理ゲート４０は、ＯＲ（論理和）ゲートであり、他の入力としてテストモード信号「ｔｅｓｔ」をもつ。ＯＲゲート４０の出力信号は、ＡＮＤゲート４１に供給される。ＯＲゲートの出力信号は、ゲート４１でＣＬｉｎ信号と論理積演算される。このようにして、入力クロックＣＬｉｎの周波数より整数分周率だけ低い周波数をもつとともに実質的に５０％より低いデューティサイクルをもつ出力信号Ｃｌｏｕｔ１が得られる。
【００１６】
図４は、クロック信号ＣＬｏｕｔ２を生成する第１のモジュール３１の他の部分を示している。このクロック信号ＣＬｏｕｔ２は、クロック信号ＣＬｏｕｔ１の場合と同じ整数分周率Ｄだけ入力クロックＣＬｉｎの周波数より低い周波数をもつ。第１のモジュールの他の部分は、入力部４５から入力クロックＣＬｉｎを受け取りＣＬｏｕｔ１の２倍の周波数をもつ中間クロック信号ＣＬａを供給する他のプログラマブル分周器４６を有する。入力クロック信号ＣＬｉｎ及び中間クロック信号ＣＬａは、第１の論理ユニット４７において組み合わせられる。第１の論理ユニット４７の出力部は、フリップフロップ４８のようなクロックされる双安定ユニットのクロック入力部ＣＬに結合される。フリップフロップ４８は更に、データ入力部Ｄ及びデータ出力部Ｑを有する。クロック生成回路は更に、帰還モードとリセットモードとの間の選択を制御する同期信号ＳｏｒＲを受け取るための選択入力部４９ａをもつ第２の論理ユニット４９を有する。帰還モードでは、第２の論理ユニット４９は、データ入力部Ｄをデータ出力部Ｑに論理反転的に結合する。リセットモードでは、第２の論理ユニット４９は、データ入力部Ｄにリセット値を供給する。フリップフロップ４８のデータ出力部Ｑは、出力クロック信号ＣＬｏｕｔ２を供給するための出力部５０に結合される。当業者には、第１及び第２の論理ユニット４７及び４９がいくつかのやり方で実現されうることが明らかであろう。同期信号ＳｏｒＲは、同期モジュール５１によって生成される。同期モジュール５１については図８を参照して更に詳しく説明する。
【００１７】
図５は、第１の論理ユニット４７の実施例を示す。クロックスキューを防ぐために、第１の論理ユニット４７は、図３に示される部分と同様に実現される。図５から分かるように、第１の論理ユニット４７は、中間クロック信号ＣＬａを受け取るためのデータ入力部Ｄと、ここではＯＲゲートである第１の論理ゲート５３に結合された出力部Ｑとをもつ負論理でトリガされるラッチ５２を有する。第１の論理ゲート５３は、ラッチ５２の出力信号をテストモード信号と組み合わせる。第１の論理ゲート５３の出力部は、第２の論理ゲート５４に結合される。ここではＡＮＤゲート５４である第２の論理ゲートは、ＯＲゲートの出力信号をＣＬｉｎ信号と組み合わせる。第２の論理ゲート５４の出力信号は良好に規定された位相をもち、スパイクの発生が防止される。
【００１８】
図６は、第２の論理ユニット４９の実施例を示している。図示される実施例では、第２の論理ユニット４９は、反転器５６を通してデータ入力部４９ｂに結合された第１のデータ入力部を持つマルチプレクサ５５を有する。データ入力部４９ｂは、フリップフロップ４８の出力部に結合される。マルチプレクサ５５は、一定の論理値「０」を受け取る他のデータ入力部を有する。マルチプレクサ５５は、信号ＳｏｒＲを受け取るための選択入力部４９ａに結合された選択入力部を有する。
【００１９】
図７は、第２の論理ユニット４９の別の実施例を示している。この場合、第２の論理ユニットは、ＮＯＲゲート５７として実現される。ＮＯＲゲート５７は、ＳｏｒＲ信号を受け取るための入力部４９ａに結合された第１の入力部と、フリップフロップ４８の出力信号を受け取るための入力部４９ｂに結合された第２の入力部と、フリップフロップに出力値を供給するための出力部４９ｃに結合された出力部とを有する。
【００２０】
図８は、同期モジュール５１を更に詳しく図示している。図示されている同期モジュール５１は、第３の論理ユニット７１と、第３の論理ユニット７１の出力部７１ｅに結合されたデータ入力部７２ａをもつ第１の他のフリップフロップ７２とを有する。第２の他のフリップフロップ７３は、第１の他のフリップフロップ７２のデータ出力部７２ｃに結合されたデータ入力部７３ａを有し、第３の更なるフリップフロップ７４は、第２の他のフリップフロップ７３のデータ出力部７３ｃに結合されたデータ入力部７４ａを有する。第３の論理ユニット７１は、同期プロシージャの開始を表す信号ＳＴＡＲＴを受け取るための第１の入力部７１ａを有する。第３の論理ユニット７１は更に、第１の他のフリップフロップ７２の出力部７２ｃに結合された第２の入力部７１ｂと、同期プロシージャを止めるために第２の他のフリップフロップ７３の出力部７３ｃに結合された第３の入力部７１ｃとを有する。第３の論理ユニット７１は更に、信号ＲＥＳＥＴが受け取られるとき同期モジュール５１をあらかじめ決められた状態にするためのリセット入力部７１ｄを有する。第１の他のフリップフロップ７２は、ＡＮＤゲート７５を通してＣＬｉｎ信号によりクロックされる。このように、クロック信号ＣＬｉｎは、図５に示される第１の論理ユニット３の場合と同じ量だけ遅延される。第２の他のフリップフロップ７３は、クロック信号ＣＬ２によりクロックされる。図３と図８との比較から分かるように、このクロック信号は、ＣＬｏｕｔ１と同様に生成される。すなわち、クロック信号ＣＬ２は、ＣＬｉｎ信号から、第１のバッファ８２、除算器８０、負論理でトリガされるラッチ７８及びＡＮＤゲート７６を介して得られる。除算器８０は、図４の除算器２によって生成された中間クロック信号ＣＬａの半分の周波数をもつクロック信号ＣＬｄ１を生成する。第３の他のフリップフロップ７４は、クロック信号ＣＬ３によりクロックされる。このクロック信号は、ＣＬｉｎ信号から、第１のバッファ８２、除算器８１、負論理でトリガされるラッチ７９及びＡＮＤゲート７７を介して得られる。除算器８１は、図４において除算器２により生成される中間クロック信号ＣＬａと等しい周波数をもつクロック信号ＣＬｄ２を生成する。
【００２１】
図９は、第３の論理ユニット７１の第１の実施例を示している。この実施例において、第３の論理ユニット７１は、第１及び第２のマルチプレクサ７１０、７１１並びにＯＲゲート７１２を有する。第１のマルチプレクサ７１０は、第３の論理ユニット７１の第１の入力部７１ａを形成する選択入力部を有する。前記入力部７１ａで受け取られる信号に依存して、マルチプレクサ７１０は、７１ｂにおける入力信号又は一定の論理値「１」のいずれかをその入力として選択する。第１のマルチプレクサ７１０の出力部は、第２のマルチプレクサ７１１の第１の入力部に結合される。このマルチプレクサの第２の入力部は、一定の論理値「０」を受け取る。その選択入力部は、ＯＲゲート７１２の出力信号により制御される。ＯＲゲートの入力は７１ｃ及び７１ｄである。それゆえ、リセット信号が入力部７１ｄに生じる場合、又は第２の他のフリップフロップ７３の出力部が高い（ｈｉｇｈ）論理値をもつ場合、マルチプレクサ７１１は、その第２の入力部に与えられる値「０」を選択する。
【００２２】
図１０は、第３の論理ユニット７１の他の実施例を示している。第３の論理ユニット７１は、ＯＲゲート７１３、ＮＯＲゲート７１４及びＡＮＤゲート７１５を有する。信号ＲＥＳＥＴのアクティブ状態の間、又は第２の他のフリップフロップ７３の高出力状態の間、ＮＯＲゲート７１４の出力及びその結果としてのＡＮＤゲート７１５の出力は「０」である。他方、入力部７１ａにおける信号ＳＴＡＲＴの値が「１」である場合、又は第１のフリップフロップ７２の出力信号が「１」である場合、ＡＮＤゲートの出力値は「１」である。
【００２３】
図１１は、同期信号の生成が明らかにされるタイムテーブルを示している。
【００２４】
図１１ａには、クロック信号ＣＬｉｎが示されている。
【００２５】
図１１ｂは、ＣＬｉｎの１／８の周波数をもつ信号ＣＬｄ１を示している。信号ＣＬｄ１は、ＣＬ０の負の遷移においてラッチ７８によりラッチされる。これはＣＬｉｎのバッファされたバージョンである。次いで、この信号は、信号ＣＬ２を形成するために、ＣＬｉｎ信号と論理積演算される。
【００２６】
図１１ｃは、信号ＣＬｄ１の２倍の高さの周波数をもつ信号ＣＬｄ２を示している。従ってＣＬｄ２は、信号ＣＬ３を形成するためにＣＬｉｎの１／４の周波数をもつ。
【００２７】
図１１ｄは、ＡＮＤゲート７５の出力である信号ＣＬ１を示しており、この信号は、ＣＬｉｎに対してわずかに遅延している。
【００２８】
図１１ｅは、ＡＮＤゲート７６の出力信号ＣＬ２を示している。
【００２９】
図１１ｆは、信号ＣＬｄ２を受け取るラッチ７９に結合されたＡＮＤゲート７７の出力信号ＣＬ３を示している。
【００３０】
図１１ｇは、第１のフリップフロップ７２の出力信号Ｑ１を示している。図示される実施例では、信号ＳＴＡＲＴがアクティブである場合、この出力信号の値「１」が生成される。これは、例えばプログラマブル分周器の分周比がレジスタへの書き込みにより変更されるケースである。この結果として、第１のマルチプレクサ７１０の出力及び第２のマルチプレクサ７１１の出力は値「１」をもつ。信号ＣＬ１の最初の正の遷移の後、第１のフリップフロップ７２の出力Ｑ１も値「１」をもつ。
【００３１】
図１１ｈにおいて、破線ｈ１は、クロックＣＬ２の正の遷移において、Ｑ１の値が第２のフリップフロップ７３でクロックされ、これにより出力Ｑ２も値１をもつことを示している。この結果として、第２のマルチプレクサ７１１の第２のデータ入力部が選択され、これにより第１のフリップフロップ７２のデータ入力部７２ａが「０」を受け取る。この値は、ＣＬ１の次の遷移（破線の曲線ｇ１を参照）において、第１のフリップフロップ７２においてクロックされる。この第１のフリップフロップ７２の出力は再び「０」になる。この値は、破線の曲線ｈ２に示されるようにＣＬ２の次の遷移で第２のフリップフロップ７３においてクロックされ、これにより出力Ｑ２は再び値「０」をもつ。第３のフリップフロップ７４は、クロックＣＬ３の正の遷移において、値Ｑ２にクロックする（例えば破線ｉ１、ｉ２、ｉ３を参照）。
【００３２】
図１１ｉは、第３のフリップフロップ７４の出力値Ｑ３を示している。信号Ｑ３が値「１」をもつ時間間隔の間、マルチプレクサ５１のリセットモードが選択される。マルチプレクサ５１は、フリップフロップ４のデータ入力Ｄを、一定の出力値「０」を供給するリセット値ソースに結合する。
【００３３】
図１１ｊは、クロック信号ＣＬｏｕｔ２が、図１１ｋに示されるクロックＣＬｏｕｔ１と最初は同期されないことを示す。しかしながら、フリップフロップ４８のデータ入力Ｄはリセット値ソースに結合されるので、クロック信号ＣＬｏｕｔ２の値は、第３のフリップフロップ７４の出力信号Ｑ３が０に戻ったのち信号ＣＬ３の最初の正の遷移まで値０に維持される。この遷移は、クロックＣＬ２の２つの正の遷移の間のクロックＣＬ３の正の遷移において生じる。この結果として、ＣＬｏｕｔ２信号の第１の正の遷移はＣＬ２の第１の正の遷移と一致する。それゆえ、５０％のデューティサイクルをもつクロック信号ＣＬｏｕｔ２は、信号ＣＬｏｕｔ１と同じ周波数をもつだけでなく同じ位相をもつ。
【図面の簡単な説明】
【図１】情報担体から／へ情報を読み取り及び／又は書き込むための装置のブロック図。
【図２】図１の装置に含まれるクロックジェネレータを示す図。
【図３】図２のクロックジェネレータの第１の部分を更に詳細に示す図。
【図４】図２のクロックジェネレータの第２の部分を更に詳細に示し、第１の部分がより概略的に示されている図。
【図５】第２の部分の第１のモジュールを更に詳細に示す図。
【図６】図５のモジュールの他の実施例を示す図。
【図７】第２の部分の第２のモジュールを更に詳細に示す図。
【図８】第２の部分の第３のモジュールを更に詳細に示す図。
【図９】第３のモジュールの一部の第１の実施例を示す図。
【図１０】第３のモジュールの一部の第２の実施例を示す図。
【図１１】クロックジェネレータで発生されるいくつかの信号を示す図。

Claims

入力クロック信号を受け取るための入力部と、
前記入力クロック信号から第１の中間クロック信号を生成するための分周器と、
前記入力クロック信号及び前記中間クロック信号を組み合わせるための第１の論理ユニットと、
前記第１の論理ユニットの出力部に結合されたクロック入力部、データ入力部及びデータ出力部をもつクロックされる双安定ユニットと、
基準クロック信号を受け取るための入力部をもつ同期モジュールから、同期信号を受け取るための選択入力部をもつ第２の論理ユニットであって、前記同期信号が、帰還モードとリセットモードとの間の選択を制御し、前記帰還モードでは、該第２の論理ユニットが前記データ入力部を前記データ出力部に論理反転的に結合し、前記リセットモードでは、該第２の論理ユニットが前記データ入力部にリセット値を供給する、該第２の論理ユニットと、
前記データ出力部に結合された、出力クロック信号を供給するための出力部と、
を有するクロック生成回路。
前記同期モジュールが、第３の論理ユニットと、前記第３の論理ユニットの出力部に結合されたデータ入力部をもつ第１の他のクロックされる双安定ユニットと、前記第１の他のクロックされる双安定ユニットのデータ出力部に結合されたデータ入力部をもつ第２の他のクロックされる双安定ユニットと、前記第２の他のクロックされる双安定ユニットのデータ出力部に結合されたデータ入力部をもつ第３の他のクロックされる双安定ユニットと、を有し、前記第３の論理ユニットが、同期プロシージャの開始を表す信号を受け取るための第１の入力部と、前記第１の他のクロックされる双安定ユニットの前記データ出力部に結合された第２の入力部と、前記同期プロシージャを止めるために前記第２の他のクロックされる双安定ユニットに結合された第３の入力部と、を有し、前記基準クロック信号を受け取るための前記入力部が、前記第２の他のクロックされる双安定ユニットのクロック入力部に結合されることを特徴とする、請求項１に記載のクロック生成回路。
前記基準クロック信号を受け取るための前記入力部が、除算器、負論理でトリガされる双安定ユニット及び論理ゲートを介して、前記第２の他のクロックされる双安定ユニットの前記クロック入力部に結合され、前記除算器の入力部が、前記基準クロック信号を受け取るための前記入力部に結合され、前記除算器の出力部が、前記負論理でトリガされる双安定ユニットのデータ入力部に結合され、前記負論理でトリガされる双安定ユニットのクロック入力部が、前記基準クロック信号を受け取ることを特徴とする、請求項２に記載のクロック生成回路。
前記第１の論理ユニットが、他の負論理でトリガされる双安定ユニット及び論理ゲートを有し、前記入力クロック信号が、前記他の負論理でトリガされる双安定ユニットのためのクロック信号として働き、前記論理ゲートが、前記中間クロック信号を前記他の負論理でトリガされる双安定ユニットを介して第１の入力信号として受け取り、前記入力クロック信号を第２の入力信号として受け取ることを特徴とする、請求項３に記載のクロック生成回路。
情報担体から／へ情報を読み取り／書き込むための装置であって、前記情報担体のトラックにおいて物理的に検出可能なパターンとして表現される読み取り信号を再生し、及び／又は前記情報担体のトラックに物理的に検出可能なパターンの形で書き込み信号を記憶するための読み取り／書き込みヘッドと、前記情報担体と前記読み取り／書き込みヘッドとの間に相対運動を生じさせるための運動手段と、前記運動手段を制御するための第１の回路モジュールと、チャネル復号化及び／又はエラー訂正復号化によって前記読み取り信号から出力情報信号を生成し、及び／又は入力情報信号をエラー訂正符号化及び／又はチャネル符号化することにより前記書き込み信号を生成するための第２の回路モジュールと、前記回路モジュールのうちの１つ又は複数のものに少なくとも第１及び第２のクロック信号を供給するための請求項１乃至４のいずれか１項に記載のクロック生成回路と、を有し、前記第１のクロック信号が、実質的に５０％と異なるデューティサイクルをもち、前記第２のクロック信号が、実質的に５０％に等しいデューティサイクルをもつとともに前記第１のクロック信号と実質的に同じ周波数及び位相をもつ、装置。
前記入力情報信号及び前記出力情報信号がオーディオストリームを表現することを特徴とする、請求項５に記載の装置。