CN1190012C - 倍频延时锁相环 - Google Patents

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Abstract

一种倍频电路(100)，其包括其一端接收参考时钟(102)并且用于从多个周期匹配的延时元件(101)中的各个元件产生时钟抽头输出端的延时线；时钟组合电路(TOG)，其响应用于成对的抽头输出从各个所述抽头输出对产生输出时钟脉冲的上升沿和下降沿，从而所述输出时钟周期小于所述输入时钟周期。该延时线可以包含在延时锁相环内以便使延时元件(101)的周期匹配。提供多个组合电路单元(TOG)，每个单元具有分别连接到预定数量延时级抽头输出端的输入端，每个单元提供互补输出。选择器(106)是响应来自相位检测器(112)的选择控制信号用来选择一个组合单元一对互补输出中的一个的输出。

Description

倍频延时锁相环
技术领域
本发明涉及到用于从参考时钟信号产生一个高速时钟的时钟产生电路的领域，尤其是，涉及到结合延时锁相环(DLL)的电路。
背景技术
在许多相对自含式电子子系统如集成电路和多芯片模块中，内部的时钟经常用于同步工作。内部的时钟频率常常高于外部接口时钟的频率，外部接口时钟经常用于同步到子系统和来自子系统的传送数据和控制信息。为了有效率降低接口等待操作，经常需要建立确定内部时钟与慢速外部接口时钟之间的相位和频率的相互关系。作为例子，一个通常的要求是内部时钟信号精确地两倍于接口时钟的频率。更严格的限制可能要求接口时钟的上升沿与内部时钟的每个第二上升沿对齐。
当接口时钟是在子系统之外产生时，需要在该子系统内合成较高-频率的内部时钟信号，并同时满足所期望的相位和频率关系。对于内部时钟还可能需要跟踪接口时钟相位与/或频率的变化。
基于较慢的接口时钟的合适的内部时钟的合成通常是利用锁相环(PLL)或者子系统内的PLL电路来完成的。在该领域中已经给出了许多PLL实现方案。通常，在一个PLL系统中，外部接口时钟提供参考时钟输入给产生内部时钟信号的PLL。被适当地向下分频的内部时钟信号(或者延时的内部时钟信号)作为局部的反馈给PLL。这种系统的一个代表例子公开在Young等发明的美国专利No.5,412,349中，并且伴随有文章“用于微处理器的具有5到110MHz范围的PLL时钟产生器(A PLLClock Generrator with 5 to 110MHz Range for Microprocessors)”IEEE JSSC1992年11月11日27卷，1599-1606页。在此描述的基于时钟产生器的PLL包括相位频率检测器，电荷泵，环路滤波器，和电压控制振荡器(VCO)，从这里产生一个具有50％工作比的内部时钟。该VCO工作在两倍的外部时钟频率而且一个被2除的电路用来精确地产生50％工作比的内部时钟，该时钟是在微处理器内部使用的。PLL时钟产生方案的另一个例子是在Conary等的美国专利5,634,117中给出。在这个参考文献中，所描述的微处理器工作在系统总线的速度，或者工作在可选择基础上的多倍于总线速度的速度上。尤其是，通过使用一个产生用于控制微处理器内部工作的时钟信号的PLL，微处理器芯片工作在与地址/数据总线的频率相同的频率或者工作在它的两倍的频率上。
在上面提到的两种参考文献中，外部接口时钟是连续自由振荡的时钟，通常用子系统中的晶体振荡器来产生并且传递给微处理器，存储器和其它元件。然后，基于PLL的时钟产生系统用来产生内部时钟。然而，如果接口时钟是间歇的(即，不连续的)以及如果在接口时钟出现时必须快速存储接口时钟与内部时钟之间的所期望的相位和频率关系，则基于PLL的时钟产生系统通常是不合适的。另外，如果需要内部时钟精确地跟踪接口参考时钟中高频相位抖动，这些PLL也不合适。
更普遍地，在今天的主要数字存储器设计环境中，模拟的PLL存在许多常规的缺点。首先，PLL采用模拟元件，而模拟元件由于它们的直流偏置电流的需求，通常它们实际上消耗比数字元件更大的功率。第二，最近的发展趋向于减小电源电压以便减少高密度存储器应用中的功率消耗，与PLL的模拟元件相对高电源电压的需要相反。第三，由于需要大的闭环时间常数以便最小化抖动，所以对于PLL所需要获得锁定状态的时间长度是相对长的。通常，在数字系统中如存储器，微处理器和ASIC电路，在主要的数字设计中这类PLL引入了不必要的模拟设计的复杂性，因此最近已经避免使用这类PLL。
通过使用延时锁相环(DLL)，能够获得对时钟数据同步的一种变换的方法。常规的DLL电路已经在工业中作为模拟PLL的数字替换选项。这些电路一般包括由数字延时元件组成的抽头数字延时线。抽头的输出被输入到一些多路复用电路，其用来选择合适的输入时钟相位延时以提供给内部电路。该内部时钟还要反-馈给相位检测器，类似于PLL中的相位检测器功能。这种结构的例子公开在MOSAID技术有限公司的Foss等的美国专利号no.5,796,673。一种替代的DLL结构描述在MOSAID技术有限公司的Abousiedo的另一个美国专利5,777,501中。这种结构使用一种折叠延时线实现，其中延时线以大致是其总延时长度的一半来折叠，而且在延时线行进路线部分与返回的另一路线部分之间提供分路连接。分路连接是由一个移位寄存器控制的，该寄存器为内部分布提供所期望的时钟而选择正确的抽头位置。
最近，高速存储器接口电路已经更进一步改进了基于DLL的内部时钟产生系统。尤其是，高带宽的存储器接口应用使用一个差分电荷泵和在Lee等的美国专利5,614,855中的移相器。虽然相当地坚固，然而这个方法是模拟解决方案，使用若干复杂模拟元件比如差分电荷泵，工作比修正放大器，和相位混合器，结果，面临在数字领域中如上面所述的实现模拟电路的相同的常规缺点。在1999年2月，ISSCC(国际固体电路会议)的文章“具有数字校准DLL的800Mbyte/sec 72Mbit SLDRAM”中，由Gillingham等给出了一种改进的使用在高带宽存储器接口电路的DLL的数字实现方案。
在这种电路中，延时锁相环锁定到参考时钟的5ns而且提供32个相等间隔的输出。使用单个的具有固定延时元件的DLL导致在操作期间引起抖动，如温度或者电压的变化引起DLL从一个延时元件跳转到另一个。这个问题是通过控制每个单元延时级的延时来克服的，以致32级总是产生5ns的延时。在图1中显示的7比特的电流输出DAC为延时级提供参考电流。该DAC具有一个非-线性传送函数以便提供在过程，温度，和电压变化上的耗费和延时分辨率。该工作电路解释如下：在初始化期间，选择32级延时线中的与参考时钟匹配的一单个抽头。这个可以被称为虚拟零度抽头。通常，少数几级可以使用作为引入延时以补偿在输入缓冲区和时钟分配中的延时。在初始化时，对于这种导入延时的电流控制被设置为中间范围以致在随温度或者电压变动发生的工作期间，到入延时可以调整为保持虚拟零度抽头与参考时钟同相。因此，被定相为参考时钟的一个完整周期的32级延时线相对于外部时钟保持在恒定的相位。
通常，大多数基于DLL的内部时钟产生系统能够精确地跟踪相位抖动并且能够快速恢复相位，但是被限定产生一个与接口时钟频率相同的内部时钟频率。
因此，在该领域中存在需要低功率，高带宽的应用数字延时锁相环设备，它能够精确地跟踪相位抖动，并且一旦间歇的接口时钟重现就能够快速地恢复相位，还可以产生一个多倍于接口或不变时钟的内部时钟。
发明内容
一种响应参考输入时钟信号产生输出时钟信号的倍频电路，包括：a)用于接收和延时所述参考输入时钟信号的延时线，所述延时线具有多个串行连接的延时级，每个延时级具有一个延时级抽头输出；b)多个抽头输出产生器单元，每个抽头输出产生器单元具有分别连接到预定数量的延时级抽头输出端的输入端，每个抽头输出产生器单元提供至少一个其频率是所述参考输入时钟信号的倍数的抽头输出产生器单元输出信号，从所述多个抽头输出产生器单元输出的所述抽头输出产生器单元输出信号的相位是间隔开的；以及c)多路复用器，其与所述抽头输出产生器单元的输出相连接，用于选择所述抽头输出产生器单元输出信号中的一个，以产生所述输出时钟信号。
此外，一种响应参考输入时钟信号产生输出时钟信号的延时锁相环，包括：a)具有多个串行连接的延时级的延时线，每个延时级提供一个延时级抽头输出；b)多个抽头输出产生器单元，每个抽头输出产生器单元具有分别连接到预定数量的延时级抽头输出端的输入端，每个抽头输出产生器单元提供第一和第二互补输出，每个抽头输出产生器单元的输出是按所述预定数量的延时级以时间分隔的；c)多路复用器，其对选择控制信号做出响应，选择来自一个抽头输出产生器单元的一对互补输出之一的一个输出，以产生所述输出时钟信号；d)相位检测器，其响应所述输出时钟信号和所述参考输入时钟信号以控制所述多路复用器，以便选择一个其相位最接近所述参考输入时钟信号的互补输出；以及其中每个抽头输出产生器单元响应所述输入时钟脉冲的上升沿用于启动第一输出时钟脉冲的上升沿，并响应被延时的所述输入时钟脉冲清除所述第一输出时钟脉冲，以及响应所述输入时钟脉冲的下降沿以启动第二输出脉冲的上升沿和响应被延时的所述输入下降沿用于清除所述第二输出脉冲。
本发明有两种变化形式。第一种变化形式被称为没有工作比修正的双倍频DLL，而第二变化形式被称为具有工作比修正的双倍频DLL。这两种变化形式在TOG单元和这些单元如何连接N-级周期匹配的DLL的具体实施方面是不同的。
附图说明
本发明优选实施例的这些和其它特点在下面参考附图的详细描述中将变得更清楚。
图1(a)是根据已有技术的利用数字-编码控制电路通过延时线级来控制延时的常规DLL方框图；
图1(b)是描绘图1(a)所示DLL的参考输入时钟的时钟周期和第N-1个抽头输出的时序图；
图2(a)是本发明第一实施例的方框图；
图2(b)是图2(a)所示实施例中使用的一个2-输入端单元的视图；
图3是描绘图2(a)的实施例工作的时序图；
图4(a)是本发明第二实施例的方框图；
图4(b)是图4(a)的实施例中使用的一个4-输入端单元的视图；
图4(c)是说明图4(b)中4-输入端单元的详细视图；
图5是图解说明图4(a)的实施例的工作的时序图；
图6是使用图4(a)示出的本发明第二实施例的基于DLL的整个时钟产生系统的方框图。
具体实施方式
参考图1(a)，示出了上述文章“具有数字校准DLL的800Mkyte/sec72Mbit的SLDRAM”中讨论的常规延时锁相环(DLL)，其由一个N-级周期匹配的DLL 9组成，即，0-N抽头位置输出10中的每一个表示TCP的TCP/N部分，在此TCP是参考输入时钟周期。这种DLL是基于串联连接的N个完全相同的延时级，利用最后的延时级输出抽头TAP[N-1]被输入到相位检测器13，它将最后的延时级输出与参考输入时钟11进行比较。相位检测器13输出两个控制信号LEAD和LAG，表示TAP[N-1]的输出是超前还是滞后参考输入时钟11，并且利用它们作为到延时控制模块12的输入。通过每个延时元件的传播延时可以根据模拟量如电流或者电压由延时控制模块12产生的控制信号来调整，或者替代地，利用一个数字编码值来调整。这样的电流或者电压模拟技术是大家都熟知的。所有的N级延时都是参照相位检测器由延时控制模块进行同样的设置，如此以致来自最后延时级TAP[N-1]输出的上升沿与输送给第一级的参考输入时钟之间的相位差尽可能的小。当最初的DLL锁定获取后达到静止状态时(本领域所熟知的没有示出)，通过N个延时级的每个传播延时tpD[级]非常接近TCP/N。作为延时控制模块和相位检测器作用的结果，抽头TAP[N-1]输出和抽头TAP[0]输出之间的延时大致与输入参考时钟的时钟周期相同，如图1(b)中所示。
根据本发明第一实施例的双倍频DLL在图2中示出。一个N级周期匹配的DLL(具有可被4除得尽的N)被用来提供(N-1)个输出TAP[N-1]，在此每个延时级20提供一个TAP[i]输出。第一个N/2延时级的输出连接到N/4的2输入端抽头输出产生器或“TOG”单元，如图2(a)所示。虚拟负载25连接在上面的N/2输出端以便TPD均匀。
更具体地说，到2输入端TOG单元的I(同相位或者0度)与Q(正交或者90度)输入分别地连接到延时元件N/4级。例如，如果N＝32，TOG单元21将接收输入TAP[0]和TAP[8]，TOG单元22将接收输入TAP[1]和TAP[9]等直到将接收输入TAP[7]和TAP[15]的TOG单元23。每个TOG单元产生原值(T)和互补(C)两个输出；例如下列由上所述编号的元素，对于TOG单元21是输出PHI[0]和PHI[N/4]，对于TOG单元22是输出PHI[1]和PHI[N/4+1]，等等，直到包括对于TOG单元23的输出PHI[N/4-1]和PHI[N/2-1]。N/4 TOG单元的PHI[i]输出表示N/2不同的相位，与频率是参考输入时钟频率两倍的内部产生时钟信号的360/(N/2)度的间隔。这些相位输出用来提供所期望的内部产生时钟给内部电路，如将在下面更详细地描述的。
图2(b)示出图2(a)中使用的一个两输入端TOG单元23。TOG单元包括具有互补输出的SR触发器26，该输出在I(同相输出)的上升和下降沿置位而在Q(正交输出)的上升和下降沿复位如图3的时序图所示。
现在将参考图3描述图2(a)和图2(b)中描绘的实施例的工作。响应DLL-使能信号(没有示出)，在参考输入时钟的上升沿，时钟沿A，双倍频输出时钟的产生被初始化。对于抽头i的I(同相或者0度)抽头位置响应上升沿A在时钟沿B上升。在与TAP[i]相关的TOG单元内，I输入产生一个用于设置TOG单元中SR触发器的设置信号S1；这发生在上升沿C。TOG单元的T输出端输出一个始于上升沿D的时钟信号PHI[i]，它具有参考输入时钟频率的两倍频率。同一相关TOG单元的C输出端输出一个T输出PHI[i+N/4]的逻辑互补，具有与PHI[i]相同的频率。
还有自上升沿B初始化的是Q输出TAP[i+N/4]，因为这个输出是在参考时钟已经通过延时TAP[i]至TAP[i+N/4]之后才得到的。如上所述，对于与上升沿B-C-D类似的跟着发生的上升沿E-F-G的序列由上升沿B触发。正如大家能够看到的，序列B-C-D和E-F-G两者具有基于路径中延时元件的固定数目的内部固定的延时(不包括温度变化和延时元件之间的过程变化)，而且两种路径都是由参考输入时钟的上升沿A来初始化。因此，一旦时钟沿A已经上升，两个时序B-C-D和E-F-G就独立地传送。
随后，在参考输入时钟的下降沿，沿H，运转中设置一个类似的时序。下降沿H触发下降沿I-J-K同时还有L-M-N。重要的是再一次注意，如具有上升沿A的情况下，一旦参考输入时钟的下降沿H已经发生，时序I-J-K和L-M-N就独立地传送。然而，如果参考输入时钟的工作比不是50％，即，在上升沿A和下降沿H之间的持续时间不等于下降沿H和后续上升沿Z之间的延时，则相关的时序将偏移而且产生的输出时钟T和C也将没有50％工作比。例如，如果A与H之间的持续时间比H和Z之间的大，在输出时钟T的上升沿D和下降沿G之间将有一个相应的扩大的延时，而且在上升沿K和下降沿N之间将有一个缩短的延时。因此上述实施方案被认为是没有工作比修正，因为超过或低于50％的输入时钟工作比中的任何变化都将导致在偶数和奇数脉冲之间的双倍频输出时钟周期内的不一致性。
图4(a)图解说明本发明采用工作比修正的双倍频DLL的一替换的实施例。类似于参考图3(a)讨论的第一实施例，N-级周期匹配的DLL(具有可由4除尽的N)用来提供(N-1)个输出TAP[N-1]，在此每个延时级30提供一个TAP[i]输出。然而在这个代替的实施例中，N/4-1个TOG单元具有每个单元4个输入端代替2个输入端。尤其是，所有N个延时级的输出都连接到N/4 TOG单元。对每个TOG单元的“0”度，90度，180度，和270度输入端被连接到由N/4级连续分开的延时元件的输出。例如，TOG单元0在其0度输入端接收TAP[0]，在其90度输入端接收TAP[N/4]，在其180度输入端接收TAP[2N/4]以及在其270度输入端接收TAP[3N/4]。同时，N/4 TOG单元31，32，...33PHI[0]...PHI[N/2-1]的所有原值(T)和互补值(C)输出表示与信号频率是参考输入时钟两倍的产生的时钟信号以720/N度间隔开的N/2个不同的相位。
图4(b)图解说明一个4-输入端的TOG单元，其包括一个具有2个置位信号S1和S2，2个复位信号R1和R2，和2个互补输出T和C的SR触发器，所述输出在0度(S1)和180度(S2)输入的上升沿被置位，而在90(R1)度和270度(R2)输入的上升沿复位。
图4(c)是一个图4(a)实施例中使用的一个TOG单元的详细电路实现方案。TOG单元接收0度，90度，180度和270度输入，经过上升沿脉冲产生器40到置位/复位与非门41和42。与非门41和42的输出分别连接到传递门43和44的SPULS和RPULS输入端以及分别连接到反相器45和46。传递门43和44是利用它们的连接到VDD的NMOS门和它们的连接到VSS的PMOS门进行硬布线使能。传递门43和44的输出RNG和SNG分别地连接到NMOS晶体管47和48的栅极，它们分别是在VSS和节点IN与IP之间源极-漏极连接的。两个节点IN和IP由两个交叉连接的反相器49和50闩锁，而且还要经过反相器53和54分别地连接到输出T和C。还连接到节点IN和IP的是上拉PMOS晶体管51和52，它们是在VDD和节点IN以及IP之间源极-漏极连接的，而且它们的栅极分别被提供有通过反相器45和46的由与非门41和42的输出。
传递门43的目的是增加延时以补偿反相器45的延时，以至于更精密地使RNG和SPG线上的过渡相匹配。同样地，传递门44的目的是增加延时以补偿反相器46的延时，以至于更精密地使RNG和SPG线上的过渡相匹配。
现在将参考图4(c)及图5描述4-输入端TOG单元的工作，图5说明了产生信号的时序。在内部时钟产生时序开始之前，所有对与非门41和42的输入都是逻辑高电平，这是因为在上升沿检测器内的至少一个与非门输入端是逻辑低。响应参考时钟信号的上升沿A，0度TAP[I]信号经历上升沿B，它是输入到上升沿脉冲产生器40的，而该产生器产生一个输入到与非门41的逻辑低输出。进入与非门41的这个逻辑低输出产生将由与非门41输出的逻辑高信号，在图5中表示为S1置位脉冲信号C。从与非门41输出的S1脉冲通过传递门43并且开启NMOS 48，NMOS48接着将节点IN拉高到电压VSS。通过交叉-连接反相器49和50的闩锁作用，在节点IP和IN的逻辑高和逻辑低分别通过反相器53和54连接到输出T和C，如图5中的上升沿D1和下降沿D2表示的。
在经过级i到N/4+i的延时之后，90度抽头输出TAP[N/4+i]经历响应上升沿B的上升沿E。上升沿E是作为上升沿脉冲产生器40的90-度输入，它随后产生一个逻辑低输出提供给然后其将产生具有图5中上升沿F的复位脉冲R1的与非门42。类似于S1的路径，与非门42的R1脉冲输出通过传递门44到晶体管47的栅极，将节点IP拉到电压VSS。通过交叉-连接的反相器49和50的闩锁作用，输出T和C通过反相器53和54分别进入逻辑低和高，如在图5中分别以下降沿G1和上升沿G2所示出的。因此应注意，T和C输出的产生非常类似于图3中描述的方案，即，一旦上升沿A已经发生，时序A-B-C-D1/D2以及A-B-E-F-G1/G2仍然是独立的。图2(a)和图3显示的第一实施例与图4(a)和图5显示的第二实施例之间的差别在于输出时钟信号T与C的下半周期的产生。不象图3中输出T和C的下半周期是由参考输入时钟的下降沿，H沿启动的，然后它传播时序I-J-K和L-M-N，在图5中示出的第二实施例中，参考时钟的下降沿，H沿不承担时序I-J-K和L-M-N的产生。这是因为时序I-J-K是在一个固定的内部延时之后响应上升沿E而启动的，即，响应90度抽头输出而产生180度抽头输出。类似地，时序L-M-N是响应如上所述响应上升沿E而产生的上升沿I而产生的。因此，在参考输入时钟的下降沿H发生时，整个时序A-B-C-D和A-B-E-F-G以及A-B-E-I-J-K和A-B-E-I-L-M-N或者更通常地说，A-N是独立的。因此，为了在TOG单元的T和C输出获得50％工作比输出，参考输入时钟的工作比不是必须为50％。因此第二实施例是工作比修正的，因为在输入时钟的工作比内的任意变化不会影响双倍频输出时钟的脉冲间隔或者工作比。
对于所描述的本发明的两个实施例，TOG单元的传播延时特性对双倍频输出时钟波形的质量是关键。重要的是对于两或四输入端，在进入TOG单元输入端的有效沿与内部SR触发器的置位或者复位之间的延时是尽可能地接近。同样重要的是TOG单元的原值与互补输出具有尽可能相同的时序与开关特性。图4(c)中示出的实现方案拥有所有这些所期望的时序相关特性。
对于应用来讲，参考输入时钟与频率倍频内部时钟之间的相位关系是重要的，来自倍频DLL的N/2个输出时钟相位可以馈送给N/2到1多路复用器的输入端。通过附加一个相位检测器和MUX控制逻辑，从N/2个时钟相位输出中选择最合适的时钟相位是可能的。在存储器接口ASIC中使用的，包含本发明第二实施例的具有工作比修正的双倍频DLL的一个完整的时钟产生方案在图6中给出，通过参考数100或者延时元件101表示。在这种实现方案中，N＝64级而输入参考时钟102标称为100MHz(TCP＝10.0ns)。可以看出分辨率取决于延时元件101的数量。DLL产生50％工作比的200MHz时钟的32个相位104，每个相位输出是以间隔720/64或11.25度分开的。32-输入端的多路复用器106选择32个相位中的1个来驱动在ASIC内的时钟缓冲区108和分配树110。分配时钟110反馈给DLL而且利用相位检测器112将它的相位与100MHz的参考输入时钟112进行比较。MUX控制模块114利用相位检测器112的输出来控制32-1多路复用器106，以便选择与该分配时钟110的每个第二上升沿选择尽可能紧密对齐的输入参考时钟102的上升沿的设置。
应该注意到，本发明可以延伸到产生频率大于输入参考时钟频率两倍的内部时钟。可以通过增加两个输入端给图4(c)显示的四输入端TOG单元和分别连接该六个输入端到DLL延时元件输出N/6级，获得具有工作比修正的三倍时钟DLL。因此，抽头输入端将是按照0度，60度，120度，180度，240度，和300度形成分支。类似地，本方案可以扩展到一个具有工作比修正的四倍时钟的DLL，其利用八个输入端的TOG单元和分别到DLL延时元件N/8级的连接，即，输入端是45度分开的。被大于四的系数相乘的时钟也可以实际地给出精细设计的更多输入端的TOG单元。
其它应用：
频率倍频DLL可以使用在当前使用PLL的许多类型的应用中。这些包括数据通信接口电路，存储器系统接口电路，微处理器芯片内的时钟产生，和计算机系统芯片组时钟产生。
另外，因为本发明许多可能的实施例实际上需要比相位锁相环少的模拟和混合信号电路，所以更适合于需要先进的低电压的高度集成的“芯片内系统”应用，用于实现短门长度半导体处理。
上面公开内容是作为对本发明的说明，并不作为对其范围或精神的限制。在研究上面的公开内容之后，对于本领域技术熟知者来说做出各种修改和变化都是显而意见的。
上面给出了本发明的一般概念和特殊实施例，本发明的保护范围是通过附加的权利要求来限定的。

Claims (11)

1.一种响应参考输入时钟信号产生输出时钟信号的倍频电路，包括：
a)用于接收和延时所述参考输入时钟信号的延时线，所述延时线具有多个串行连接的延时级，每个延时级具有一个延时级抽头输出；
b)多个抽头输出产生器单元，每个抽头输出产生器单元具有分别连接到预定数量的延时级抽头输出端的输入端，每个抽头输出产生器单元提供至少一个其频率是所述参考输入时钟信号的倍数的抽头输出产生器单元输出信号，从所述多个抽头输出产生器单元输出的所述抽头输出产生器单元输出信号的相位是间隔开的；以及
c)多路复用器，其与所述抽头输出产生器单元的输出相连接，用于选择所述抽头输出产生器单元输出信号中的一个，以产生所述输出时钟信号。
2.根据权利要求1所述的倍频电路，其中所述延时线是延时锁相环。
3.根据权利要求1所述的倍频电路，其中所述多个串行连接的延时级的的数目能被4除尽。
4.根据权利要求1所述的倍频电路，其中连接到所述抽头输出产生器单元的输入的所述延时级抽头输出在相位上分开了至少90度。
5.根据权利要求1所述的倍频电路，其中所述多个抽头输出产生器单元的每一个都包括用于产生所述抽头输出产生器单元的输出的触发电路。
6.根据权利要求1所述的倍频电路，其中每个所述抽头输出产生器单元还包括：
a)与所述延时级抽头输出选择性地连接的第一对边沿检测器，用于提供第一和第二置位信号；
b)与所述延时级抽头输出选择性地连接的第二对边沿检测器，用于提供第一和第二复位信号；
c)第一组合电路，用于组合所述第一和第二置位信号，产生公共置位信号；
d)第二组合电路，用于组合所述第一和第二复位信号，产生公共复位信号；以及
e)触发电路，用于接收所述公共置位信号和公共复位信号并提供其频率是所述输入时钟信号的频率的倍数的信号。
7.根据权利要求1所述的倍频电路，还包括相位检测器，用于控制所述多路复用器选择最优的抽头输出产生器单元输出信号，使得所述参考输入时钟信号和所述输出时钟信号之间的相位差最小。
8.根据权利要求1所述的倍频电路，包括提供N个延时级抽头输出到N/4个抽头输出产生器单元的N个串联连接的延迟级，所述N/4个抽头输出产生器单元提供输出时钟信号的N/2个等间隔分开的相位，所述相位的频率为参考时钟信号的两倍。
9.根据权利要求1所述的倍频电路，其中每个所述抽头输出产生器单元具有原值输出和互补输出。
10.根据权利要求1所述的倍频电路，用来产生使用在电子子系统中的输出时钟信号，其中所述参考输入时钟信号在所述子系统外部产生。
11.一种响应参考输入时钟信号产生输出时钟信号的延时锁相环，包括：
a)具有多个串行连接的延时级的延时线，每个延时级提供一个延时级抽头输出；
b)多个抽头输出产生器单元，每个抽头输出产生器单元具有分别连接到预定数量的延时级抽头输出端的输入端，每个抽头输出产生器单元提供第一和第二互补输出，每个抽头输出产生器单元的输出是按所述预定数量的延时级以时间分隔的；
c)多路复用器，其对选择控制信号做出响应，选择来自一个抽头输出产生器单元的一对互补输出之一的一个输出，以产生所述输出时钟信号；
d)相位检测器，其响应所述输出时钟信号和所述参考输入时钟信号以控制所述多路复用器，以便选择一个其相位最接近所述参考输入时钟信号的互补输出；以及
其中每个抽头输出产生器单元响应所述输入时钟脉冲的上升沿用于启动第一输出时钟脉冲的上升沿，并响应被延时的所述输入时钟脉冲清除所述第一输出时钟脉冲，以及响应所述输入时钟脉冲的下降沿以启动第二输出脉冲的上升沿和响应被延时的所述输入时钟脉冲的下降沿用于清除所述第二输出脉冲。
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