CN216957457U - 延迟锁定回路电路 - Google Patents

Abstract

本实用新型公开了延迟锁定回路电路，包含一延迟电路，一第一相位检测器，一第二相位检测器以及一计数控制电路，延迟电路用以延迟一参考时钟信号以输出一延迟时钟信号；第一相位检测器用以产生一相位差信号；第二相位检测器用以产生一判断信号；计数控制电路依据相位差信号以及判断信号以产生一控制延迟信号，其中延迟电路依据控制延迟信号以输出延迟时钟信号，其中计数控制电路依据相位差信号以及判断信号以切换具有一第一更新频率的一第一模式以及具有一第二更新频率的一第二模式，且第一更新频率不同于第二更新频率。

Description

延迟锁定回路电路

技术领域

本实用新型属于延迟锁定回路(delay-locked loop，DLL)领域，具体涉及一种具有多个模式的延迟锁定回路电路。

背景技术

依据目前动态随机存取内存(Dynamic Random Access Memory，DRAM)的相关规格，DRAM产品中(尤其是第四代双倍数据传输率(Double-Data-Rate Fourth Generation，DDR4)的内存)更需要好的电压功率稳定性，对于愈来愈快的传输速度，即使是微小的功率变化也会导致输出数据抖动(jittering)且使输出数据的眼图(eye diagram)变差，当输出数据的眼图显示太差时，系统则无法读出正确的数据，使得系统失效。因此，对于高传输速度的领域，延迟锁定回路(Delay-locked loop，DLL)电路需要改良以使抖动更少。要减少读取数据期间的抖动，实际上不同的命令序列或不同的数据读取模式会导致不同的内部电压状态。例如，在读取之前的一开始指令(bank active command)会消耗大量电流，所以在开始时一时间信号(例如tAC信号)会产生大量延迟，并且在延迟锁定时产生抖动。因此，需要一种新颖的方法及相关架构，以在没有副作用或较不可能带来副作用之状况下实现降低延迟抖动与快速达到延迟锁定并解决问题。

实用新型内容

为了解决现在技术中存在的上述问题，本实用新型提供一种具有多个模式的延迟锁定回路电路，可以有效地针对不同读取状态来改变周期与步长，以解决上述的问题。

本实用新型一实施例揭示了一种延迟锁定回路电路，包含一延迟电路，一第一相位检测器，一第二相位检测器以及一计数控制电路，所述延迟电路用以接收来自外部的一参考时钟信号，并延迟所述参考时钟信号以输出一延迟时钟信号，所述第一相位检测器用以接收所述参考时钟信号与所述延迟时钟信号，并用以检测所述参考时钟信号以及所述延迟时钟信号的一相位差，以产生一相位差信号，所述第二相位检测器用以接收延迟了一预定时间的所述延迟时钟信号，并检测延迟了所述预定时间的所述延迟时钟信号以产生一判断信号，所述计数控制电路，用以接收所述相位差信号以及所述判断信号，并依据所述相位差信号以及所述判断信号以产生一控制延迟信号，其中所述延迟电路依据所述控制延迟信号来延迟所述参考时钟信号以输出所述延迟时钟信号，其中所述计数控制电路有一第一模式以及一第二模式，所述计数控制电路依据所述相位差信号以及所述判断信号以切换所述第一模式以及所述第二模式，当所述计数控制电路处于所述第一模式时，具有一第一更新频率，当所述计数控制电路处于所述第二模式时，具有一第二更新频率，且所述第一更新频率不同于所述第二更新频率。

相比较于先前技术，本实用新型延迟锁定回路电路的计数控制电路具有多个模式(包括一第一模式以及一第二模式)，当读取数据开始且产生大量延迟时，延迟锁定回路电路可通过所述第二模式以快速锁定延迟，而在延迟小于一预定时间后，延迟锁定回路电路可切换到所述第一模式以降低不利于读取数据的延迟抖动(jittering)。再者，当延迟锁定回路电路处于所述第二模式时，可还用以接收一时移控制信号以通过一延钟信号平移操作来加速锁定延迟，并且在切换到所述第一模式时对所述延钟信号平移操作进行补偿操作。依此配置，本实用新型延迟锁定回路电路可更快速地在读取数据开始时达到延迟锁定，以使输出数据的眼图(eye diagram)变佳并并且有效地降低延迟抖动。

附图说明

图1是依据本实用新型一实施例的一延迟锁定回路电路的示意图。

图2是依据本实用新型一实施例的一计数控制电路具有多个模式的示意图。

图3是依据本实用新型一实施例的延迟锁定回路电路所输出延迟时钟信号在不同的模式的波形示意图。

图4是依据本实用新型一实施例的延迟锁定回路电路所输出延迟时钟信号在不同的模式并且平移操作的波形示意图。

其中，附图标记说明如下：

延迟锁定回路电路-10；延迟电路-12；第一相位检测器-14；计数控制电路-16；延迟锁定回路延迟线路-18；数据输出控制电路-20；第二相位检测器-22；延迟器-24；读取指令检测器-26。

具体实施方式

请参考图1，图1是依据本实用新型一实施例的一延迟锁定回路电路10的示意图。如图1所示，延迟锁定回路电路10包含一延迟电路12，一第一相位检测器14，一计数控制电路16，一第二相位检测器22以及一延迟器24。延迟电路12是用以接收来自外部的一参考时钟信号(例如一动态随机存取内存(Dynamic Random Access Memory，DRAM)的一参考时钟信号)，并延迟所述参考时钟信号以输出一延迟时钟信号，所述延迟时钟信号可输出到一时钟信号树(clock tree)(例如一DRAM的时钟信号树)，再通过一输出驱动电路将所述延迟时钟信号从时钟信号树输出。其中第一相位检测器14可用以接收所述参考时钟信号与所述延迟时钟信号，并用以检测所述参考时钟信号以及所述延迟时钟信号的一相位差，以产生一相位差信号。延迟器24可用以将所述延迟时钟信号延迟了一预定时间(例如，30皮秒)，第二相位检测器22可用以接收延迟了所述预定时间的延迟时钟信号，并检测延迟了所述预定时间的所述延迟时钟信号以产生一判断信号。计数控制电路16可用以接收所述相位差信号以及所述判断信号，并且依据所述相位差信号以及所述判断信号以产生一控制延迟信号以及一时移控制信号。其中，所述延迟电路依据所述控制延迟信号来延迟所述参考时钟信号以输出一延迟时钟信号，举例来说，延迟电路12包含一延迟锁定回路延迟线路18以及一数据输出控制电路20，延迟锁定回路延迟线路18可用以接收所述控制延迟信号，并且依据所述控制延迟信号以延迟所述参考时钟信号，数据输出控制电路20可用以接收所述时移控制信号并用以输出所述延迟时钟信号，所述时移控制信号是用以控制所述数据输出控制电路对所述延迟时钟信号进行一平移操作。其中，计数控制电路16有一第一模式以及一第二模式，且计数控制电路16可依据外部电路的指令需求并且依据所述相位差信号以及所述判断信号以在第一模式以及第二模式之间切换，而第一模式以及第二模式之间的差异在于，两个模式的更新频率以及延迟步长中至少其中一项不相同。举例来说，当计数控制电路16处于第一模式时，具有一第一更新频率以及一第一延迟步长，当计数控制电路16处于所述第二模式时，具有一第二更新频率以及一第二延迟步长，且第一更新频率低于第二更新频率，以及第一延迟步长不大于第二延迟步长。另外，延迟锁定回路电路10可更包含一读取指令检测器26连接到计数控制电路16，延迟锁定回路电路10通过读取指令检测器26以检测一外部电路指令，例如读取指令检测器26可以由一逻辑电路实现。

延迟锁定回路电路10的电路连接如图1所示：参考时钟信号输入延迟锁定回路延迟线路18的第一输入端，延迟锁定回路延迟线路18的输出端连接数据输出控制电路20的第一输入端，数据输出控制电路20的输出端输出延迟时钟信号；参考时钟信号和延迟时钟信号分别输入相位检测器14的第一输入端和第二输入端，相位检测器14的输出端连接计数控制电路16的第一输入端，计数控制电路16的第一输出端和第二输出端分别连接延迟锁定回路延迟线路18的第二输入端和数据输出控制电路20的第二输入端；延迟时钟信号输入延迟器24的输入端，延迟器24的输出端连接第二相位检测器22的输入端，第二相位检测器的输出端连接计数控制电路16的第二输入端；读取指令检测器26的输出端连接计数控制电路16的第三输入端。其中，延迟锁定回路延迟线路18和数据输出控制电路20共同组成延迟电路12。

请参考图2，图2是依据本实用新型一实施例的计数控制电路16具有多个模式的示意图。如图2所示，计数控制电路16接收所述相位差信号以及所述判断信号，并且依据所述相位差信号以及所述判断信号以产生所述控制延迟信号，其中所述控制延迟信号可控制延迟锁定回路延迟线路18的更新频率以及延迟步长，再者，计数控制电路16也依据所述相位差信号以及所述判断信号以产生所述时移控制信号。换句话说，延迟锁定回路延迟线路18可依据所述控制延迟信号以及所述判断信号调整其更新频率以及延迟步长，数据输出控制电路20可依据所述时移控制信号以及所述判断信号对所述延迟时钟信号进行平移操作。再者，计数控制电路16通过读取指令检测器26还用以接收一外部电路指令，并且依据所述外部电路指令以切换第一模式以及第二模式。举例来说，当计数控制电路16所接收的外部电路指令为一读取开始指令时，计数控制电路16被控制处于所述第二模式，并使得计数控制电路16具有一第二更新频率以及一第二延迟步长。计数控制电路16再通过所述控制延迟信号以控制延迟锁定回路延迟线路18使用第二更新频率以及第二延迟步长来进行延迟锁定，其中第二更新频率可以是高于第一更新频率，而第二延迟步长可以是不小于第一延迟步长，例如所述第二更新频率为历经8次所述参考时钟信号的边缘后更新延迟(图2中标示为「8clk」以求简明)，而所述第二延迟步长为每次更新延迟调整20皮秒(图2中标示为「20皮秒」以求简明)。再举例来说，当所述判断信号指出所述延迟时钟信号的相位差小于所述预定时间(例如，30皮秒)时，计数控制电路16被控制处于所述第一模式，并使得计数控制电路16具有第一更新频率以及第一延迟步长。相似地，计数控制电路16再通过所述控制延迟信号以控制延迟锁定回路延迟线路18使用第一更新频率以及第一延迟步长来进行延迟锁定，其中第一更新频率可以是低于第二更新频率，而第一延迟步长可以是不大于第二延迟步长，例如所述第一更新频率为历经16次所述参考时钟信号的边缘后更新延迟(图2中标示为「16clk」以求简明)，而所述第一延迟步长为每次更新延迟调整10皮秒(图2中标示为「10皮秒」以求简明)。再者，计数控制电路16通过发送所述时移控制信号到数据输出控制电路20以进行一平移操作，所述平移操作可将输出的延迟时钟信号在平移提早10皮秒(图2中标示为「-10皮秒」以求简明)以及平移0皮秒(图2中标示为「0皮秒」以求简明)之间切换。

依据上述配置，本实用新型延迟锁定回路电路10可以依据外部电路指令的需求与所述控制延迟信号以及所述判断信号，以调整不同模式来具有不同的更新频率以及延迟步长，请参考图3，图3是依据本实用新型一实施例的延迟锁定回路电路10所输出一延迟时钟信号在不同的模式的波形示意图。如图3所示，假设外部电路在读取之前的一开始指令(bank active command)后开始读取数据，此时延迟时钟信号会延迟于参考时钟信号一较长时间(例如落后80皮秒)，在图3中显示出延迟锁定回路电路10使用第一模式以及使用第二模式的差异，举例来说，当延迟锁定回路电路10接收一读取开始指令时，计数控制电路16被控制处于所述第二模式，使得计数控制电路16具有所述第二更新频率(诸如8次所述参考时钟信号的边缘后更新延迟)以及所述第二延迟步长(诸如每次更新延迟调整20皮秒)，可以仅花费较少读取次数就将延迟时钟信号的延迟时间逐渐锁定，相较于第一模式，第二模式的更新频率以及延迟步长使用较短的时间就将延迟时钟信号的延迟锁定。值得注意的是，在第二模式下的延迟锁定由于更新频率较高以及延迟步长较大，因此会产生抖动(jittering)，然而，此种抖动仅于读取数据状态下会有较大影响，在读取刚开始的状态下延迟抖动的影响较小。换句话说，计数控制电路16被控制处于第二模式，相比较于第一模式，可以更快地将延迟时间减少，以使接收到读取开始指令后的延迟时间减少，如此一来，改善的延迟时间可以让输出数据的眼图(eye diagram)变佳，使得整个电路可以面对更高速度的数据读写。另外，在延迟时钟信号的延迟时间小于所述预定时间(例如30皮秒)时，计数控制电路16被控制处于所述第一模式，使得计数控制电路16具有所述第一更新频率(诸如16次所述参考时钟信号的边缘后更新延迟)以及所述第二延迟步长(诸如每次更新延迟调整10皮秒)，如此切换为第一模式，则可以维持延迟时钟信号的延迟锁定不会产生抖动，以利于外部电路读取数据。

在第二模式的计数控制电路16已经可以达到快速地将延迟时间减少，本实用新型延迟锁定回路电路10更可以通过数据输出控制电路20依据所述时移控制信号对所述延迟时钟信号进行一平移操作，以更快速地将延迟时间减少。请参考图4，图4是依据本实用新型一实施例的延迟锁定回路电路所输出延迟时钟信号在不同的模式并且平移操作的波形示意图。如图4所示，相似地，假设外部电路在读取之前的一开始指令后开始读取数据，此时延迟时钟信号会延迟于参考时钟信号一较长时间(例如落后80皮秒)，在图4中显示出延迟锁定回路电路10使用第一模式、使用第二模式以及使用第二模式并平移提早10皮秒的差异，举例来说，当延迟锁定回路电路10接收一读取开始指令时，计数控制电路16被控制处于所述第二模式，并通过发送所述时移控制信号到数据输出控制电路20以进行一平移操作，在本实施例中，数据输出控制电路20将延迟时钟信号平移提早10皮秒，但本实用新型并不以此为限，平移提早的时间长短可视需求决定。相比较于使用第二模式而未平移，使用第二模式并平移提早10皮秒可以仅花费较少读取次数就将延迟时钟信号的延迟时间逐渐锁定。换句话说，当计数控制电路16被控制处于第二模式并且数据输出控制电路20平移将延迟时钟信号提早10皮秒时，可以更快地将延迟时间减少，以使接收到读取开始指令后的延迟时间减少，如此一来，改善的延迟时间可以让输出数据的眼图变更佳。另外，在延迟时钟信号的延迟时间小于所述预定时间(例如30皮秒)时，计数控制电路16被控制处于所述第一模式，并且计数控制电路16发送所述时移控制信号到数据输出控制电路20以将延迟时钟信号平移延后10皮秒，使得延迟时钟信号的平移延迟状态切换为0皮秒，如此一来，则可以维持最终延迟时钟信号的延迟锁定而不平移。

相比较于先前技术，本实用新型延迟锁定回路电路的计数控制电路具有多个模式(包括一第一模式以及一第二模式)，当读取数据开始且产生大量延迟时，延迟锁定回路电路可通过所述第二模式以快速锁定延迟，而在延迟小于一预定时间后，延迟锁定回路电路可切换到所述第一模式以降低不利于读取数据的延迟抖动。再者，当延迟锁定回路电路处于所述第二模式时，可还用以接收一时移控制信号以通过一延钟信号平移操作来加速锁定延迟，并且在切换到所述第一模式时对所述延钟信号平移操作进行补偿操作。依此配置，在读取数据开始后本实用新型延迟锁定回路电路可更快速地达到延迟锁定，以使输出数据的眼图变佳并且有效地降低延迟抖动。

以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (16)

1.一种延迟锁定回路电路，其特征在于，所述延迟锁定回路电路包含：

一延迟电路，用以接收来自外部的一参考时钟信号，并延迟所述参考时钟信号以输出一延迟时钟信号；

一第一相位检测器，用以接收所述参考时钟信号与所述延迟时钟信号，并用以检测所述参考时钟信号以及所述延迟时钟信号的一相位差，以产生一相位差信号；

一第二相位检测器，用以接收延迟了一预定时间的所述延迟时钟信号，并检测延迟了所述预定时间的所述延迟时钟信号以产生一判断信号；以及

一计数控制电路，用以接收所述相位差信号以及所述判断信号，并依据所述相位差信号以及所述判断信号以产生一控制延迟信号，

其中，所述延迟电路依据所述控制延迟信号来延迟所述参考时钟信号以输出所述延迟时钟信号；

其中，所述计数控制电路有一第一模式以及一第二模式，所述计数控制电路依据所述相位差信号以及所述判断信号以切换所述第一模式以及所述第二模式，当所述计数控制电路处于所述第一模式时，具有一第一更新频率，当所述计数控制电路处于所述第二模式时，具有一第二更新频率，且所述第一更新频率不同于所述第二更新频率。

2.根据权利要求1所述的延迟锁定回路电路，其特征在于，所述延迟电路包含：

一延迟锁定回路延迟线路，用以接收所述控制延迟信号，并依据所述控制延迟信号延迟所述参考时钟信号；以及

一数据输出控制电路，用以输出所述延迟时钟信号。

3.根据权利要求2所述的延迟锁定回路电路，其特征在于，所述计数控制电路发送一时移控制信号到所述数据输出控制电路，用以控制所述数据输出控制电路对所述延迟时钟信号进行平移操作。

4.根据权利要求3所述的延迟锁定回路电路，其特征在于，当所述计数控制电路处于所述第一模式时，不发送所述时移控制信号，当所述计数控制电路处于所述第二模式时，发送所述时移控制信号用以控制所述数据输出控制电路对所述延迟时钟信号进行平移操作。

5.根据权利要求1所述的延迟锁定回路电路，其特征在于，当所述延迟锁定回路电路接收一读取开始指令时，所述计数控制电路被控制处于所述第二模式，使得所述计数控制电路具有所述第二更新频率。

6.根据权利要求1所述的延迟锁定回路电路，其特征在于，当所述参考时钟信号以及所述延迟时钟信号之间的所述相位差小于所述预定时间时，所述延迟锁定回路电路接收一连续读取指令且所述计数控制电路被控制处于所述第一模式，使得所述计数控制电路具有所述第一更新频率。

7.根据权利要求1所述的延迟锁定回路电路，其特征在于，所述第二更新频率为所述第一更新频率的2倍。

8.根据权利要求1所述的延迟锁定回路电路，其特征在于，所述第一更新频率为历经16次所述参考时钟信号的边缘后更新延迟。

9.根据权利要求1所述的延迟锁定回路电路，其特征在于，所述第二更新频率为历经8次所述参考时钟信号的边缘后更新延迟。

10.根据权利要求1所述的延迟锁定回路电路，其特征在于，当所述计数控制电路处于所述第一模式时，具有一第一延迟步长，当所述计数控制电路处于所述第二模式时，具有一第二延迟步长，且所述第一延迟步长不大于所述第二延迟步长。

11.根据权利要求10所述的延迟锁定回路电路，其特征在于，所述第一延迟步长为每次更新延迟调整10皮秒。

12.根据权利要求10所述的延迟锁定回路电路，其特征在于，所述第二延迟步长为每次更新延迟调整20皮秒。

13.根据权利要求10所述的延迟锁定回路电路，其特征在于，当所述延迟锁定回路电路接收一读取开始指令时，所述计数控制电路被控制处于所述第二模式，使得所述计数控制电路具有所述第二延迟步长。

14.根据权利要求10所述的延迟锁定回路电路，其特征在于，当所述参考时钟信号以及所述延迟时钟信号之间的所述相位差小于所述预定时间时，所述计数控制电路被控制处于所述第一模式，使得所述计数控制电路具有所述第一延迟步长。

15.根据权利要求1所述的延迟锁定回路电路，其特征在于，所述延迟锁定回路电路更包含：

一读取指令检测器，电连接所述计数控制电路，且用以检测来自外部电路的一读取开始指令；

其中当所述读取指令检测器检测到所述读取开始指令时，所述计数控制电路被控制处于所述第二模式，使得所述计数控制电路具有所述第二更新频率。

16.根据权利要求1所述的延迟锁定回路电路，其特征在于，所述延迟锁定回路电路更包含：

一延迟器，以将所述延迟时钟信号延迟所述预定时间。

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