JP3772534B2 - 半導体電力変換器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＩＧＢＴ等の電力用半導体素子を直列多重接続して主回路アームを高電圧化した半導体電力変換器に係り、特に直列多重化した半導体素子の電圧分担を均等にする装置に関する。
【０００２】
【従来の技術】
半導体電力変換器は、その高電圧化のためにＩＧＢＴ等の複数の素子を直列多重接続したものを用いる。一例としてＩＧＢＴの４直列多重ユニットのインバータの主回路例を図５に示す。
【０００３】
直列多重接続した各ＩＧＢＴには同じゲート信号を入力し、各ＩＧＢＴのスイッチ動作のタイミングを揃えるためにゲートドライバやＩＧＢＴは特性のそろったものを使用する。ＩＧＢＴを直列多重接続することで、低電圧ＩＧＢＴの高速性と高い電圧定格を兼ね備えた半導体スイッチを実現する。
【０００４】
【発明が解決しようとする課題】
従来の構成において、直列多重接続した各ＩＧＢＴ及びそれぞれのゲートドライバの特性が揃っている場合には、各々のＩＧＢＴのスイッチ動作のタイミングは揃い、各ＩＧＢＴの電圧分担は均等になる。
【０００５】
しかし、ＩＧＢＴやゲートドライバの特性にばらつきがある場合には、各々のＩＧＢＴのターンオンやターンオフのタイミングがずれることがある。例えば、ターンオフのタイミングがずれて１つの素子のみ速くオフした場合、速くオフした素子は他の素子がオフするまでの間、１つの素子のみで電圧負担しなければならず、その素子にのみ高い電圧がかかることになる。この電圧がＩＧＢＴの定格電圧を超えた場合には素子が電圧破壊され、他の素子も電圧負担が増して次々に電圧破壊してしまう。
【０００６】
このため、一般にＩＧＢＴを直列多重接続して使用する際にはＩＧＢＴ及びゲートドライバの特性を揃える必要があり、回路設計や部品管理が難しくなる。また、ＩＧＢＴやゲートドライバの特性を揃えた場合でも、時間の経過と共に特性にばらつきが生じる可能性もあり、経年変化まで含めて特性を保証しなければならないという問題もある。
【０００７】
なお、ＩＧＢＴやゲートドライバの特性を揃えてもスイッチ動作のタイミングが揃わない場合には、スナバコンデンサの容量を大きくすることで各ＩＧＢＴの電圧分担を均一化することも可能であるが、この場合結果としてスナバ損失が増加し、半導体電力変換器の電力変換効率が低下してしまう。
【０００８】
本発明の目的は、素子やゲートドライバの特性にばらつきがある場合にも素子の電圧分担を常に均等にでき、しかも電力変換効率も低下させることのない半導体電力変換器を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、直列多重接続した各素子の分担電圧のばらつきを各素子に印加するゲート信号の遅れ時間調整で補正するようにし、この補正には各素子の分担電圧を検出し、この検出を基に各素子のゲート信号の遅れ時間を自動調整することで、各素子のスイッチ動作のタイミングのずれによる分担電圧のアンバランスを自動補正するようにしたもので、以下の構成を特徴とする。
【００１０】
電力用半導体素子を直列多重接続して主回路アームを高電圧化した半導体電力変換器において、
前記各素子のスイッチング特性やゲートドライバ及びスナバコンデンサのばらつきによる各素子のターンオフ時の分担電圧のばらつきを各素子に印加するゲート信号の遅れ時間調整で補正する補正回路を備え、
前記補正回路は、前記各素子に印加するゲート信号をそれぞれ遅らせることができる遅れ時間発生回路と、各素子のターンオフ時の分担電圧を検出し、最も電圧の低い素子との電圧差が所定値以上ある素子に対して前記遅れ時間発生回路の次回のゲート信号の遅れ時間を増加させる遅れ時間コントローラとを備えたことを特徴とする。
【００１２】
前記補正回路は、主回路電圧の低い起動時に前記遅れ時間を最適化調整しておくことを特徴とする。
【００１３】
【発明の実施の形態】
図１は、本発明の実施形態を示すゲート信号の自動補正回路図であり、１アーム分を示す。
【００１４】
直列多重接続したＩＧＢＴ1〜ＩＧＢＴnに対して、そのゲート信号はそれぞれ遅れ時間発生回路Ｔ1〜Ｔnによって遅れ時間が調整されて印加される。遅れ時間コントローラＣＮＴは、各ＩＧＢＴ1〜ＩＧＢＴnがターンオフ状態にあるときの電圧ｖ1〜ｖnを検出信号として取り込み、これら検出信号を基に各遅れ時間発生回路Ｔ1〜Ｔnの遅れ時間を制御する。
【００１５】
この構成により、ゲート信号を各ＩＧＢＴ1〜ＩＧＢＴnに分配する際に任意時間の遅れを発生させる。この遅れ時間調整を各ＩＧＢＴの電圧のアンバランスが減少する方向に制御することで、スイッチ動作のタイミング補正する。
【００１６】
電圧のアンバランスが発生するのはＩＧＢＴ1〜ＩＧＢＴnがオフしている期間であり、遅れ時間コントローラＣＮＴはこの期間に各ＩＧＢＴ1〜ＩＧＢＴnの電圧ｖ1〜ｖnの測定を行い、電圧の高いＩＧＢＴのゲート信号を遅らせるように遅れ時間を設定し、設定した遅れ時間を次回のスイッチ動作で発生させることでフィードバック制御を行う。
【００１７】
遅れ時間発生回路Ｔ1〜Ｔnによる遅れ時間調整には、アナログ回路構成で実現できるが、ディジタル回路を使用することもできる。例えば、５０ＭＨｚのクロックを持つ同期回路で時間遅れの発生を実現した場合、２ｎｓ単位でゲート信号のタイミングを制御することが可能である。
【００１８】
図２は、２つのＩＧＢＴを直列接続した回路構成で、スイッチ動作のタイミングがずれた場合の両素子にかかる電圧波形ｖ1，ｖ2の例を示す。２つのＩＧＢＴのターンオフのタイミングがずれた場合、速くオフしたＩＧＢＴの電圧ｖ1は遅れてオフするＩＧＢＴがオフするまでの間、その素子のみでオフしなければならないため、高いサージ電圧が発生する。
【００１９】
これに対し、ターンオン時には、遅れてオンする素子に速くオンした素子の分の電圧がかかるので、若干のサージ電圧が発生するが、その大きさはターンオフ時のサージ電圧と比較して小さく、素子の耐圧の観点からは大きな問題とはならない。
【００２０】
また、ターンオフのタイミングのずれは各素子のオフ時の電圧から容易に検出することができるのに対し、ターンオンのタイミングのずれは上記のことから検出することが難しい。そこで、ターンオフ時のタイミングでの電圧検出によりゲート信号の遅れ時間を調整する。
【００２１】
また、各ＩＧＢＴのターンオフのタイミングがずれた場合、各ＩＧＢＴのスナバコンデンサの充電時間にばらつきが生じるため、コンデンサ電圧のアンバランスが発生し、その電圧アンバランスはＩＧＢＴのオフ時の漏れ電流が小さいためにＩＧＢＴが次にターンオンするまでＩＧＢＴの電圧アンバランスとして維持される。このため、図２に示すように、オフ時の定常電圧を測定することでターンオフのタイミングのアンバランスを測定することが可能である。
【００２２】
サージ電圧のピーク値のばらつきを測定する場合には高速なＡＤコンバータで常時電圧を監視する必要があるが、本発明ではオフ時の定常電圧を測定すればよいため、特に高速なＡＤコンバータは必要なく、またピーク値を求める必要がないため常時電圧を監視する必要もないという利点がある。
【００２３】
電圧の測定には、例えばＡＤコンバータを用いることができる。図３に測定回路の構成を示す。ＩＧＢＴの電圧は、分圧抵抗Ｒ１，Ｒ２で検出し、このしバッファＢＵＦを通した上でＡ／Ｄコンバータに入力する。Ａ／Ｄコンバータにより得られた検出電圧のディジタル値は絶縁を施した上で、遅れ時間コントローラＣＮＴに送られる。
【００２４】
各ＩＧＢＴの電圧は定格電圧の範囲に収まっていれば厳密に均一である必要はないため、Ａ／Ｄコンバータはビット数の少ないものでよい。Ａ／ＤコンバータおよびバッファＢＵＦのＧＮＤはＩＧＢＴのエミッタと等電位にしてあるため、電源は各ＩＧＢＴのゲートドライバの電源と共用できる。
【００２５】
なお、電圧の測定にはＡ／Ｄコンバータのかわりにコンパレータを用いることも可能である。コンパレータを用いた場合、ＩＧＢＴがオフ時の電圧の最大値を設定しておき、それを越えたらゲート信号のタイミングを調整する。この場合、Ａ／Ｄコンバータを用いる場合のように各ＩＧＢＴの電圧分担を正確に均一化することはできないが、ＩＧＢＴの耐圧上問題のない範囲に収めることは可能であり、回路構成の簡略化およびコストの低減といった利点がある。
【００２６】
時間遅れコントローラＣＮＴは、最も電圧の低い（最もスイッチ動作の遅い）ＩＧＢＴを基準にし、他のＩＧＢＴのゲート信号のタイミングを遅らせてタイミングを合わせる。具体的には、最も電圧の低いＩＧＢＴとの電圧の差が設定値（電圧のばらつきの許容値）以上あるＩＧＢＴのみ遅れ時間をそれまでの設定値より１単位（＝１／遅れ時間発生回路の動作周波数）だけ遅らせる。これを繰り返すことで、ＩＧＢＴオフ時の電圧のばらつきを設定値以内にすることができる。
【００２７】
また、以上の操作のみでは各ゲート信号の遅れ時間は増大するのみとなってしまうので、遅れ時間を設定する際には最も遅れ時間の小さいゲート信号の遅れ時間を０とし、これを基準に他のゲート信号の遅れ時間を決定することで、不必要に遅れ時間が大きくならないようにする。
【００２８】
図４は、遅れ時間コントローラＣＮＴの処理フローを示す。ＩＧＢＴのターンオフ期間を検出し（Ｓ１）、この期間で各ＩＧＢＴの電圧ｖ1〜ｖnを検出し（Ｓ２）、最も低い検出電圧を基準電圧として決定し（Ｓ３）、この基準電圧にばらつき許容値を加算した値に対して各ＩＧＢＴの検出電圧が高いとき（Ｓ４1〜Ｓ４n）、そのＩＧＢＴの遅れ時間を１単位増加させ（Ｓ５1〜Ｓ５n）、遅れの最も小さいＩＧＢＴの遅れ時間が０になるように各ＩＧＢＴの遅れ時間を変更し（Ｓ６）、各遅れ時間発生回路Ｔ1〜Ｔnの遅れ時間を更新する（Ｓ７）。
【００２９】
このような方式で遅れ時間を調整する場合、タイミングのずれが大きい場合にはタイミングが揃うまでに多数回のスイッチングを繰り返し行わなければならず、タイミングが揃うまでに時間がかかるという問題が考えられるが、実際には変換器の動作中に突然大きくタイミングがずれることは起こらないと考えられるので、問題ない。
【００３０】
また、半導体電力変換器の起動時には遅れ時間の最適値がわからないためスイッチ動作のタイミングが揃わず、電圧が不均一になって最悪の場合ＩＧＢＴを破壊する危険がある。これには、半導体電力変換器の起動時には電圧があまり高くない状態でスイッチ動作を行い、遅れ時間の最適化を行っておくことで対応できる。
【００３１】
例えば、インバータの場合、一般に起動時には直流側コンデンサの予備充電を行うが、この予備充電の最中にＩＧＢＴのスイッチングを行い、遅れ時間の最適化を行っておく。この際のスイッチ動作の回数は最低で「タイミングのずれの最大値×遅れ時間発生回路の動作周波数」回必要である。
【００３２】
ＩＧＢＴの直列多重時の電圧アンバランスの原因はスイッチ動作のタイミングのずれだけでなく、スナバコンデンサの容量のばらつきもその原因となる。本実施形態では、オフ時の電圧値を用いてフィードバック制御を行うため、スナバコンデンサの容量にばらつきのあった場合にも結果的に電圧分担が均等になるようにスイッチ動作のタイミングを最適化することが可能である。
【００３３】
以上までの説明は、ＩＧＢＴを主回路スイッチとする場合であるが、他の電力用半導体素子、例えばパワートランジスタやＧＴＯサイリスタを主回路スイッチとする電力変換器に適用して同等の作用効果を得ることができる。
【００３４】
【発明の効果】
以上のとおり、本発明によれば、直列多重接続した各素子の分担電圧のばらつきを各素子に印加するゲート信号の遅れ時間調整で補正することで、各素子のスイッチ動作のタイミングのずれによる分担電圧のアンバランスを自動補正するようにしたため、以下の効果がある。
【００３５】
（１）電力用半導体素子やゲートドライバの特性にばらつきがある場合にも各素子のターンオフのタイミングを揃えることが可能となり、各素子の分担電圧を均一化することができる。このため、直列多重接続した素子を（素子個々の定格電圧×直列数）に近い定格電圧のスイッチング素子として使用することが可能となる。また、各素子やゲート回路の選別が不要となるため、コスト的に有利である。
【００３６】
（２）各素子のスナバコンデンサの容量にばらつきがある場合の各素子の電圧のばらつきも補正することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態を示すゲート信号の自動補正回路。
【図２】スイッチ動作のタイミングがずれた場合の素子の電圧波形の例。
【図３】実施形態における電圧測定回路の構成。
【図４】実施形態における遅れ時間コントローラの処理フロー。
【図５】ＩＧＢＴの４直列多重ユニットのインバータ主回路。
【符号の説明】
Ｔ1〜Ｔn…遅れ時間発生回路
ＣＮＴ…遅れ時間コントローラ
ＢＵＦ…バッファ
Ａ／Ｄ…Ａ／Ｄコンバータ
【発明の属する技術分野】
本発明は、ＩＧＢＴ等の電力用半導体素子を直列多重接続して主回路アームを高電圧化した半導体電力変換器に係り、特に直列多重化した半導体素子の電圧分担を均等にする装置に関する。
【０００２】
【従来の技術】
半導体電力変換器は、その高電圧化のためにＩＧＢＴ等の複数の素子を直列多重接続したものを用いる。一例としてＩＧＢＴの４直列多重ユニットのインバータの主回路例を図５に示す。
【０００３】
直列多重接続した各ＩＧＢＴには同じゲート信号を入力し、各ＩＧＢＴのスイッチ動作のタイミングを揃えるためにゲートドライバやＩＧＢＴは特性のそろったものを使用する。ＩＧＢＴを直列多重接続することで、低電圧ＩＧＢＴの高速性と高い電圧定格を兼ね備えた半導体スイッチを実現する。
【０００４】
【発明が解決しようとする課題】
従来の構成において、直列多重接続した各ＩＧＢＴ及びそれぞれのゲートドライバの特性が揃っている場合には、各々のＩＧＢＴのスイッチ動作のタイミングは揃い、各ＩＧＢＴの電圧分担は均等になる。
【０００５】
しかし、ＩＧＢＴやゲートドライバの特性にばらつきがある場合には、各々のＩＧＢＴのターンオンやターンオフのタイミングがずれることがある。例えば、ターンオフのタイミングがずれて１つの素子のみ速くオフした場合、速くオフした素子は他の素子がオフするまでの間、１つの素子のみで電圧負担しなければならず、その素子にのみ高い電圧がかかることになる。この電圧がＩＧＢＴの定格電圧を超えた場合には素子が電圧破壊され、他の素子も電圧負担が増して次々に電圧破壊してしまう。
【０００６】
このため、一般にＩＧＢＴを直列多重接続して使用する際にはＩＧＢＴ及びゲートドライバの特性を揃える必要があり、回路設計や部品管理が難しくなる。また、ＩＧＢＴやゲートドライバの特性を揃えた場合でも、時間の経過と共に特性にばらつきが生じる可能性もあり、経年変化まで含めて特性を保証しなければならないという問題もある。
【０００７】
なお、ＩＧＢＴやゲートドライバの特性を揃えてもスイッチ動作のタイミングが揃わない場合には、スナバコンデンサの容量を大きくすることで各ＩＧＢＴの電圧分担を均一化することも可能であるが、この場合結果としてスナバ損失が増加し、半導体電力変換器の電力変換効率が低下してしまう。
【０００８】
本発明の目的は、素子やゲートドライバの特性にばらつきがある場合にも素子の電圧分担を常に均等にでき、しかも電力変換効率も低下させることのない半導体電力変換器を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、直列多重接続した各素子の分担電圧のばらつきを各素子に印加するゲート信号の遅れ時間調整で補正するようにし、この補正には各素子の分担電圧を検出し、この検出を基に各素子のゲート信号の遅れ時間を自動調整することで、各素子のスイッチ動作のタイミングのずれによる分担電圧のアンバランスを自動補正するようにしたもので、以下の構成を特徴とする。
【００１０】
電力用半導体素子を直列多重接続して主回路アームを高電圧化した半導体電力変換器において、
前記各素子のスイッチング特性やゲートドライバ及びスナバコンデンサのばらつきによる各素子のターンオフ時の分担電圧のばらつきを各素子に印加するゲート信号の遅れ時間調整で補正する補正回路を備え、
前記補正回路は、前記各素子に印加するゲート信号をそれぞれ遅らせることができる遅れ時間発生回路と、各素子のターンオフ時の分担電圧を検出し、最も電圧の低い素子との電圧差が所定値以上ある素子に対して前記遅れ時間発生回路の次回のゲート信号の遅れ時間を増加させる遅れ時間コントローラとを備えたことを特徴とする。
【００１２】
前記補正回路は、主回路電圧の低い起動時に前記遅れ時間を最適化調整しておくことを特徴とする。
【００１３】
【発明の実施の形態】
図１は、本発明の実施形態を示すゲート信号の自動補正回路図であり、１アーム分を示す。
【００１４】
直列多重接続したＩＧＢＴ1〜ＩＧＢＴnに対して、そのゲート信号はそれぞれ遅れ時間発生回路Ｔ1〜Ｔnによって遅れ時間が調整されて印加される。遅れ時間コントローラＣＮＴは、各ＩＧＢＴ1〜ＩＧＢＴnがターンオフ状態にあるときの電圧ｖ1〜ｖnを検出信号として取り込み、これら検出信号を基に各遅れ時間発生回路Ｔ1〜Ｔnの遅れ時間を制御する。
【００１５】
この構成により、ゲート信号を各ＩＧＢＴ1〜ＩＧＢＴnに分配する際に任意時間の遅れを発生させる。この遅れ時間調整を各ＩＧＢＴの電圧のアンバランスが減少する方向に制御することで、スイッチ動作のタイミング補正する。
【００１６】
電圧のアンバランスが発生するのはＩＧＢＴ1〜ＩＧＢＴnがオフしている期間であり、遅れ時間コントローラＣＮＴはこの期間に各ＩＧＢＴ1〜ＩＧＢＴnの電圧ｖ1〜ｖnの測定を行い、電圧の高いＩＧＢＴのゲート信号を遅らせるように遅れ時間を設定し、設定した遅れ時間を次回のスイッチ動作で発生させることでフィードバック制御を行う。
【００１７】
遅れ時間発生回路Ｔ1〜Ｔnによる遅れ時間調整には、アナログ回路構成で実現できるが、ディジタル回路を使用することもできる。例えば、５０ＭＨｚのクロックを持つ同期回路で時間遅れの発生を実現した場合、２ｎｓ単位でゲート信号のタイミングを制御することが可能である。
【００１８】
図２は、２つのＩＧＢＴを直列接続した回路構成で、スイッチ動作のタイミングがずれた場合の両素子にかかる電圧波形ｖ1，ｖ2の例を示す。２つのＩＧＢＴのターンオフのタイミングがずれた場合、速くオフしたＩＧＢＴの電圧ｖ1は遅れてオフするＩＧＢＴがオフするまでの間、その素子のみでオフしなければならないため、高いサージ電圧が発生する。
【００１９】
これに対し、ターンオン時には、遅れてオンする素子に速くオンした素子の分の電圧がかかるので、若干のサージ電圧が発生するが、その大きさはターンオフ時のサージ電圧と比較して小さく、素子の耐圧の観点からは大きな問題とはならない。
【００２０】
また、ターンオフのタイミングのずれは各素子のオフ時の電圧から容易に検出することができるのに対し、ターンオンのタイミングのずれは上記のことから検出することが難しい。そこで、ターンオフ時のタイミングでの電圧検出によりゲート信号の遅れ時間を調整する。
【００２１】
また、各ＩＧＢＴのターンオフのタイミングがずれた場合、各ＩＧＢＴのスナバコンデンサの充電時間にばらつきが生じるため、コンデンサ電圧のアンバランスが発生し、その電圧アンバランスはＩＧＢＴのオフ時の漏れ電流が小さいためにＩＧＢＴが次にターンオンするまでＩＧＢＴの電圧アンバランスとして維持される。このため、図２に示すように、オフ時の定常電圧を測定することでターンオフのタイミングのアンバランスを測定することが可能である。
【００２２】
サージ電圧のピーク値のばらつきを測定する場合には高速なＡＤコンバータで常時電圧を監視する必要があるが、本発明ではオフ時の定常電圧を測定すればよいため、特に高速なＡＤコンバータは必要なく、またピーク値を求める必要がないため常時電圧を監視する必要もないという利点がある。
【００２３】
電圧の測定には、例えばＡＤコンバータを用いることができる。図３に測定回路の構成を示す。ＩＧＢＴの電圧は、分圧抵抗Ｒ１，Ｒ２で検出し、このしバッファＢＵＦを通した上でＡ／Ｄコンバータに入力する。Ａ／Ｄコンバータにより得られた検出電圧のディジタル値は絶縁を施した上で、遅れ時間コントローラＣＮＴに送られる。
【００２４】
各ＩＧＢＴの電圧は定格電圧の範囲に収まっていれば厳密に均一である必要はないため、Ａ／Ｄコンバータはビット数の少ないものでよい。Ａ／ＤコンバータおよびバッファＢＵＦのＧＮＤはＩＧＢＴのエミッタと等電位にしてあるため、電源は各ＩＧＢＴのゲートドライバの電源と共用できる。
【００２５】
なお、電圧の測定にはＡ／Ｄコンバータのかわりにコンパレータを用いることも可能である。コンパレータを用いた場合、ＩＧＢＴがオフ時の電圧の最大値を設定しておき、それを越えたらゲート信号のタイミングを調整する。この場合、Ａ／Ｄコンバータを用いる場合のように各ＩＧＢＴの電圧分担を正確に均一化することはできないが、ＩＧＢＴの耐圧上問題のない範囲に収めることは可能であり、回路構成の簡略化およびコストの低減といった利点がある。
【００２６】
時間遅れコントローラＣＮＴは、最も電圧の低い（最もスイッチ動作の遅い）ＩＧＢＴを基準にし、他のＩＧＢＴのゲート信号のタイミングを遅らせてタイミングを合わせる。具体的には、最も電圧の低いＩＧＢＴとの電圧の差が設定値（電圧のばらつきの許容値）以上あるＩＧＢＴのみ遅れ時間をそれまでの設定値より１単位（＝１／遅れ時間発生回路の動作周波数）だけ遅らせる。これを繰り返すことで、ＩＧＢＴオフ時の電圧のばらつきを設定値以内にすることができる。
【００２７】
また、以上の操作のみでは各ゲート信号の遅れ時間は増大するのみとなってしまうので、遅れ時間を設定する際には最も遅れ時間の小さいゲート信号の遅れ時間を０とし、これを基準に他のゲート信号の遅れ時間を決定することで、不必要に遅れ時間が大きくならないようにする。
【００２８】
図４は、遅れ時間コントローラＣＮＴの処理フローを示す。ＩＧＢＴのターンオフ期間を検出し（Ｓ１）、この期間で各ＩＧＢＴの電圧ｖ1〜ｖnを検出し（Ｓ２）、最も低い検出電圧を基準電圧として決定し（Ｓ３）、この基準電圧にばらつき許容値を加算した値に対して各ＩＧＢＴの検出電圧が高いとき（Ｓ４1〜Ｓ４n）、そのＩＧＢＴの遅れ時間を１単位増加させ（Ｓ５1〜Ｓ５n）、遅れの最も小さいＩＧＢＴの遅れ時間が０になるように各ＩＧＢＴの遅れ時間を変更し（Ｓ６）、各遅れ時間発生回路Ｔ1〜Ｔnの遅れ時間を更新する（Ｓ７）。
【００２９】
このような方式で遅れ時間を調整する場合、タイミングのずれが大きい場合にはタイミングが揃うまでに多数回のスイッチングを繰り返し行わなければならず、タイミングが揃うまでに時間がかかるという問題が考えられるが、実際には変換器の動作中に突然大きくタイミングがずれることは起こらないと考えられるので、問題ない。
【００３０】
また、半導体電力変換器の起動時には遅れ時間の最適値がわからないためスイッチ動作のタイミングが揃わず、電圧が不均一になって最悪の場合ＩＧＢＴを破壊する危険がある。これには、半導体電力変換器の起動時には電圧があまり高くない状態でスイッチ動作を行い、遅れ時間の最適化を行っておくことで対応できる。
【００３１】
例えば、インバータの場合、一般に起動時には直流側コンデンサの予備充電を行うが、この予備充電の最中にＩＧＢＴのスイッチングを行い、遅れ時間の最適化を行っておく。この際のスイッチ動作の回数は最低で「タイミングのずれの最大値×遅れ時間発生回路の動作周波数」回必要である。
【００３２】
ＩＧＢＴの直列多重時の電圧アンバランスの原因はスイッチ動作のタイミングのずれだけでなく、スナバコンデンサの容量のばらつきもその原因となる。本実施形態では、オフ時の電圧値を用いてフィードバック制御を行うため、スナバコンデンサの容量にばらつきのあった場合にも結果的に電圧分担が均等になるようにスイッチ動作のタイミングを最適化することが可能である。
【００３３】
以上までの説明は、ＩＧＢＴを主回路スイッチとする場合であるが、他の電力用半導体素子、例えばパワートランジスタやＧＴＯサイリスタを主回路スイッチとする電力変換器に適用して同等の作用効果を得ることができる。
【００３４】
【発明の効果】
以上のとおり、本発明によれば、直列多重接続した各素子の分担電圧のばらつきを各素子に印加するゲート信号の遅れ時間調整で補正することで、各素子のスイッチ動作のタイミングのずれによる分担電圧のアンバランスを自動補正するようにしたため、以下の効果がある。
【００３５】
（１）電力用半導体素子やゲートドライバの特性にばらつきがある場合にも各素子のターンオフのタイミングを揃えることが可能となり、各素子の分担電圧を均一化することができる。このため、直列多重接続した素子を（素子個々の定格電圧×直列数）に近い定格電圧のスイッチング素子として使用することが可能となる。また、各素子やゲート回路の選別が不要となるため、コスト的に有利である。
【００３６】
（２）各素子のスナバコンデンサの容量にばらつきがある場合の各素子の電圧のばらつきも補正することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態を示すゲート信号の自動補正回路。
【図２】スイッチ動作のタイミングがずれた場合の素子の電圧波形の例。
【図３】実施形態における電圧測定回路の構成。
【図４】実施形態における遅れ時間コントローラの処理フロー。
【図５】ＩＧＢＴの４直列多重ユニットのインバータ主回路。
【符号の説明】
Ｔ1〜Ｔn…遅れ時間発生回路
ＣＮＴ…遅れ時間コントローラ
ＢＵＦ…バッファ
Ａ／Ｄ…Ａ／Ｄコンバータ
Claims (2)
- 電力用半導体素子を直列多重接続して主回路アームを高電圧化した半導体電力変換器において、
前記各素子のスイッチング特性やゲートドライバ及びスナバコンデンサのばらつきによる各素子のターンオフ時の分担電圧のばらつきを各素子に印加するゲート信号の遅れ時間調整で補正する補正回路を備え、
前記補正回路は、前記各素子に印加するゲート信号をそれぞれ遅らせることができる遅れ時間発生回路と、各素子のターンオフ時の分担電圧を検出し、最も電圧の低い素子との電圧差が所定値以上ある素子に対して前記遅れ時間発生回路の次回のゲート信号の遅れ時間を増加させる遅れ時間コントローラとを備えたことを特徴とする半導体電力変換器。 - 前記補正回路は、主回路電圧の低い起動時に前記遅れ時間を最適化調整しておくことを特徴とする請求項１に記載の半導体電力変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20259698A JP3772534B2 (ja) | 1998-07-17 | 1998-07-17 | 半導体電力変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20259698A JP3772534B2 (ja) | 1998-07-17 | 1998-07-17 | 半導体電力変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000036731A JP2000036731A (ja) | 2000-02-02 |
| JP3772534B2 true JP3772534B2 (ja) | 2006-05-10 |
Family
ID=16460098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20259698A Expired - Fee Related JP3772534B2 (ja) | 1998-07-17 | 1998-07-17 | 半導体電力変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3772534B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE400924T1 (de) * | 2000-12-27 | 2008-07-15 | Ct Concept Technologie Ag | Verfahren zur dynamischen symmetrisierung von reihen- und parallelgeschalteten leistungshalbleiterschaltern |
| US7187227B2 (en) | 2002-08-07 | 2007-03-06 | Nippon Telegraph And Telephone Corporation | Driver circuit |
| JP4822700B2 (ja) * | 2004-12-17 | 2011-11-24 | 株式会社日立製作所 | チョッパ制御装置 |
| JP5006771B2 (ja) * | 2007-11-29 | 2012-08-22 | 三菱電機株式会社 | 並列駆動装置 |
| JP5786408B2 (ja) * | 2011-03-31 | 2015-09-30 | 株式会社明電舎 | 半導体スイッチ回路の電圧バランス回路 |
| JP5712794B2 (ja) * | 2011-05-31 | 2015-05-07 | 株式会社明電舎 | ゲートタイミング制御回路 |
| SG11201705547SA (en) * | 2015-01-07 | 2017-08-30 | Toshiba Mitsubishi-Electric Ind Systems Corp | Static switch |
| JP7156675B2 (ja) * | 2018-09-03 | 2022-10-19 | 国立大学法人九州工業大学 | 電力変換器、可変信号遅延回路及び電力変換方法 |
-
1998
- 1998-07-17 JP JP20259698A patent/JP3772534B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000036731A (ja) | 2000-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040823 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051028 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060124 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060206 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100224 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110224 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110224 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120224 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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