JP7106725B1

JP7106725B1 - 制御装置および電流アンバランス調整方法

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Publication number: JP7106725B1
Application number: JP2021109817A
Authority: JP
Inventors: キングマークエヴァンヘリスタディマピリス
Original assignee: Toshiba Elevator Co Ltd
Current assignee: Toshiba Elevator and Building Systems Corp
Priority date: 2021-07-01
Filing date: 2021-07-01
Publication date: 2022-07-26
Anticipated expiration: 2041-07-01
Also published as: JP2023006934A

Abstract

【課題】各半導体デバイスの素子の製造ばらつきをなくすだけでは電流アンバランスを十分に抑制することができない問題を解決すること。【解決手段】実施形態は、ブスバーが有する複数のアームにそれぞれ接続される複数の半導体デバイス対と、半導体デバイス対の各半導体素子のゲートをＯＮする駆動回路と、駆動回路でＯＮした各半導体素子のゲート電圧を段階的に調整する調整回路と、調整回路による調整を制御する制御部と、を有し、制御部は、半導体素子ごとに半導体素子のゲート電圧を段階的に調整し、各半導体素子のコレクタ―エミッタ間の電圧値の差が小さくなるように調整回路によるゲート電圧の調整を制御する第１調整部と、アームごとに、他のアームの半導体素子と電流値が一定条件下になるまでの時間差が小さくなるように調整回路によるゲート電圧の調整を制御する第２調整部と、を有することを特徴とする。【選択図】図１

Description

本発明の実施形態は、制御装置および電流アンバランス調整方法に関する。

従来、エネルギー変換や直流／交流変換などを行う回路において半導体デバイスが広く使用されている。例えば半導体素子であるＭＯＳＦＥＴにダイオードを並列接続した半導体デバイスを使用し、半導体デバイスを直列に２組設けたインバータ構成で変換を行う。

これら対の半導体デバイスを並列に複数設けて、変換電力容量の増大化を図る技術が開示されている。その文献には、記憶部に記憶させた特性情報に基づいてパワー半導体素子のゲート駆動条件を制御することなどが開示されている（特許文献１または特許文献２参照）。

特開２０１７－０４６４３８号公報特開２０１７－１５８３１９号公報

しかしながら、半導体デバイスの配置がブスバーの第１アームと第２アームとではブスバーによる非対称性によりそれぞれの位置で半導体デバイスの動作特性も異なる。このため、各半導体デバイスにおいてブスバーの非対称性により電流アンバランスが生じる。従来技術のように各半導体デバイスの素子の製造ばらつきをなくすだけでは電流アンバランスを十分に抑制することができないという問題がある。

実施形態は、ブスバーが有する複数のアームにそれぞれ接続される複数の半導体デバイス対と、前記半導体デバイス対の各半導体素子のゲートをＯＮする駆動回路と、前記駆動回路でＯＮした前記各半導体素子のゲート電圧を段階的に調整する調整回路と、前記調整回路による調整を制御する制御部と、を有し、前記制御部は、前記半導体素子ごとに前記半導体素子の前記ゲート電圧を段階的に調整し、前記各半導体素子のコレクタ―エミッタ間の電圧値の差が小さくなるように前記調整回路による前記ゲート電圧の調整を制御する第１調整部と、前記アームごとに、他のアームの半導体素子と電流値が一定条件下になるまでの時間差が小さくなるように前記調整回路による前記ゲート電圧の調整を制御する第２調整部と、を有することを特徴とする。

図１は、実施形態に係る制御装置の概略構成の一例を示す図である。図２は、実施形態に係る変換モジュールのモジュール構成の一例を示す図である。図３は、実施形態に係る記憶部の構成の一例を示す図である。図４は、実施形態に係る半導体デバイス対のブスバーへの配置例の一つを示す図である。図５は、実施形態に係る制御部による第１の調整動作の制御シーケンスの一例を示す図である。図６は、実施形態に係る各デバイスの電圧Ｖｇｅを共通とした場合の電圧Ｖｃｅのばらつきを示す図である。図７は、実施形態に係る制御部による第２の調整動作の制御シーケンスの一例を示す図である。図８は、実施形態に係るデバイスごとに定格電流の倍数の電流値に到達する時間のばらつきを示す図である。図９は、実施形態に係る調整動作前と調整動作後のデバイス電流の比較図である。

以下に、実施形態に係る制御装置および電流アンバランス調整方法を図面に基づいて詳細に説明する。なお、この実施形態における構成要素には、当業者が置換可能、且つ、容易なもの、或いは実質的に同一のものが含まれ、以下の実施形態によりこの発明が限定されるものではない。

（実施形態）
（電流アンバランス調整を行う構成）
図１は、実施形態に係る制御装置の概略構成の一例を示す図である。図１には、制御装置の一例として、エレベータ２を制御する制御盤１の制御ブロックの構成を示している。制御盤１は、制御部１０、記憶部２０、変換モジュール３０を有する。制御部１０は、第１調整部１０１と第２調整部１０２とを有し、第１調整部１０１と第２調整部１０２とにより変換モジュール３０を制御する。また、制御部１０は、第１調整部１０１と第２調整部１０２の制御で得た電圧で変換モジュール３０を駆動し、変換したエネルギーを制御対象に供給する。制御対象には、一例としてエレベータの昇降を行うモータ２１を示しているが、これに限定されない。エネルギーを変換して供給する対象であれば、適宜適用してよい。

図２は、変換モジュール３０のモジュール構成の一例を示す図である。図２に示されるように、変換モジュール３０は半導体デバイス対３１を駆動する駆動回路３２を有する。

半導体デバイス対３１は、ブスバー４０に接続される。ブスバー４０は導電性部材であり、大電流を流す部材として使用される。ブスバーはバスバーとも呼ばれている。半導体デバイス対３１は、ブスバー４０において正極側に接続される上部デバイスと負極側に接続される下部デバイスである。なお、正極側と負極側は上部デバイスと下部デバイスの配置を説明するために便宜的に用いたものであり、配置をこれに限定するものではない。

半導体デバイス対３１の上部デバイスと下部デバイスにはそれぞれ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）が使用されている。図２には、上部デバイスに第１ＩＧＢＴ３１－１を示し、下部デバイスに第２ＩＧＢＴ３１－２を示している。なお、半導体デバイス対３１は、ＩＧＢＴに限定されない。半導体デバイス対３１は共にＭＯＳＦＥＴなど、他の半導体素子が使用されたものであってもよい。

駆動回路３２は、第１ＩＧＢＴ３１－１および第２ＩＧＢＴ３１－２のゲート電圧を調整する調整回路３２０を有し、調整回路３２０で調整したゲート電圧で第１ＩＧＢＴ３１－１および第２ＩＧＢＴ３１－２を駆動する。

調整回路３２０は、第１ゲート電圧印加部３２１と、第２ゲート電圧印加部３２２と、第１可変電圧回路３２３と、第２可変電圧回路３２４と、ゲートドライブ３２５とを有する。

ゲートドライブ３２５は、制御部１０からのＯＮ信号またはＯＦＦ信号により第１ゲート電圧印加部３２１および第２ゲート電圧印加部３２２をＯＮまたはＯＦＦする。

第１ゲート電圧印加部３２１および第２ゲート電圧印加部３２２は、それぞれ、ＮＰＮトランジスタとＰＮＰトランジスタとを接続したプッシュプル回路により構成している。第１ゲート電圧印加部３２１および第２ゲート電圧印加部３２２は、制御部１０からのＯＮ信号によりゲートドライブ３２５からＨＩＧＨまたはＬＯＷなどの駆動信号を受けて共にインバータとして機能し、第１ＩＧＢＴ３１－１および第２ＩＧＢＴ３１－２のゲートをＯＮする。第１可変電圧回路３２３および第２可変電圧回路３２４は、それぞれ、第１可変電圧回路３２３および第２可変電圧回路３２４からＮＰＮトランジスタのコレクタＣへ入力される電圧により第１ＩＧＢＴ３１－１および第２ＩＧＢＴ３１－２のゲート電圧を調整する。

なお、第１ゲート電圧印加部３２１および第２ゲート電圧印加部３２２として、本実施形態ではＮＰＮトランジスタとＰＮＰトランジスタとを接続したプッシュプル回路による構成を示すが、これに限定されない。適用対象に応じて適宜構成を変形してもよい。

第１可変電圧回路３２３および第２可変電圧回路３２４は、制御部１０からの制御信号に基づいて第１ゲート電圧印加部３２１および第２ゲート電圧印加部３２２のＮＰＮトランジスタのコレクタＣへ入力する電圧値を可変する。

制御部１０は、調整動作での制御シーケンスにおいて、第１可変電圧回路３２３および第２可変電圧回路３２４によりＮＰＮトランジスタのコレクタＣの電圧を可変して、第１ＩＧＢＴ３１－１および第２ＩＧＢＴ３１－２の各ＩＧＢＴのコレクタ－エミッタ間電圧（Ｖｃｅ電圧）を記憶部２０に記憶させる。

図３は、記憶部２０の構成の一例を示す図である。図３に示される記憶部２０は、ＡＤＣ２１とバッファ２２とを含む読取回路を有する。ＩＧＢＴのコレクタ－エミッタに対し並列に接続し、コンデンサ２３でコレクタ－エミッタ間の電圧Ｖｃｅに対応する電荷を蓄積し、バッファ２２で増幅した電圧Ｖｃｅの値をＡＤＣ２１にてデジタル値にＡＤ変換し、記憶部２０に電圧Ｖｃｅの電圧値（デジタルデータ）を記憶する。

図４は、本実施形態に係る半導体デバイス対３１のブスバーへの配置例の一つを示す図である。図４は、３相インバータ方式のモータ２１に電力を供給する場合のブスバーへの配置例である。図４に示されるように、Ｒ相とＳ相とＴ相の各半導体デバイス対３１が、Ｒ相とＳ相とＴ相の相ごとに、ブスバー４０の異なるアームに接続される。具体的に、図４においてＲ相の半導体デバイス対（上部デバイス３１１および下部デバイス３１２）が第１アーム４１に接続され、Ｓ相の半導体デバイス対が第２アーム４２に接続され、Ｔ相の半導体デバイス対が第３アーム４３に接続されている。また、図４に示す例ではＲ、Ｓ、Ｔの相ごとに半導体デバイス対を複数並列に設けている。つまり、第１アーム４１に対し、Ｒ相の半導体デバイス対が並列にｒ組接続され、第２アーム４２に対し、Ｓ相の半導体デバイス対が並列にｓ組接続され、第３アーム４３に対し、Ｔ相の半導体デバイス対が並列にｔ組接続されている。ここで、ｒ、ｓ、ｔは、１、２、・・・などの自然数である。図４に示すＸｎ（Ｘ１、Ｘ２、・・・Ｘｎ）は、各相の半導体デバイス対が接続されるアームの通し番号を指す。

また、図４に示す１、２、３、４、・・・ｍ－１、ｍは、相別の上部デバイス３１１および下部デバイス３１２の通し番号を指す。

各アームにおいて、第１ＩＧＢＴ３１－１はアームの上側デバイスに当たり、第２ＩＧＢＴ３１－２はアームの下側デバイスに当たる。また、ブスバー４０には、各アームの電流値を測定する電流センサ５０が設けられている。

（電流アンバランス調整方法）
続いて電流アンバランス調整の動作ステップについて説明する。ここでは、まず制御部１０が第１調整部１０１により第１の調整を行う動作ステップを説明する。制御部１０が第２調整部１０２により第２の調整を行う動作ステップは後に図７を用いて説明する。
（第１の調整動作）
図５は、制御部１０による第１の調整動作の制御シーケンスの一例を示す図である。まず制御部１０は、第１可変電圧回路３２３および第２可変電圧回路３２４により各ＮＰＮトランジスタのコレクタＣの印加電圧を変えてゲート－エミッタ間の電圧Ｖｇｅを１５Ｖに設定する（Ｓ１）。

続いて制御部１０は、１本のアームＸ_ｋの上側デバイスＹ_Ｈおよび下側デバイスＹ_Ｌの動作をＯＮし、アームＸ_ｋ以外については動作をＯＦＦにする（Ｓ２）。

続いて制御部１０は、アームＸｋを流れる電流値を上昇させ、ＯＮしたアームＸ_ｋの各ＩＧＢＴのコレクタ電流Ｉｃの電流値を、電流センサ５０で監視し、電流値が定格電流の倍数に至った時点で、ＯＮしたアームＸ_ｋの各ＩＧＢＴのコレクタ－エミッタ電圧Ｖｃｅを読取回路で読み取り、それらの値を記憶部２０へ記憶する（Ｓ３）。

続いて制御部１０は、全アームＸｎの測定が終わったかを判定し（Ｓ４）、全アームＸｎの測定が終わっていない場合（Ｓ４：Ｎｏ）、直前に測定を行ったアームＸ_ｋの次のアームＸ_ｋ＋１に制御対象を変更し（Ｓ５）、アームＸ_ｋ＋１に対しＳ２とＳ３の制御を行う。これによりアームＸ_ｋ＋１に対応する電圧Ｖｃｅも記憶部２０に記憶する。

制御部１０は、全アームＸｎの測定が終わると（Ｓ４：Ｙｅｓ）、記憶部２０に記憶した各アームＸ_ｋの電圧Ｖｃｅをそれぞれ比較し、電圧Ｖｃｅが最小値をとるデバイス（Ｙ_Ａ）と最大値をとるデバイス（Ｙ_Ｂ）を求める（Ｓ６）。

図６は、各デバイスの電圧Ｖｇｅを共通の１５Ｖとした場合のＩＧＢＴの電圧Ｖｃｅのばらつきを示す図である。図６（ａ）には、ＩＧＢＴごとにコレクタ電流Ｉｃと電圧Ｖｃｅとの特性の違いをグラフにして示している。図６（ａ）に一例としてＩＧＢＴ１～ＩＧＢＴ６の特性を示している。図６（ａ）に示されるようにＩＧＢＴごとに特性はばらついている。そこで、ＩＧＢＴごとに定格電流の倍数の電流値Ｐの時点で電圧Ｖｃｅを測定し、測定した電圧Ｖｃｅをデバイスごとに記憶部２０に記憶した。つまり、電流値Ｐにおける各ＩＧＢＴの電圧Ｖｃｅを記憶部２０で記憶した。そして記憶部２０に記憶した各ＩＧＢＴの電圧Ｖｃｅから、電圧Ｖｃｅの最小値（デバイス（Ｙ_Ａ）の最小値）と、電圧Ｖｃｅの最大値（デバイス（Ｙ_Ｂ）の最大値）とを比較する。

図５に戻り、続いて制御部１０は、デバイス（Ｙ_Ａ）の電圧Ｖｇｅを０．２Ｖ低下させる（Ｓ７）。そして制御部１０は、デバイス（Ｙ_Ａ）のアームをＯＮし、デバイス（Ｙ_Ａ）が定格電流の倍数に至った時点のＩＧＢＴの電圧Ｖｃｅを記憶部２０に記憶する（Ｓ８）。記憶部２０には既にデバイス（Ｙ_Ａ）の測定結果の電圧Ｖｃｅが記憶されているため、その電圧Ｖｃｅを新たに求めた電圧Ｖｃｅで上書きする。

続いて制御部１０は、デバイス（Ｙ_Ａ）の電圧Ｖｃｅとデバイス（Ｙ_Ｂ）の電圧Ｖｃｅとを比較し、ほぼ同じでない場合は（Ｓ９：Ｎｏ）、Ｓ７に戻り、さらにデバイス（ＹＡ）の電圧Ｖｇｅを０．２Ｖ低下させてＳ８およびＳ９を繰り返す。つまり、電圧Ｖｇｅを０．２Ｖずつ段階的に低下させることにより、図６（ａ）に示す最大の電圧Ｖｃｅと最小の電圧Ｖｃｅとの差を図６（ｂ）に示すように小さくしていく。

そして、制御部１０は、デバイス（Ｙ_Ａ）の電圧Ｖｃｅとデバイス（Ｙ_Ｂ）の電圧Ｖｃｅとがほぼ同じ値に達すると（Ｓ９：Ｙｅｓ）、続いて各デバイスの電圧Ｖｃｅが同一かを判定する（Ｓ１０）。

制御部１０は、各デバイスのＶｃｅが同一でない場合（Ｓ１０：Ｎｏ）、Ｓ７に戻り、Ｓ７から同様に処理を行う。また、制御部１０は、各デバイスの電圧Ｖｃｅが同一の場合（Ｓ１０：Ｙｅｓ）の場合、０．２Ｖずつ低下させた各デバイスの電圧Ｖｇｅの最終の設定を記憶部２０で保持したまま（Ｓ１１）、本シーケンスを終了する。

（第２の調整動作）
続いて制御部１０が第２調整部１０２により第２の調整を行う動作ステップについて説明する。
図７は、制御部１０による第２の調整動作の制御シーケンスの一例を示す図である。以下に示す第２の調整動作は、第１の調整動作により記憶部２０に設定した最終設定の電圧Ｖｇｅの値（Ｖｇｅ’）を使用して行う。

まず制御部１０は、全デバイスにそれぞれの最終設定の電圧Ｖｇｅ（Ｖｇｅ’）を設定する（Ｓ２１）。

続いて制御部１０は、１本のアームＸ_ｋの上側デバイスＹ_Ｈと下側デバイスＹ_Ｌの動作をＯＮし、アームＸ_ｋ以外については動作をＯＦＦにする（Ｓ２２）。

続いて制御部１０は、電流センサ５０の電流値を監視し、電流値が定格電流の倍数に至る時間を、ＯＮしたアームＸ_ｋの上側デバイスＹ_Ｈと下側デバイスＹ_Ｌの時間情報として記憶部２０へ記憶する（Ｓ２３）。

続いて制御部１０は、全アームの測定が終わったかを判定し（Ｓ２４）、全アームの測定が終わっていない場合（Ｓ２４：Ｎｏ）、直前に測定を行ったアームＸ_ｋの次のアームＸ_ｋ＋１に制御対象を変更し（Ｓ２５）、アームＸ_ｋ＋１に対しＳ２２とＳ２３の制御を行う。これによりアームＸ_ｋ＋１に対応する時間情報も記憶部２０に記憶する。

制御部１０は、全アームの測定が終わると（Ｓ２４：Ｙｅｓ）、記憶部２０に記憶した各アームの上側アームＹ_Ｈと下側アームＹ_Ｌの時間情報をそれぞれ比較し、最短時間のデバイス（Ｙ_ｃ）と最長時間のデバイス（Ｙ_Ｄ）を求める（Ｓ２６）。

図８は、デバイスごとに定格電流の倍数の電流値Ｐに到達する時間のばらつきを示す図である。図８（ａ）には、デバイスごとにコレクタ電流Ｉｃと電流値Ｐへの到達時間との違いをグラフにして示している。図８（ａ）に一例として３つのアームＡ、Ｂ、Ｃのデバイスにおける到達時間のグラフを示している。図８（ａ）に示されるようにデバイスごとに到達時間にばらつきがある。そこで、デバイスごとに電流値Ｐの到達時間を測定し、測定した到達時間をデバイスごとに記憶部２０に記憶した。そして記憶部２０に記憶した各デバイスの到達時間情報から、最短時間のデバイス（Ｙ_ｃ）と最長時間のデバイス（Ｙ_Ｄ）を求める。

図７に戻り、続いて制御部１０は、デバイス（Ｙ_ｃ）の電圧Ｖｇｅを０．２Ｖ低下させる（Ｓ２７）。そして制御部１０は、デバイス（Ｙ_ｃ）のアームをＯＮし、デバイス（Ｙ_ｃ）が電流値Ｐに到達する時間を測定して到達時間を記憶部２０に上書きする（Ｓ２８）。記憶部２０には既にデバイス（Ｙ_ｃ）の到達時間情報が記憶されているため、その情報を新たに求めた到達時間情報で上書きする。

続いて制御部１０は、デバイス（Ｙ_ｃ）の到達時間とデバイス（Ｙ_Ｄ）の到達時間とを比較し（Ｓ２９）、ほぼ同じでない場合は（Ｓ２９：Ｎｏ）、Ｓ２７に戻り、さらにデバイス（Ｙ_ｃ）の電圧Ｖｇｅを０．２Ｖ低下させて、Ｓ２８およびＳ２９を行う。つまり、電圧Ｖｇｅを０．２Ｖずつ低下させることにより、図８（ａ）に示す到達時間の差（時間差）を図８（ｂ）に示す差になるように小さくしていく。

そして、制御部１０は、デバイス（Ｙ_ｃ）の到達時間とデバイス（Ｙ_Ｄ）の到達時間とがほぼ同じに達すると（Ｓ２９：Ｙｅｓ）、続いて各デバイスの到達時間が同一かを判定する（Ｓ３０）。

制御部１０は、各デバイスの到達時間が同一でない場合（Ｓ３０：Ｎｏ）、Ｓ２６に戻り、Ｓ２６から同様に処理を行う。また、制御部１０は、各デバイスの到達時間が同一の場合（Ｓ３０：Ｙｅｓ）、０．２Ｖずつ低下させた各デバイスの電圧Ｖｇｅの最終の設定を記憶部２０で保持したまま、本シーケンスを終了する。

つまり、制御部１０は、調整動作として、第１調整動作によりデバイスによる製造ばらつきを調整し、第２調整動作によりブスバーの非対称性によるばらつきを調整し、最終結果の各デバイスに対応する電圧Ｖｇｅを使用して、各デバイスを駆動する。なお、定格電流の２倍は一定の条件の一例であり、定格電流の２倍へは例えば各アームをショートさせるなどして行う。また、一定の条件をこれに限定するものではない。定格電流の２倍以外の電流値に条件を変更してもよい。また、Ｖｇｅは、減らすと、Ｉｃが流れにくく、アームの効果的なインピーダンスを増やす。このため、各アームの効果的なインピーダンスを同一にすることができるようになる。

図９は、調整動作前と調整動作後のデバイス電流の比較図である。図９（ａ）は調整動作前のデバイス電流変化を示す図で、図９（ｂ）は調整動作後のデバイス電流変化を示す図である。

図９（ａ）には、一例として、３つのアーム４１、アーム４２、アーム４３のそれぞれの電流値の変化を示している。デバイスの定格電流では、電流アンバランスはあまり現れないが、定格電流の倍数では、電流アンバランスより、アーム４１、アーム４２、またはアーム４３のインバータの１部の電流が相対的に大きくなり、短絡検出閾値に達して誤検出が発生する。一方、調整動作を実施した場合は、図９（ｂ）に示されるように、アーム４１、アーム４２、およびアーム４３の間で電流アンバランスが軽減でき、大電流が流れても各デバイスの電流は均一となり、短絡誤検知のリスクを軽減することができる。

このように、調整動作により、デバイスによるばらつきだけでなく、ブスバーの非対称性によるばらつきも抑制するため、電流アンバランスを抑制することができる。電流アンバランスは軽減されたので、各デバイスの負荷は均一化になる。また、インバータ間の短絡を検出する際に、誤検出や、短絡としての検出が実際の短絡発生よりも早かったりあるいは遅かったりするなどのタイミングのずれも解消し、短絡の発生時に保護回路を正常に動作させることも可能になる。また、各デバイスのＶｃｅを監視して記憶するので、不具合が発生したときに要因調査が行いやすくなる。

（変形例）
実施形態に示した調整動作により寿命診断を行ってもよい。例えば、デバイスが時間の経過とともに劣化すると、Ｖｃｅ－Ｉｃ特性も変化する。定負荷運転時（エレベータ無負荷運転のとき）、各デバイスのＶｃｅをサンプリングして、平均値を記憶する。時間に対してデバイスのＶｃｅ変化を監視することで、寿命診断を行うこともできる。

以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…制御盤、２…エレベータ、１０…制御部、２０…記憶部、３０…変換モジュール、３１…半導体デバイス対、３１－１…第１ＩＧＢＴ、３１－２…第２ＩＧＢＴ、３２…駆動回路、４０…ブスバー、４１…第１アーム、４２…第２アーム、４３…第３アーム、５０…電流センサ、３２０…調整回路、３２１…第１ゲート電圧印加部、３２２…第２ゲート電圧印加部、３２３…第１可変電圧回路、３２４…第２可変電圧回路、３２５…ゲートドライブ。

Claims

ブスバーが有する複数のアームにそれぞれ接続される複数の半導体デバイス対と、
前記半導体デバイス対の各半導体素子のゲートをＯＮする駆動回路と、
前記駆動回路でＯＮした前記各半導体素子のゲート電圧を段階的に調整する調整回路と、
前記調整回路による調整を制御する制御部と、
を有し、
前記制御部は、
前記半導体素子ごとに前記半導体素子の前記ゲート電圧を段階的に調整し、前記各半導体素子のコレクタ―エミッタ間の電圧値の差が小さくなるように前記調整回路による前記ゲート電圧の調整を制御する第１調整部と、
前記アームごとに、他のアームの半導体素子と電流値が一定条件下になるまでの時間差が小さくなるように前記調整回路による前記ゲート電圧の調整を制御する第２調整部と、
を有する制御装置。
前記制御部は、前記第１調整部により前記各半導体素子のコレクタ―エミッタ間の電圧値の差が小さくなるように調整して得た前記各半導体素子それぞれの前記ゲート電圧に基づき、前記第２調整部により、前記アームごとに、他のアームの半導体素子と電流値が一定条件下になるまでの時間差が小さくなるように前記調整回路による前記ゲート電圧の調整を行う、
請求項１に記載の制御装置。
前記第１調整部は、
前記駆動回路によりＯＮされた前記半導体素子ごとに、各段階で一定条件下の前記半導体素子のコレクタ―エミッタ間の電圧値の差がなくなるように前記調整回路による前記ゲート電圧の調整を制御し、
前記第２調整部は、
前記アームごとに、他のアームの半導体素子と電流値が一定条件下になるまでの時間差がなくなるように前記調整回路による前記ゲート電圧の調整を制御する、
請求項１または２に記載の制御装置。
前記調整回路は、
前記半導体素子ごとにＮＰＮトランジスタとＰＮＰトランジスタのプッシュプル回路を有し、
前記ＮＰＮトランジスタと前記ＰＮＰトランジスタのそれぞれのＶｇｅ電圧を段階的に調整する、
請求項１～３のうちの何れか一項に記載の制御装置。
ブスバーが有する複数のアームにそれぞれ接続される複数の半導体デバイス対の電流アンバランスを調整する方法であって、
前記半導体デバイス対の半導体素子ごとにゲート電圧を段階的に調整して、前記各半導体素子のコレクタ―エミッタ間の電圧値の差が小さくするステップと、
さらに、前記アームごとに、他のアームの前記半導体素子と電流値が一定条件下になるまでの時間差が小さくなるように前記ゲート電圧を調整するステップと、
を含む電流アンバランス調整方法。