JP3383570B2

JP3383570B2 - 電圧駆動型電力素子の駆動装置

Info

Publication number: JP3383570B2
Application number: JP05844098A
Authority: JP
Inventors: 山建夫小
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-10
Filing date: 1998-03-10
Publication date: 2003-03-04
Anticipated expiration: 2018-03-10
Also published as: JPH11262243A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンバータやイン
バータの主回路に用いられるＭＯＳゲート入力型電力用
半導体素子からなる電圧駆動型電力素子の駆動装置に関
するものである。

【０００２】

【従来の技術】ＭＯＳゲート入力型電力用半導体素子か
らなる電圧駆動型電力用半導体素子として、パワーＭＯ
ＳＦＥＴやＩＧＢＴ（バイポーラ型ＭＯＳＦＥＴ）、
ＳＩＴ（静電誘導型トランジスタ）、ＩＥＧＴ（注入促
進絶縁ゲート型バイポーラトランジスタ）等が知られて
いる。ＭＯＳ構造のゲートを有するこれらの電力用半導
体素子は、スイッチング動作が高速であるという特徴の
ほかに、ゲート電圧Ｖｇを制御することにより、素子電
圧（コレクタ・エミッタ間電圧）Ｖｃｅのスイッチング
波形を調整することができるという特徴を持っている。
近年、個々のＩＧＢＴやＩＥＧＴの高耐圧・大電流素子
の商品化と、これらを使用して素子の特徴の一つである
高速性を損なわずに、直列接続や並列接続あるいはスナ
バレス化した電力変換器が求められつつある。このよう
な高速スイッチング動作をする電力素子を複数個直列接
続して、全体をあたかも単一の電力素子であるかのよう
に動作させる、高耐圧化した電力変換器を構成するにあ
たっては、個々の電力素子に特性差が存在するため、ス
イッチング動作時に各素子の電圧を均等にすることは困
難である。大電流化のために複数の素子を並列接続する
場合にも、同じような理由で各素子の電流を均等にする
ことが困難である。また、高速スイッチング動作をする
電力素子では、素子がターンオフするとき、大きなサー
ジ過電圧が発生するため、サージ過電圧の抑制技術が重
要となる。

【０００３】以下に従来実施されている電圧駆動型電力
素子を用いた電力変換器、並列接続した電圧駆動型電力
素子を用いた大容量変換器、および直列接続のＧＴＯ
（ゲートターンオフサイリスタ）を用いた高耐圧電力変
換器の例について説明する。

【０００４】図１１は電圧駆動型電力素子によって構成
された電力変換器の主回路およびその付属回路の一例を
示すものである。図１１において、２組の電圧駆動型電
力素子１Ｐおよび１Ｎによって電力変換器主回路におけ
るＵ相の正側アームおよび負側アームが構成され、両ア
ームは中間接続点Ｖｃｎで直列接続されて直流正電圧端
子Ｖｐおよび直流負電圧端子Ｖｎの間に接続されてい
る。電力素子１Ｐ，１Ｎはそれぞれエミッタ端子Ｅ、コ
レクタ端子Ｃ、およびゲート端子Ｇを持っている。各電
力素子１Ｐ，１Ｎはまた同一構成の制御回路およびスナ
バ回路２を付属している。スナバ回路２は、スナバコン
デンサ３、スナバダイオード４、およびスナバ抵抗５か
らなっており、電力素子１のエミッタ端子Ｅとコレクタ
端子Ｃとの間に接続されている。各電力素子１Ｐ，１Ｎ
のゲート端子Ｇ・エミッタ端子Ｅ間には、直流電源１０
または直流電源１１からスイッチ素子１２または１３を
オンすることにより、ゲート抵抗６およびゲート信号供
給導体７を介して正または負のスイッチング用ゲート信
号電圧Ｖｇが印加される。正側の電力素子１Ｐでは、ス
イッチ素子制御信号８によりスイッチ素子１２または１
３がオンすることにより正のオン制御信号Ｓ１または負
のオフ制御信号Ｓ２が生じ、そのスイッチ信号がゲート
抵抗６を介してゲート端子Ｇに印加される。負側の電力
素子１Ｎでも同様に、スイッチ素子制御信号９によりス
イッチ素子１２または１３がオンすることにより正のオ
ン制御信号Ｓ１または負のオフ制御信号Ｓ２が生じ、そ
のスイッチ信号がゲート抵抗６を介してゲート端子Ｇに
印加される。周知のごとく、基本的には正負両側の電力
素子１Ｐ，１Ｎが同時にオンすることがないようにスイ
ッチ素子制御信号８，９は互いにインターロックされ
る。なお、両電力素子１Ｐ，１Ｎ用のゲート信号供給導
体７はツイストペアとして構成されている。

【０００５】図１２は、ｎ個の電圧駆動型電力素子１４
−１〜１４−ｎを正極共通導体２１および負極共通導体
２２を介して並列接続して電力変換器の１アーム（図１
１の電力素子１Ｐに相当）を構成する例を示すものであ
る。電力素子１４−１〜１４−ｎは、スイッチ素子１９
または２０をオンすることにより、直流電源１７または
１８からゲート抵抗１５およびゲート信号供給導体１６
を介して印加される共通のスイッチング用ゲート信号電
圧によってオン・オフ制御される。ここでもスイッチ素
子１９，２０はスイッチ素子制御信号８により排反的に
オン・オフ動作させられる。

【０００６】図１３は、電力変換器の１アームを、ｎ個
のＧＴＯを直列接続して構成する場合の接続例を示すも
のである。図において、１アーム（図１１の電力素子１
Ｐに相当）は直列接続されたｎ個のＧＴＯ２３−１〜２
３−ｎによって構成されている。各ＧＴＯのアノード端
子Ａとカソード端子Ｋとの間にはそれぞれフリーホイー
ルダイオード２４、同一構成のスナバ回路２５、および
電圧分担抵抗２６が接続されている。各ＧＴＯには互い
に絶縁されたゲート信号供給回路が設けられている。各
ゲート信号供給回路は同一回路構成を持っており、共通
のオン制御線２８からのオン共通御御信号によってスイ
ッチ素子３３をオンすることにより、直流電源３０から
抵抗３２および遅延素子３５を介してＧＴＯ２３−１〜
２３−ｎのゲート端子Ｇに正のオン制御信号を与え、共
通のオフ制御線２９からのオフ共通御御信号によってス
イッチ素子３４をオンすることにより、直流電源３１か
ら遅延素子３６を介してＧＴＯ２３−１〜２３−ｎのゲ
ート端子Ｇに負のオフ制御信号を与える。

【０００７】電力用半導体素子を用いた電力変換器のス
イッチング時間やサージ過電圧の抑制は、図１１に示す
ゲート抵抗６の抵抗値を減少し、スナバ回路２のスナバ
コンデンサ３の容量を増加する方法で行われるのが一般
的である。しかし、このような方法では、スイッチング
時間の管理やデッドタイムの最短化が難しい。しかもス
ナバ回路に関しては、装置容量に比べてスナバ回路の占
積率が比較的大きくなる傾向がある。

【０００８】さらに、図１２に示した電圧駆動型電力素
子の多重並列接続では、各電力素子１４−１〜１４−ｎ
に流れる電流分担を等しくするための手段として、並列
接続のための共通導体２１，２２を十分な表面積を持つ
形状のものとして対向配置し、見掛け上、配線電路を最
短化して配線の低インダクタンス化を図る手法が知られ
ている。この手法の問題は、製造コストの上昇、装置の
大重量化、保守・点検の困難化等である。

【０００９】図１３に示したＧＴＯの多重直列接続で
は、各ＧＴＯの分担電圧を等しくするために、過渡時は
スナバ回路２５および遅延素子３５，３６によって分担
電圧の均等化を図り、定常時は分担抵抗２６によって分
担電圧の均等化を図るようにしている。ＧＴＯのような
比較的低周波用のスイッチング素子の直列接続では、ス
ナバ回路２５内のスナバコンデンサの容量を大きく設定
したり、遅延素子３５，３６の遅延時間調整などをした
りすることによって電圧分担を等しくすることができ
る。しかし、遅延素子３５，３６の時間調整は例えば１
回／年の割合の保守点検作業になると共に、電力変換装
置に占めるスナバ回路２５の占積率が大きくなって好ま
しくない。

【００１０】さらに、図示は省略しているが、高周波用
の電力用スイッチング素子を用いた電力変換器の高耐圧
化策として、小容量の電力変換器の直列多重化も知られ
ている。この場合、各電力変換器のための絶縁された電
源等の必要性から、装置が複雑になると共にコスト高に
なって好ましくない。

【００１１】

【発明が解決しようとする課題】電圧駆動型電力素子を
直列接続して高速スイッチングする電力変換器では、ス
ナバ回路や低インダクタンスの主回路構造は必要不可欠
のものである。直列接続した場合の各電力素子の分担電
圧は、変換器構造や素子の特性に依存する。このような
ことから高速スイッチングする電力変換器では、主回路
配線の低インダクタンス化は重要なことである。

【００１２】しかし電力変換器の配線の低インダクタン
ス化は、電力変換器を高コストにするばかりでなく、保
守点検を難しくする。また、サージ過電圧の抑制や、直
列接続時の分担電圧の改善のために挿入されるスナバ回
路の容量は、スイッチング速度に比例して増大させなけ
ればならず、そのためスナバ損失が増大し、変換器効率
を低下させる。

【００１３】したがって本発明は、ゲート制御によりミ
ラー時間を調整し、電力素子の直・並列接続を容易に
し、サージ過電圧を抑制しうる電圧駆動型電力素子の駆
動装置を提供することを目的とする。

【００１４】さらに本発明は、低損失のスナバ回路を実
現しうる電圧駆動型電力素子の駆動装置を提供すること
を目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明は、ＭＯＳゲート入力型電力用
半導体素子からなる電圧駆動型電力素子のゲート端子に
第１のゲート抵抗を介してオン制御電圧を供給する第１
のゲート信号供給手段と、ゲート端子に第１のゲート抵
抗を介してオフ制御電圧を供給する第２のゲート信号供
給手段と、電力素子にオン制御電圧が供給されたとき電
力素子のゲート電圧がミラー電圧に達することにより立
ち上がり、電力素子にオフ制御電圧が供給されたとき電
力素子のゲート電圧がミラー電圧に低下することにより
立ち下がるミラー電圧検出信号を出力するしきい値検出
手段と、ミラー電圧検出信号の立ち上がりに応答してゲ
ート端子に所定パルス幅で所定電気量のオン制御信号を
第２のゲート抵抗を介して付加的に供給する第３のゲー
ト信号供給手段と、ミラー電圧検出信号の立ち下がりに
応答してゲート端子に所定パルス幅で所定電気量のオフ
制御信号を第２のゲート抵抗を介して付加的に供給する
第４のゲート信号供給手段とを具備したことを特徴とす
るものである。この発明によれば、電力素子のターンオ
ン時はエネルギーの注入でターンオン動作を速める方向
にしてターンオン損失を少なくする。ターンオフ時は、
ミラー時間を最適化することにより、デッドタイムの予
測ができることから、電力変換器における他相の電力素
子との遅れ時間の整合が可能になる。

【００１６】請求項２に係る発明は、請求項１に記載の
電圧駆動型電力素子の駆動装置において、第２のゲート
信号供給手段のオフゲート電圧供給時間を調整する手段
を設けたことを特徴とするものである。この発明によれ
ば、ターンオフ動作時のスナバ電流が流れたときにエネ
ルギーの注入を行うことにより、素子電圧の変化率ｄＶ
ｃｅ／ｄｔの制御およびサージ過電圧の抑制が可能にな
る。

【００１７】請求項３に係る発明は、請求項１または２
に記載の電圧駆動型電力素子の駆動装置において、並列
接続された複数個の電圧駆動型電力素子により主回路が
構成されると共に、第１および第２のゲート信号供給手
段は各電圧駆動型電力素子に対し共通に設けられ、第３
および第４のゲート信号供給手段は各電圧駆動型電力素
子に対し別々に設けられていることを特徴とする。この
発明によれば、請求項１または２に記載の発明の効果に
加えて、各電力素子に流れる電流の分担を均等化するこ
とができる。

【００１８】請求項４に係る発明は、請求項３に記載の
電圧駆動型電力素子の駆動装置において、電圧駆動型電
力素子が主エミッタおよびエミッタ電流検出用検出エミ
ッタを有し、第３および第４のゲート信号供給手段が、
隣接する両電圧駆動型電力素子のエミッタ電流検出信号
を参照して両電圧駆動型電力素子のターンオン時および
ターンオフ時のタイミングずれを解消するように動作す
ることを特徴とする。この発明によっても、請求項３に
記載の発明と同様に、各電力素子に流れる電流の分担を
均等化することができる。

【００１９】請求項５に係る発明は、請求項１または２
に記載の電圧駆動型電力素子の駆動装置において、直列
接続された複数個の電圧駆動型電力素子により主回路が
構成されると共に、第１ないし第４のゲート信号供給手
段が各電圧駆動型電力素子に対して別個に設けられ、第
１および第２のゲート信号供給手段は共通の制御信号に
基づいて駆動されることを特徴とする。この発明によれ
ば、各電力素子の電圧分担を等しくすることができる。

【００２０】請求項６に係る発明は、請求項５に記載の
電圧駆動型電力素子の駆動装置において、複数個の電圧
駆動型電力素子にそれぞれスナバ回路が接続されると共
に、隣接する両電圧駆動型電力素子に付属する両スナバ
回路に流れる電流の差をそれぞれ検出する差電流検出手
段を備え、第３および第４のゲート信号供給手段が、差
電流検出手段によって検出される差電流が減少するよう
に付属の電圧駆動型電力素子のターンオン時およびター
ンオフ時のタイミングずれを調整することを特徴とす
る。この発明によっても、各電力素子の電圧分担を等し
くすることができる。

【００２１】

【発明の実施の形態】（実施の形態の構成）（実施の形
態の作用）以下に本発明の実施の形態を、図面を参照しながら説明
する。（第１の実施の形態）（請求項１に対応）図１は本発明の第１の実施の形態による電力変換器のア
ーム単位の構成例を示示し、図２は動作を説明するため
のタイムチャートである。

【００２２】図１に示す電圧駆動型電力素子５０は、コ
レクタ端子Ｃ、エミッタ端子Ｅ、およびゲート端子Ｇを
持っており、コレクタ端子Ｃ・エミッタ端子Ｅ間にスナ
バ回路４０が接続されている。スナバ回路４０は、直列
接続のスナバダイオード４１およびスナバコンデンサ４
２、並びにダイオード４１に並列に接続されたスナバ抵
抗４３からなっている。コレクタ端子Ｃは直流正電圧端
子Ｖｐに接続され、エミッタＥは中間接続点Ｖｃｎに接
続される。電力素子５０のゲート端子Ｇ・エミッタ端子
Ｅ間に、スイッチ素子５６をオンすることにより、直流
電源５８からゲート抵抗５４を介して正のオン制御信号
Ｓ１が印加され、また、スイッチ素子５７をオンするこ
とにより、直流電源５９からゲート抵抗５４を介して負
のオフ制御信号Ｓ２が印加される。スイッチ素子５６お
よび５７は互いに排反動作し、一方がオンのときは他方
がオフとなるように、スイッチ素子制御信号６０により
駆動される。

【００２３】電力素子５０のゲート端子Ｇには、ゲート
抵抗５４を介して与えられるスイッチング信号のほか
に、ゲート抵抗５５を介して与えられるスイッチング信
号も付加的に与えられる。すなわち、スイッチ素子６１
がオンすることにより、直流電源６３からゲート抵抗５
５を介して正のオン制御信号Ｓ３が印加され、スイッチ
素子６２がオンすることにより、直流電源６４からゲー
ト抵抗５５を介して負のオフ制御信号Ｓ４が印加される
ように構成されている。スイッチ素子６１，６２を制御
するために、抵抗６６、基準電源６７およびコンパレー
タ６８を含むしきい値検出回路５１が設けられている。
コンパレータ６８の基準入力端子には基準電源６７から
基準電圧が入力され、比較入力端子には電力素子５０の
ゲート端子Ｇからダイオード６５を介してゲート電圧Ｖ
ｇが入力される。コンパレータ６８はゲート電圧Ｖｇの
ミラー電圧をしきい値として検出し出力する。このミラ
ー電圧検出信号Ｖｍｌはロジック処理回路６９によって
ロジック処理され、その第１の出力信号Ｖ１により駆動
回路７０を介してスイッチ素子６１をオン動作し、また
第２の出力信号Ｖ２により駆動回路７１を介してスイッ
チ素子６２をオン動作する。なお、直流電源６３，６４
は可調整電源であるとする。

【００２４】図２において、（ａ）は電力変換器に誘導
負荷を接続した場合の電力素子５０のゲート端子Ｇ・エ
ミッタＥ間電圧すなわちゲート電圧Ｖｇ、およびゲート
端子Ｇに流れるゲート電流Ｉｇを示し、（ｂ）はしきい
値検出回路５１のミラー電圧検出信号Ｖｍｌを示し、
（ｃ）はロジック処理回路６９の第１の出力信号Ｖ１す
なわちＳ３制御信号を示し、さらに（ｄ）はロジック処
理回路６９の第２の出力信号Ｖ２すなわちＳ４制御信号
を示すものである。図２から分かるように、しきい値検
出回路５１はゲート電圧Ｖｇに基づき時刻ｔ１でミラー
電圧立ち上がりを検出してミラー電圧検出信号Ｖｍｌを
立ち上げ、時刻ｔ３でミラー電圧への立ち下がりを検出
してミラー電圧検出信号Ｖｍｌを立ち下げる。ロジック
処理回路６９の第１の出力信号Ｖ１はミラー電圧検出信
号Ｖｍｌの立ち上がり時刻ｔ１から所定時間（ここでは
ゼロ）遅れた時刻を基点としてそこから時刻ｔ２までの
所定時間幅の間、継続する。ロジック処理回路６９の第
２の出力信号Ｖ２はミラー電圧検出信号Ｖｍｌの立ち下
がり時刻ｔ３から所定時間遅れた時刻ｔ４を基点として
そこから時刻ｔ５までの所定時間幅の間、継続する。こ
こで所定時間幅は、後述のごとくゲートへの付加的な注
入電気量に従って決定される。

【００２５】図１に示す電力素子５０のターンオン動作
時は、スイッチ素子５６をオンし、直流電源５８からゲ
ート抵抗５４を介してゲート端子Ｇに正のオン制御信号
Ｓ１を与えて、電力素子５０をターンオンする。ゲート
電圧Ｖｇはダイオード６５を介して、コンパレータ６８
を含むしきい値検出回路５１に入力され、ここで電力素
子５０のターンオン時のミラー電圧をしきい値として検
出し、ミラー電圧検出信号Ｖｍｌを出力する。ロジック
処理回路６９は、コンパレータ６８から出力されるミラ
ー電圧検出信号Ｖｍｌの立ち上がりに基づいて、第１の
出力信号Ｖ１を生成する。この出力信号Ｖ１は駆動回路
７０で電力増幅され、スイッチ素子６１をオン駆動す
る。スイッチ素子６１がオン動作すると、直流電源６３
で適当な電気量に調整されたエネルギーがゲート制御信
号Ｓ３として、ゲート抵抗５５を介して電力素子５０の
ゲートに付加的に与えられる。この時のゲート電圧Ｖｇ
は、ゲート抵抗５４を介して与えられる信号と抵抗５５
を介して与えられる信号とがゲート端子Ｇで加算された
ものとなる。

【００２６】次に、電力素子５０のターンオフ動作時
は、スイッチ素子５７をオンして、直流電源５９からの
負電圧をゲート抵抗５４を介して、電力素子５０のゲー
ト端子Ｇに与える。この時のゲート端子Ｇの負のオフ制
御信号により、しきい値検出回路５１の出力信号は時刻
ｔ３でゼロに低下し、この出力信号の立ち下がりに基づ
きロジック処理回路６９は若干の時間遅れをもって適当
な時間幅（時刻ｔ４〜ｔ５）の第２の出力信号Ｖ２を出
力する。この出力信号Ｖ２は駆動回路７１で電力増幅さ
れ、スイッチ素子６２をオン駆動する。スイッチ素子６
２がオンすると、直流電源６４の適当な電気量に調整さ
れたエネルギーがゲート制御信号Ｓ４として、ゲート抵
抗５５を介して電力素子５０のゲート端子Ｇに加えら
れ、入力容量を放電し、結果として電力素子５０のミラ
ー時間の調整を行う。

【００２７】以上のようにして、電力素子５０のターン
オン時はゲート電圧Ｖｇを増強して電力素子５０のター
ンオン動作を速めることができ、ターンオフ時はターン
オフ時間を自由に調整することから、インバータまたは
コンバータとして用いられる電力変換器の各アームを構
成する電力素子のスイッチングタイミングを合わすこと
ができる。それにより電力素子のデッドタイムを最短化
することができる。（第２の実施の形態）（請求項２に対応）図３は本発明の第２の実施の形態を示し、図４は制御信
号のタイムチャートを示すものである。

【００２８】図３において、図１の駆動装置と同一の構
成部品には同一の符号を付して個々の説明は省略する。
ここでは、スイッチ素子５６，５７が制御信号６０によ
って直接制御されるのではなく、間接的に制御されるの
が特徴である。すなわち、直列接続関係の直流電源５
８，５９すなわちスイッチ素子５６，５７の両端に抵抗
７４、抵抗７５およびスイッチ素子７３が直列に接続さ
れ、さらに抵抗７５およびスイッチ素子７３に対しスイ
ッチ素子７２が並列に接続されている。抵抗７４，７５
の接続点の電圧によってスイッチ素子５６，５７のオン
オフが制御される。スイッチ素子７２は常時オン状態に
あり、スイッチ素子制御信号６０により、それが“１”
のときオン状態を呈し、“０”のときオフ状態となる。
スイッチ素子７３はロジック処理回路７６の出力信号Ｖ
３により駆動回路７７を介して得られる駆動信号Ｖ６に
よってオン駆動される。制御信号６０は、図４（ｅ）に
示すように、電力素子５０に対してオン指令を与える時
刻ｔ１からオフ指令を与える時刻ｔ４までの間、オン状
態を継続する信号であり、電力素子５０のオンオフを制
御するための制御信号であって、直接的には排他的オア
回路７８を介して常閉型のスイッチ素子７２のオンオフ
を制御する。ロジック処理回路７６は制御信号６０の立
ち下がりの後、所定時間経過した時刻ｔ６に出力信号Ｖ
３を発生すると共に、それと同時またはそれから若干の
遅れ時間をもって出力信号Ｖ４を発生する。この出力信
号Ｖ４は排他的オア回路７８の第２の入力端に入力され
る。ロジック処理回路７６の出力信号Ｖ３，Ｖ４は電力
素子５０へのオフ動作時のゲート信号注入増強に関連し
ており、制御信号Ｓ４の立ち下がり時刻ｔ８の少し後の
時刻ｔ９にオフとなる。

【００２９】図４において、（ａ）は誘導負荷を接続し
た場合のゲート電圧Ｖｇおよびコレクタ・エミッタ間電
圧すなわち素子電圧Ｖｃｅを示し、（ｂ）はコンパレー
タ６８の出力として得られるミラー電圧検出信号Ｖｍｌ
を、（ｃ），（ｄ）はロジック処理回路６９の出力信号
すなわち制御信号Ｓ３，Ｓ４を生じるための第１の出力
信号Ｖ１，Ｖ２を、（ｅ）はスイッチ素子７２に対する
駆動信号６０をそれぞれ示すものである。図４（ｆ）は
ロジック処理回路７６の出力信号Ｖ３に対応して発生さ
れるスイッチ素子７３用の駆動信号Ｖ６を示す。

【００３０】図３に示す電力素子５０のターンオン時
は、ロジック処理回路７６の出力信号Ｖ４は“０”であ
り、制御信号６０をオン（“１”）にすることによりナ
ンド回路７８を介してスイッチ素子７２をオフにする。
これにより、スイッチ素子５６をオンし、直流電源５８
からゲート抵抗５４を介して、電力素子５０のゲート端
子Ｇにオン制御信号を与えて、電力素子５０をターンオ
ンする。ターンオン時のスイッチ素子６１および直流電
源６３による電力素子５０のゲート制御（図４（ｃ）参
照）は、請求項１の場合と同様である。

【００３１】電力素子５０のターンオフ時は、制御信号
６０をオフ（“０”）とすることによりスイッチ素子７
２をオンにし、それによりスイッチ素子Ｓ１をオフ、ス
イッチ素子Ｓ２をオンにして請求項１の場合と同様に直
流５９からゲート抵抗５４を介して、電力素子５０のゲ
ート端子Ｇにオフ制御信号を与え、電力素子５０をター
ンオフさせる。このとき、ロジック処理回路６９により
直流電源６４から付加的なゲート制御信号を加える（図
４（ｄ）参照）ことは請求項１の場合と変わりが無い。
ロジック処理回路７６は、信号Ｖ５の立ち下がりを監視
し、それから所定時間後、すなわち電力素子５０のター
ンオフ時の素子電圧Ｖｃｅの跳ね上がりが終了するまで
の時間幅（図４（ｆ）：ｔ６〜ｔ８）を考慮した時刻ｔ
６でパルス信号Ｖ３を生成し、それを駆動回路７７を介
してスイッチ素子７３を暫時オンし、それと同時に、出
力信号Ｖ４により排他的オア回路７８を介して、一旦オ
ンに復帰したスイッチ素子７２をオフとし、その間、抵
抗７４と抵抗７５により構成される分圧器の分圧比で、
電力素子５０のゲート電圧Ｖｇを、ある一定の値に保持
する。ロジック処理回路６９の出力信号Ｖ２による素子
電圧Ｖｃｅのターンオフ開始から、跳ね上がり電圧の間
で、スイッチ素子６２をオンして、直流電源６４のエネ
ルギーをゲート抵抗５５を介して、電力素子５０のゲー
トに注入することにより、素子電圧Ｖｃｅの変化率ｄＶ
ｃｅ／ｄｔを調整し跳ね上がり電圧を抑制することがで
きる。（第３の実施の形態）（請求項３に対応）図５は多重並列接続の主回路の単位アームに対する駆動
装置の実施の形態を示すものである。ここには、ＭＯＳ
ゲート入力型電力用半導体素子からなるｎ個の電力素子
８０−１〜８０−ｎが正極側共通導体２１および負極側
共通導体２２を介して多重並列接続された主回路の単位
アームが示されている。各電力素子に付属する各駆動装
置は同一回路構成を持っており、制御信号６０によって
制御されるスイッチ素子８２または８３のオンオフ状態
に応じ、スイッチ素子８２がオンすることにより直流電
源８４からゲート抵抗８１を介して正のゲート制御信号
が各電力素子のゲート端子に共通に加えられ、スイッチ
素子８２と排反的に動作するスイッチ素子８３オンする
ことにより直流電源８５からゲート抵抗８１を介して負
のゲート制御信号が各電力素子のゲート端子に共通に加
えられる。個々の電力素子のオンオフ動作の態様は、図
１を参照して説明した第１の実施の形態と同様である。

【００３２】図５に示す複数の電力素子が多重並列接続
された主回路において、出力電力が増強された、スイッ
チ素子８２，８３および直流電源８４，８５を含むゲー
ト駆動回路により、ゲート抵抗８１を介して一斉にスイ
ッチング動作を行う。この制御により電力素子のターン
オン時は、第１の実施の形態と同様にターンオン動作が
速められ、ターンオン時の遅れが補正改善され、ターン
オフ時は電力素子のミラー時間が一斉に調整されるの
で、素子の容量蓄積時間による遅れを補正改善すること
ができるので、電力素子の多重並列接続時の素子間の電
流不平衡を小さくすることができる。（第４の実施の形態）（請求項４に対応）図６はダブルエミッタ構造のＭＯＳゲート入力型電力用
半導体素子からなる３個の電力素子８６−１，８６−
２，８６−３を並列接続して単位アームを構成すると共
に、それに応じたロジック処理回路８８を備えた実施の
形態を示すものである。他の回路部分は図５のものと同
一である。電力素子８６−１〜８６−３はエミッタ電流
を流す主エミッタとエミッタ電流検出用の検出エミッタ
とを備えている。各電力素子の検出エミッタは抵抗８７
から動作電源を得て動作し、その検出信号をロジック処
理回路８８に入力される。ただし、原則的には各ロジッ
ク処理回路８８は隣接する２つの電力素子の検出エミッ
タからの検出信号を入力し、後述のごとく両素子の動作
時間差すなわち遅れ時間差を検出し、それをなくすよう
に調整動作する。そのため電力素子８６−３に付属する
ロジック処理回路８８には両電力素子８６−３，８６−
２からのゲート電流検出信号が入力され、同様に電力素
子８６−２に付属するロジック処理回路８８には両電力
素子８６−２，８６−１からのゲート電流検出信号が入
力される。

【００３３】図７は図６の装置の動作を説明するための
タイムチャートであって、（ａ）は誘導負荷の場合のゲ
ート電圧Ｖｇ、（ｂ）は電力素子８６−１，８６−２の
特性差によって生じた素子電流Ｉｃ１とＩｃ２とのズレ
の状態を示し、（ｃ）はターンオン時の両素子電流間の
遅れ時間差（ｔ１〜ｔ２）を表す遅れ時間差検出信号、
（ｄ）はターンオフ時の両素子電流の遅れ時間差（ｔ３
〜ｔ４）を表す遅れ時間差検出信号をそれぞれ示すもの
である。

【００３４】図６に示すダブルエミッタ型の電力素子が
多重接続された主回路において、検出エミッタによって
検出されたエミッタ電流信号から、互いに隣接する電力
素子の電流状態を比較し、その差をなくすように調整制
御することにより、リアルタイムにスイッチング遅れを
補正し、ダブルエミッタの電力素子の多重並列接続の電
流不平衡を小さくすることができる。（第５の実施の形態）（請求項５に対応）図８はｎ個の電力素子８９−１〜８９−ｎを多重直列接
続した主回路の単位アームを示すものである。図におい
て、各電力素子には分担電圧を均等にするための分担抵
抗９０が接続されている。その他の回路部分の符号は第
１の実施の形態と同様である。この実施の形態において
は、各電力素子８９−１〜８９−ｎは共通の制御信号６
０によってオンオフ制御される。

【００３５】図８に示す単位アームを構成するｎ個の電
力素子からなる主回路において、図１と同様の制御回路
を電力素子８９−１〜８９−ｎのそれぞれに取付け、制
御信号６０によりスイッチ素子５６を介して電力素子８
９−１〜８９−ｎを一斉にターンオンし、あるいはスイ
ッチ素子５７を介して電力素子８９−１〜８９−ｎを一
斉にターンオフさせる。その場合、電力素子のミラー電
圧近辺で図１の実施の形態と同様の付加的なゲート制御
を行う。この制御によりターンオン時は、全ての電力素
子のターンオン動作が速められ、ターンオン時の遅れが
補正改善され、ターンオフ時はミラー時間が一斉に調整
できるので、素子の容量蓄積時間による遅れを補正改善
することができるので、複数個の電力素子を多重直列接
続したときの各電力素子間の電圧不平衡を小さくするこ
とができる。電圧不平衡が小さくなることによって、図
示していないが、スナバ回路（図１参照）の低容量化を
達成することができる。（第６の実施の形態）（請求項６に対応）図９は３個の電力素子９１−１〜９１−３を直列接続し
て単位アームを構成すると共に、各電力素子に、図１の
ものと同一構成のスナバ回路９２を並列に接続し、かつ
分担電圧均等化用分担抵抗９３およびこれに直列の分圧
抵抗９４からなる抵抗回路を並列に接続している。各電
力素子に付属するロジック処理回路９６には、すでに述
べたゲート電圧Ｖｇの検出に関係するコンパレータ６８
の出力信号のほかに、抵抗９３，９４の接続点の電圧を
表す電圧信号、およびスナバ回路９２と対応する電力素
子とを接続する回路部分に挿入された電流検出器９５に
よって検出される隣接両スナバ回路の電流の差を表す電
流差信号が導入される。その他の回路部分は図１に示し
た第１の実施の形態と同様である。

【００３６】図１０は図９の回路装置の制御動作を説明
するためのタイムチャートであって、（ａ）は誘導負荷
の場合のゲート電圧Ｖｇを示し、（ｂ）は各電力素子の
特性差に基づく動作遅れによって生じた両電力素子、例
えば電力素子９１−１，９１−２の素子電圧Ｖｃｅ１，
Ｖｃｅのズレを示し、（ｃ）は電流検出器９５によって
検出される電流差信号Ｉｓを示すものである。

【００３７】図９に示す多重直列接続された電力素子９
１−１〜９１−３からなるアーム主回路において、分圧
抵抗９４によって素子電圧Ｖｃｅを検出すると共に、電
流検出器９５によって不平衡電流を検出する。これと図
８に示した回路手段とを組み含わせた制御回路を、各電
力素子９１−１〜９１−３に取付け、スイッチ素子制御
信号６０により各電力素子を一斉にターンオン／オフさ
せ、同時にミラー電圧近辺で図１の実施の形態で述べた
制御を行う。この制御によりターンオン時は、全ての電
力素子のターンオン動作が速められ、ターンオン時の遅
れが補正改善され、ターンオフ時は不平衡の監視と適切
なミラー時間幅の制御から、電力素子の多重直列接続時
の電圧不平衡を小さくすることができる。電圧不平衡が
小さくなることに付随してスナバ回路の低容量化を達成
することができる。

【００３８】

【発明の効果】本発明によれば、電力素子のゲート制御
を通してスイッチング時の素子電圧や素子電流を制御す
ることにより、ターンオン時はターンオン時間を高速化
し、ターンオフ時はミラー時間幅の制御によって遅れ時
間を適正化することができる。さらにスナバ動作時の制
御によりサージ過電圧を抑制し、スイッチング遅れを適
正化して、スナバ回路の小容量化またはスナバレス化、
多重直列接続の各素子の電圧分担および多重並列接続の
電流分担の均等化を低スナバ容量のもとで容易に達成す
ることができる。これにより、電力変換器の小型化、軽
量化、低コスト化を達成することができる。

【図面の簡単な説明】

【図１】請求項１に係る発明の実施の形態を示す接続
図。

【図２】図１の装置の作用を説明するためのタイムチャ
ート。

【図３】請求項２に係る発明の実施の形態を示す接続
図。

【図４】図３の装置の作用を説明するためのタイムチャ
ート。

【図５】請求項３に係る発明の実施の形態を示す接続
図。

【図６】請求項４に係る発明の実施の形態を示す接続
図。

【図７】図６の装置の作用を説明するためのタイムチャ
ート。

【図８】請求項５に係る発明の実施の形態を示す接続
図。

【図９】請求項６に係る発明の実施の形態を示す接続
図。

【図１０】図９の装置の作用を説明するためのタイムチ
ャート。

【図１１】電力変換器の従来の駆動装置を示す接続図。

【図１２】単位アームを多重並列接続した電力素子によ
り構成した従来の電力変換器の接続図。

【図１３】単位アームを多重直列接続した電力素子によ
り構成した従来の電力変換器の接続図。

【符号の説明】

２１正極側共通導体２２負極側共通導体４０スナバ回路５０電圧駆動型電力素子５１しきい値検出回路５４，５５ゲート抵抗５６，５７スイッチ素子６１，６２スイッチ素子５８，５９直流電源６０スイッチ素子制御信号６３，６４直流電源６８コンパレータ６９ロジック処理回路７０，７１駆動回路７２，７３スイッチ素子７４，７５抵抗７６ロジック処理回路７７駆動回路７８アンド回路７９ロジック処理回路８０−１〜８０−ｎ電圧駆動型電力素子８２，８３スイッチ素子８４，８５直流電源８６−１〜８６−３電圧駆動型電力素子８８ロジック処理回路８９−１〜８９−ｎ電圧駆動型電力素子９１−１〜９１−３電圧駆動型電力素子９２スナバ回路９５電流検出器９６ロジック処理回路

Claims

(57)【特許請求の範囲】

【請求項１】ＭＯＳゲート入力型電力用半導体素子から
なる電圧駆動型電力素子のゲート端子に第１のゲート抵
抗を介してオン制御電圧を供給する第１のゲート信号供
給手段と、前記ゲート端子に前記第１のゲート抵抗を介
してオフ制御電圧を供給する第２のゲート信号供給手段
と、前記電力素子に前記オン制御電圧が供給されたとき
前記電力素子のゲート電圧がミラー電圧に達することに
より立ち上がり、前記電力素子に前記オフ制御電圧が供
給されたとき前記電力素子のゲート電圧がミラー電圧に
低下することにより立ち下がるミラー電圧検出信号を出
力するしきい値検出手段と、前記ミラー電圧検出信号の
立ち上がりに応答して前記ゲート端子に所定パルス幅で
所定電気量のオン制御信号を第２のゲート抵抗を介して
付加的に供給する第３のゲート信号供給手段と、前記ミ
ラー電圧検出信号の立ち下がりに応答して前記ゲート端
子に所定パルス幅で所定電気量のオフ制御信号を前記第
２のゲート抵抗を介して付加的に供給する第４のゲート
信号供給手段とを具備したことを特徴とする電圧駆動型
電力素子の駆動装置。
【請求項２】請求項１に記載の電圧駆動型電力素子の駆
動装置において、前記第２のゲート信号供給手段のオフ
ゲート電圧供給時間を調整する手段を設けたことを特徴
とする電圧駆動型電力素子の駆動装置。
【請求項３】請求項１または２に記載の電圧駆動型電力
素子の駆動装置において、並列接続された複数個の電圧
駆動型電力素子により主回路が構成されると共に、前記
第１および第２のゲート信号供給手段は各電圧駆動型電
力素子に対し共通に設けられ、前記第３および第４のゲ
ート信号供給手段は各電圧駆動型電力素子に対し別々に
設けられていることを特徴とする電圧駆動型電力素子の
駆動装置。
【請求項４】請求項３に記載の電圧駆動型電力素子の駆
動装置において、前記電圧駆動型電力素子が主エミッタ
およびエミッタ電流検出用検出エミッタを有し、前記第
３および第４のゲート信号供給手段が、隣接する両電圧
駆動型電力素子のエミッタ電流検出信号を参照して両電
圧駆動型電力素子のターンオン時およびターンオフ時の
タイミングずれを解消するように動作することを特徴と
する電圧駆動型電力素子の駆動装置。
【請求項５】請求項１または２に記載の電圧駆動型電力
素子の駆動装置において、直列接続された複数個の電圧
駆動型電力素子により主回路が構成されると共に、前記
第１ないし第４のゲート信号供給手段が各電圧駆動型電
力素子に対して別個に設けられ、前記第１および第２の
ゲート信号供給手段は共通の制御信号に基づいて駆動さ
れることを特徴とする電圧駆動型電力素子の駆動装置。
【請求項６】請求項５に記載の電圧駆動型電力素子の駆
動装置において、前記複数個の電圧駆動型電力素子にそ
れぞれスナバ回路が接続されると共に、隣接する両電圧
駆動型電力素子に付属する両スナバ回路に流れる電流の
差をそれぞれ検出する差電流検出手段を備え、前記第３
および第４のゲート信号供給手段が、前記差電流検出手
段によって検出される差電流が減少するように付属の電
圧駆動型電力素子のターンオン時およびターンオフ時の
タイミングずれを調整することを特徴とする電圧駆動型
電力素子の駆動装置。