CN107710616A - 驱动电路、半导体装置 - Google Patents

Abstract

具备：1个恒压电路，其生成第1电压和第2电压；第1、第2输出电路，其被输入该第1电压及该第2电压，被输入栅极驱动信号；第1端子，其与该第1输出电路的输出连接；以及第2端子，其与该第2输出电路的输出连接，该第1输出电路在该栅极驱动信号上升时对该第1端子施加该第1电压，之后提高该栅极驱动信号的电压而施加于该第1端子，在该栅极驱动信号下降时对该第1端子施加该第2电压，该第2输出电路在该栅极驱动信号上升时对该第2端子施加该第1电压，之后提高该栅极驱动信号的电压而施加于该第2端子，在该栅极驱动信号下降时对该第2端子施加该第2电压。

Description

驱动电路、半导体装置

技术领域

本发明涉及对多个半导体开关元件进行控制的驱动电路及具备该驱动电路的半导体装置。

背景技术

在专利文献1中公开了一种对半导体开关元件的镜像电压进行检测，对栅极电压进行控制的技术。在上述技术中，在半导体开关元件导通时增强栅极电压而加速导通动作，在截止时对镜像时间进行调整，从而使半导体开关元件的并联连接变得容易。

在专利文献2中，作为防止半导体开关元件劣化的方法而公开了如下方法，即，抑制在半导体开关元件流动的过电流。具体而言，通过对半导体开关元件的栅极电压进行限制，从而抑制可能在半导体开关元件流动的短路电流。

专利文献1：日本特开平11-262243号公报

专利文献2：日本特开2009-71956号公报

发明内容

为了使输出电流增大，有时将IGBT(Insulated Gate Bipolar Transistor)等多个半导体开关元件并联连接。此时，优选并联连接的多个半导体开关元件同时导通，同时截止。然而，有时多个半导体开关元件的Vth会存在波动，或对多个半导体开关元件在不同的定时(timing)供给栅极驱动信号。

如果与其它的半导体开关元件相比某半导体开关元件提前导通，则电流集中在该“某半导体开关元件”。另外，如果与其它的半导体开关元件相比某半导体开关元件延迟截止，则电流集中在该“某半导体开关元件”。关于这样的电流的不均衡，输出电流的容量越大，电流的不均衡越显著，对半导体开关元件的损伤变大。

在专利文献1中存在如下问题，即，由于每个半导体开关元件都需要检测栅极电压的电路及进行控制的电路，因此如果并联连接的半导体开关元件的数量增加，则控制变得复杂。另外，由于并联连接的半导体开关元件的栅极配线是共用的，所以还存在栅极振荡的问题。

如果将专利文献2所公开的驱动电路针对并联连接的每个半导体开关元件进行设置，则存在对多个半导体开关元件供给的栅极驱动信号的定时产生波动的问题。

如上所述，针对由于多个并联连接的半导体开关元件的通断定时发生波动，而使电流集中在特定的半导体开关元件的问题，迄今为止没有进行充分的研究。

本发明就是为了解决上述问题而提出的，其目的在于提供一种在并联连接的多个半导体开关元件的通断时，能够抑制在特定的半导体开关元件流动大电流这一情况的驱动电路及半导体装置。

本发明涉及的驱动电路的特征在于，具备：1个恒压电路，其生成第1电压和第2电压；第1输出电路，其与该恒压电路连接，被输入该第1电压及该第2电压，被输入栅极驱动信号；第2输出电路，其与该恒压电路连接，被输入该第1电压及该第2电压，被输入该栅极驱动信号；第1端子，其与该第1输出电路的输出连接；以及第2端子，其与该第2输出电路的输出连接，该第1输出电路在该栅极驱动信号上升时以预先规定的第1期间对该第1端子施加该第1电压，在经过该第1期间后提高该栅极驱动信号的电压而施加于该第1端子，在该栅极驱动信号下降时以预先规定的第2期间对该第1端子施加该第2电压，该第2输出电路在该栅极驱动信号上升时以该第1期间对该第2端子施加该第1电压，在经过该第1期间后提高该栅极驱动信号的电压而施加于该第2端子，在该栅极驱动信号下降时以该第2期间对该第2端子施加该第2电压。

本发明涉及的半导体装置的特征在于，具备：1个恒压电路，其生成第1电压和第2电压；多个输出电路，其与该恒压电路连接，被输入该第1电压及该第2电压，被输入栅极驱动信号；多个端子，其与该多个输出电路的输出连接；以及并联连接的多个半导体开关元件，其与该多个端子连接，该多个输出电路在该栅极驱动信号上升时以预先规定的第1期间对该多个端子施加该第1电压，在经过该第1期间后提高该栅极驱动信号的电压而施加于该多个端子，在该栅极驱动信号下降时以预先规定的第2期间对该多个端子施加该第2电压。

本发明涉及的另一个驱动电路的特征在于，具备：第1恒压电路，其生成第1电压和第2电压；第2恒压电路，其生成第3电压和第4电压；第1输出电路，其与该第1恒压电路连接，被输入该第1电压及该第2电压，被输入栅极驱动信号；第2输出电路，其与该第2恒压电路连接，被输入该第3电压及该第4电压，被输入该栅极驱动信号；第1端子，其与该第1输出电路的输出连接；以及第2端子，其与该第2输出电路的输出连接，该第1输出电路在该栅极驱动信号上升时以预先规定的第1期间对该第1端子施加该第1电压，在经过该第1期间后提高该栅极驱动信号的电压而施加于该第1端子，在该栅极驱动信号下降时以预先规定的第2期间对该第1端子施加该第2电压，该第2输出电路在该栅极驱动信号上升时以该第1期间对该第2端子施加该第3电压，在经过该第1期间后提高该栅极驱动信号的电压而施加于该第2端子，在该栅极驱动信号下降时以该第2期间对该第2端子施加该第4电压，将该第1恒压电路、该第2恒压电路、该第1输出电路及该第2输出电路设为1个IC。

本发明涉及的另一个驱动电路的特征在于，具备：第1恒压电路，其生成第1电压和第2电压；第2恒压电路，其生成与该第1电压和该第2电压相同的电压；多个第1输出电路，其与该第1恒压电路连接，被输入该第1电压及该第2电压，被输入栅极驱动信号；多个第2输出电路，其与该第2恒压电路连接，被输入该第1电压及该第2电压，被输入栅极驱动信号；以及多个端子，其与该多个第1输出电路的输出和该多个第2输出电路的输出连接，该多个第1输出电路和该多个第2输出电路在该栅极驱动信号上升时以预先规定的第1期间对该多个端子施加该第1电压，在经过该第1期间后提高该栅极驱动信号的电压而施加于该多个端子，在该栅极驱动信号下降时以预先规定的第2期间对该多个端子施加该第2电压，将该第1恒压电路、该第2恒压电路、该多个第1输出电路及该多个第2输出电路设为1个IC。

本发明的其他特征将在以下阐明。

发明的效果

根据本发明，在并联连接的多个半导体开关元件的通断时，由于施加通过1个恒压电路生成的电压，因此能够抑制在特定的半导体开关元件流动大电流这一情况。

附图说明

图1是实施方式1涉及的驱动电路的框图。

图2是表示第1输出电路的一个例子的电路图。

图3是波形图。

图4是实施方式2涉及的恒压电路的电路图。

图5是实施方式3涉及的驱动电路的框图。

图6是实施方式4涉及的驱动电路的框图。

图7是实施方式5涉及的半导体装置的电路图。

图8是实施方式6涉及的驱动电路的框图。

图9是实施方式7涉及的驱动电路的框图。

具体实施方式

参照附图对本发明的实施方式涉及的驱动电路和半导体装置进行说明。对相同或对应的结构要素标注相同标号，有时省略重复说明。

实施方式1.

图1是本发明的实施方式1涉及的驱动电路10的框图。驱动电路10由1个IC(集成电路)形成。驱动电路10具备：输入端子12，其从外部接收栅极驱动信号；以及第1、第2端子24、26，其向外部输出栅极驱动信号。向第1端子24连接第1半导体开关元件的栅极，向第2端子26连接与第1半导体开关元件并联连接的第2半导体开关元件的栅极。第1、第2半导体开关元件没有特别限定，例如为IGBT。驱动电路10用于对并联连接的多个半导体开关元件进行控制。

向输入端子12连接有信号传送电路14。信号传送电路14与从输入端子12输入的信号同步地生成栅极驱动信号(Preout)。信号传送电路14至少具备滤波电路、延迟电路、或电平移位电路中的任意1个。滤波电路是将输入进来的信号所包含的噪声去除的电路。延迟电路是对空载时间(断开期间)进行设定的电路，该空载时间是为了防止在上下桥臂的半导体开关元件交替地反复通断的情况下，上下桥臂的半导体开关元件同时接通而使电源短路而设定的。电平移位电路是在作为控制对象的半导体开关元件为由高电压驱动的类型的元件的情况下，将栅极驱动信号的信号电平提高的电路。信号传送电路14由任意的电路构成。

驱动电路10具备生成第1电压VEp和第2电压VEn的1个恒压电路16。恒压电路16也可以设置于驱动电路之外。无论是在将恒压电路16设置于驱动电路10中的情况还是在设置于驱动电路10之外的情况下，恒压电路都为1个。关于恒压电路16，将第1电压VEp和第2电压VEn输出至外部即可，其结构是任意的。

驱动电路10具备第1输出电路20及第2输出电路22。第1输出电路20与信号传送电路14及恒压电路16连接，接收栅极驱动信号、第1电压、第2电压。第2输出电路22与信号传送电路14及恒压电路16连接，接收栅极驱动信号、第1电压、第2电压。在第1输出电路20的输出连接有第1端子24。第1输出电路20的输出施加于第1端子24。在第2输出电路22的输出连接有第2端子26。第2输出电路22的输出施加于第2端子26。

第1输出电路20和第2输出电路22与栅极驱动信号Preout同步地将输出信号输出。具体而言，与栅极驱动信号Preout的上升同步地使第1、第2端子24、26的信号OUTa、OUTb上升，与栅极驱动信号Preout的下降同步地使第1、第2端子24、26的信号OUTa、OUTb下降。

第1输出电路20具备第1限制电路20a、第1延迟电路20b、及第1驱动电路20c。第2输出电路22具备第2限制电路22a、第2延迟电路22b、及第2驱动电路22c。

第1限制电路20a和第2限制电路22a是接收栅极驱动信号Preout，与栅极驱动信号Preout同步地对输出信号的电压值进行限制的电路。具体而言，在栅极驱动信号Preout上升时将输出信号OUTa、OUTb的上升限制于第1电压VEp，在栅极驱动信号Preout下降时，将输出信号OUTa、OUTb的下降限制于第2电压VEn。

第1延迟电路20b和第2延迟电路22b是使栅极驱动信号Preout延迟的电路。由第1延迟电路20b和第2延迟电路22b导致的栅极驱动信号的延迟时间，设为相对于在同一定时对多个半导体开关元件供给栅极驱动信号时的通断的定时的波动充分长。即，将比由多个半导体开关元件的特性波动导致产生的通断的时间差长的时间设为延迟时间。

第1驱动电路20c和第2驱动电路22c是对稳态时(非通断时)的输出信号OUTa、OUTb的电压值进行控制的电路。第1驱动电路20c被由第1延迟电路20b延迟后的栅极驱动信号Preout驱动。第2驱动电路22c被由第2延迟电路22b延迟后的栅极驱动信号Preout驱动。

如上所述，第1输出电路20和第2输出电路22将从信号传送电路14输入的栅极驱动信号输出。信号传送电路14、恒压电路16、第1输出电路20、及第2输出电路22形成为1个IC。

图2是表示第1输出电路20的一个例子的电路图。向第1输出电路20中输入第1电压VEp、栅极驱动信号Preout、以及第2电压VEn。第1限制电路20a为源极跟随电路。即，第1限制电路20a具备以源极跟随方式连接的NMOS 36和PMOS 38。NMOS 36和PMOS38分别被反相器32、34的输出控制。

反相器32、34与经由反相器30的栅极驱动信号Preout同步地对NMOS 36和PMOS 38的栅极施加电压。反相器32的电源电压为第1电压VEp。反相器32在栅极驱动信号Preout＝H(High)时，使NMOS 36的栅极电压为第1电压VEp。另一方面，反相器34的基准电位为第2电压VEn。反相器34在栅极驱动信号Preout＝L(Low)时，使PMOS 38的栅极电压为第2电压VEn。因此，第1限制电路20a的输出与栅极驱动信号Preout同步，被限制为与NMOS 36和PMOS 38的栅极电压值对应的电压值。

第1电压VEp和第2电压VEn被设定为，使得集中在并联连接的多个半导体开关元件的任意者处的电流值小于或等于该半导体开关元件的破坏耐量。

在图2中，第1驱动电路20c具备串联连接的PMOS 50和NMOS52。PMOS 50和NMOS 52被由第1延迟电路20b延迟后的栅极驱动信号Preout控制。

在图2中，第1延迟电路20b具备延迟电路40、42。延迟电路40、42仅在输入进来的信号上升时使信号延迟。例如，在栅极驱动信号Preout上升时，栅极驱动信号被延迟电路40延迟。延迟后的栅极驱动信号被延迟电路40后级的NOT电路(反相器)反转，被输入至PMOS 50。

另一方面，在栅极驱动信号Preout下降时，被NOT电路反转后的信号由延迟电路42延迟。延迟后的栅极驱动信号输入至NMOS 52。

在栅极驱动信号Preout上升时，首先，通过第1限制电路20a对第1端子24施加第1电压VEp，在经过固定的延迟时间后PMOS 50接通。另一方面，在栅极驱动信号Preout下降时，首先，通过第1限制电路20a对第1端子24施加第2电压VEn，在经过固定的延迟时间后NMOS 52接通。即，在通过延迟电路40、42将栅极驱动信号Preout延迟的期间，能够将第1端子24的电压值限制为第1电压VEp或第2电压VEn。

此外，对于第2输出电路22，由于能够采用与第1输出电路20相同的电路结构，因此省略说明。

下面，一边参照图3的波形图，一边对驱动电路10的动作进行说明。在图3中，由于栅极驱动信号Preout的上升，开始第1期间Ta。在图3中，从时刻t1至t2为止的期间为第1期间Ta。在第1期间Ta，通过第1限制电路20a对第1端子24施加第1电压VEp。另外，通过第2限制电路22a对第2端子26施加第1电压VEp。

第1期间Ta与通过第1延迟电路20b和第2延迟电路22b对栅极驱动信号进行延迟的期间相等。在时刻t2第1期间结束后，从时刻t2持续至t3为止开始稳态期间。在稳态期间，被第1延迟电路20b延迟后的栅极驱动信号由第1驱动电路20c放大而施加于第1端子24。第1驱动电路20c在从第1期间Ta之后至第2期间的开始(时刻t3)为止的期间(稳态期间)，将第1延迟电路20b的输出放大而施加于第1端子24。

在稳态期间，被第2延迟电路22b延迟的栅极驱动信号由第2驱动电路22c放大而施加于第2端子26。在第2驱动电路22c中，第2延迟电路22b的输出被放大，放大后的信号施加于第2端子26。

之后，在时刻t3，栅极驱动信号Preout下降。从时刻t3至时刻t4为止的期间为第2期间Tb。第1限制电路20a在第2期间Tb中对第1端子24施加第2电压VEn。第2限制电路22a在第2期间Tb对第2端子26施加第2电压VEn。此外，第2期间Tb与通过第1延迟电路20b和第2延迟电路22b对栅极驱动信号进行延迟的期间相等。

根据本发明，在栅极驱动信号Preout上升时将对第1、第2端子24、26施加的电压限制为第1电压VEp，在栅极驱动信号Preout下降时将对第1、第2端子24、26施加的电压设定为不比第2电压VEn低。由此，能够对并联连接的多个半导体开关元件的通断时的栅极电压进行限制，能够抑制在特定的半导体开关元件流动大电流这一情况。

具体而言，由于在多个半导体开关元件的导通时电流集中在相对早地导通的半导体开关元件，因此通过对该半导体开关元件的栅极电压的上升进行限制，从而能够抑制在该半导体开关元件流动大电流这一情况。

由于在多个半导体开关元件的截止时电流集中在相对迟地截止的半导体开关元件，因此通过对相对早地截止的半导体开关元件的栅极电压的下降进行限制，从而能够抑制在特定的半导体开关元件流动大电流这一情况。

设想并联连接的2个半导体开关元件截止的情况而对本发明的效果进行具体说明。在截止时，如果由于Vth的波动等，并联连接的任意的半导体开关元件(例如第1半导体开关元件)先截止，则在第1半导体开关元件流动的电流流入依然处于接通状态的其它的半导体开关元件(第2半导体开关元件)。即，在接通状态时(稳态期间)流动的电流集中在第2半导体开关元件。此时，如果在第2半导体开关元件流动的电流变得大于或等于破坏耐量，则有时第2半导体开关元件会劣化或被破坏。

然而，根据本发明的实施方式1涉及的驱动电路，将先截止的第1半导体开关元件的栅极电压的下降限制于第2电压VEn，从而能够对流入第2半导体开关元件的电流值进行限制。第2电压VEn被设定为使得流入第2半导体开关元件的电流值小于或等于破坏耐量。

但是，需要使由第1延迟电路20b和第2延迟电路22b设定的延迟时间相对于多个半导体开关元件的通断的波动(通断时间差)充分长。然而，如果将该延迟时间延长，则不能够实现所期望的控制。在本发明的实施方式1中，为了将延迟时间缩短，将多个输出电路(第1输出电路20和第2输出电路22)集成在1个驱动电路10内。而且，由于从1个信号传送电路14对多个输出电路供给栅极驱动信号Preout，因此在向第1延迟电路20b和第2延迟电路22b输入的栅极驱动信号中几乎没有传送延迟差。因此，能够几乎同时从驱动电路10对多个半导体开关元件供给栅极驱动信号，所以能够抑制多个半导体开关元件的动作波动，并且能够缩短由延迟电路(第1延迟电路20b、第2延迟电路22b)设定的延迟时间。

在本发明的实施方式1中，是从1个恒压电路16对多个输出电路供给第1电压和第2电压。因此，多个输出电路使用共用的第1电压和第2电压，能够抑制多个半导体开关元件的动作波动。

本发明的实施方式1涉及的驱动电路10在不丧失其特征的范围能够进行各种变形。例如，也可以省略信号传送电路14。另外，第1输出电路20是在栅极驱动信号上升时以预先规定的第1期间对第1端子24施加第1电压VEp，在经过第1期间后提高栅极驱动信号的电压而施加于第1端子24，在栅极驱动信号下降时以预先规定的第2期间对第1端子24施加第2电压VEn。只要具有该功能，也可以使用具有与上述第1输出电路20不同的结构的第1输出电路。

第2输出电路22是在栅极驱动信号上升时以第1期间对第2端子26施加第1电压VEp，在经过第1期间后提高栅极驱动信号的电压而施加于第2端子26，在栅极驱动信号下降时以第2期间对第2端子26施加第2电压VEn。只要具有该功能，也可以使用具有与上述第2输出电路22不同的结构的第2输出电路。

在实施方式1中，驱动电路10具有2个输出电路，向驱动电路10连接2个半导体开关元件，但驱动电路10具有的输出电路的数量及并联连接的半导体开关元件的数量是任意的。例如，在通过1个驱动电路对3个半导体开关元件进行控制的情况下，与对2个半导体开关元件进行控制的情况相比较，将第1电压VEp降低，将第2电压VEn提高。在对许多半导体开关元件进行控制的情况下存在集中在1个半导体开关元件的电流变大的风险，但通过这样做，能够抑制在特定的半导体开关元件流动大电流这一情况。

这些变形能够适当应用于以下实施方式涉及的驱动电路和半导体装置。此外，由于与实施方式1的相同点多，因此以与实施方式1的不同点为中心对以下实施方式进行说明。

实施方式2.

实施方式2涉及的驱动电路的特征在于恒压电路的结构。图4是实施方式2涉及的恒压电路16的电路图。恒压电路16具备电阻101、102、103、104、105、106、可变电阻部110、112、以及MOS114、116。可变电阻部110在电阻101和电阻102之间具备多个熔断器。可变电阻部112在电阻103和电阻104之间具备多个熔断器。通过选择是否对熔断器照射激光，从而能够将可变电阻部110、112的电阻值自由地变更。通过将可变电阻部110、112的电阻值设为所期望的值，对MOS 114、116的栅极输入电压进行控制，由此能够对第1电压VEp和第2电压VEn进行控制(调节)。

MOS 114、116为漏极端子分别与GND、VCC连接，源极端子与端子(由VEp、VEn表示)连接的源极跟随结构。与MOS 114、116的源极端子连接的电阻105、106是为了防止MOS 114、116的源极端子变为高阻抗而插入的，在不担心变为高阻抗的情况下也可以省略。可以将电阻101、102的任意一个作为恒流源。另外，也可以将电阻103、104的任意一个作为恒流源。

如上所述，通过使用熔断器构成恒压电路16，从而能够对第1电压VEp和第2电压VEn进行调整。由此，能够考虑到半导体开关元件的Vth的波动，而对最适合多个半导体开关元件的第1电压VEp和第2电压VEn进行设定。

只要恒压电路具备在熔断前后使第1电压VEp或第2电压VEn变化的熔断器，就能够适当地对其结构进行变更。

实施方式3.

实施方式3涉及的驱动电路的特征在于设置了保护电路。图5是本发明的实施方式3涉及的驱动电路的框图。在该驱动电路中设置有与信号传送电路14连接的1个保护电路200。保护电路200在第1驱动电路20c或第2驱动电路22c的电源电压(VCC)比预先规定的值低时，通过将栅极驱动信号Preout截断，从而使第1驱动电路20c和第2驱动电路22c的输出停止。

如上所述，通过利用1个保护电路200承担多个驱动电路的保护动作，从而能够对多个驱动电路进行均等的保护。具体而言，由于通过保护电路200能够将多个驱动电路的输出同时停止，因此能够使多个半导体开关元件的截止的定时一致。并且，通过将信号传送电路14、恒压电路16、第1输出电路20、第2输出电路22、以及保护电路200设为1个IC，从而与将保护电路设置于驱动电路的外部的情况相比能够简化装置结构。此外，也可以将1个保护电路与第1驱动电路20c和第2驱动电路22c连接而使它们的输出停止，也可以通过其它方法使它们的输出停止。

实施方式4.

图6是实施方式4涉及的驱动电路的框图。该驱动电路具备对驱动电路的温度进行测定的温度检测电路202。温度检测电路202以公知的方法对驱动电路10的温度进行测定。温度检测电路202连接于恒压电路16。恒压电路16在得到由温度检测电路202测定出的温度信息，驱动电路10的温度比预先规定的温度高的情况下，将第1电压VEp降低，将第2电压VEn提高。如上所述，可以通过例如利用放大器的公知的方法实现温度信息和输出电压(第1电压和第2电压)的联动。

由于半导体装置的主要的发热源为半导体开关元件，因此预测为如果驱动电路10的温度高，则半导体开关元件的温度也高。因此，认为在驱动电路10的温度比预先规定的温度高的情况下，半导体开关元件的温度也相当高，如果电流集中在这样的高温的多个半导体开关元件的其中1个，则该半导体开关元件会持续劣化。因此，如上所述，通过将第1电压VEp降低，将第2电压VEn提高，从而能够将集中在多个半导体开关元件的其中1个的电流值减小。

在将温度检测电路设置于驱动电路的情况下，通过温度检测电路对驱动电路的温度进行测定，间接地对半导体开关元件的温度进行检测。在想要直接对半导体开关元件的温度进行测定的情况下，也可以将温度检测电路设置在半导体开关元件之上或附近。

实施方式5.

图7是实施方式5涉及的半导体装置300的电路图。半导体装置300具备形成了驱动电路304、306的驱动模块302。驱动电路304、306基本具有与实施方式1中说明的图1的驱动电路10相同的结构，但在具有3个输出电路和输出用端子的这一点与图1的驱动电路10不同。

驱动电路304从输入端子HIN接收栅极驱动信号的输入，向第1端子HO1、第2端子HO2、以及第3端子HO3输出栅极驱动信号。驱动电路306从输入端子LIN接收栅极驱动信号的输入，向第1端子LO1、第2端子LO2、以及第3端子LO3输出栅极驱动信号。

驱动电路304和驱动电路306都是由1个恒压电路向3个输出电路供给第1电压和第2电压。另外，1个信号传送电路向3个输出电路供给栅极驱动信号。

第1端子HO1与半导体开关元件310的栅极连接，第2端子HO2与半导体开关元件312的栅极连接，第3端子HO3与半导体开关元件314的栅极连接。半导体开关元件310、312、314是并联连接的。半导体开关元件310、312、314为高电位侧的半导体开关元件。

第1端子LO1与半导体开关元件320的栅极连接，第2端子LO2与半导体开关元件322的栅极连接，第3端子LO3与半导体开关元件324的栅极连接。半导体开关元件320、322、324是并联连接的。半导体开关元件320、322、324为低电位侧的半导体开关元件。

多个输出电路(在驱动电路304、306各设置有3个)在栅极驱动信号上升时以预先规定的第1期间对多个端子(第1端子HO1、LO1、第2端子HO2、LO2、以及第3端子HO3、LO3)施加第1电压VEp。然后，多个输出电路在经过第1期间后提高栅极驱动信号的电压而施加于多个端子。多个输出电路在栅极驱动信号下降时，以预先规定的第2期间对多个端子施加第2电压VEn。

由于在栅极驱动信号上升时，将并联驱动的半导体开关元件310、312、314的栅极电压抑制为小于或等于第1电压VEp，因此没有在任意一个元件流动过大的电流。另外，由于在栅极驱动信号下降时，将并联驱动的半导体开关元件310、312、314的栅极电压制限为大于或等于第2电压VEn，因此没有在任意一个元件流动过大的电流。关于半导体开关元件320、322、324，也能够得到相同的效果。

因此，根据本实施方式，能够抑制由于通断的(定时的)波动导致在特定的半导体开关元件流动大电流这一情况。另外，由于通过独立的栅极驱动信号对各半导体开关元件进行控制，因此无需担心栅极振荡，而且，由于不需要检测半导体开关元件的栅极电压，因此控制也容易。

作为并联连接的半导体开关元件，也可以使用设定了SOA(安全动作区域)的元件。在该情况下，通过以在半导体开关元件能够流动的最大的电流值落在SOA内的方式设定第1电压VEp和第2电压VEn，从而能够实现更稳定的大容量的半导体装置。

优选将第1电压VEp设定为满足下述条件的值，即，在栅极驱动信号上升时在多个半导体开关元件中的最先导通的元件流动小于或等于额定电流的电流。另外，优选将第2电压VEn设定为满足下述条件的值，即，在栅极驱动信号下降时在多个半导体开关元件中的最后截止的元件流动小于或等于额定电流的电流。

只要由1个驱动电路控制的半导体开关元件的数量为多个，就没有特别限定。设置与成为控制对象的半导体开关元件的数量相同数量的输出电路和端子。也可以不在驱动模块302分别设置2个驱动电路，而是将这2个驱动电路设为1个IC(集成电路)。另外，也可以从1个端子向驱动电路304、306输入栅极驱动信号。也可以在驱动电路的输出用端子和半导体开关元件的栅极之间设置栅极电阻。

作为半导体开关元件图示出了IGBT，但也可以使用其它类型的开关元件。关于电源VB，也可以不是如图7所示从半导体装置300的外部供给，而是在半导体装置的内部生成。关于这样的电源生成，能够使用例如包含自举二极管的自举电路等公知的技术。

通过具备2个图7所示的结构，从而能够形成电桥电路，通过具备3个，从而能够形成3相交流逆变器。作为驱动电路304、306，能够使用以上实施方式中说明的驱动电路的任意者。

实施方式6.

在实施方式1～5中，在1个驱动电路设置了1个恒压电路。但是，由于有时适合在1个驱动电路中设置多个恒压电路，因此通过实施方式6、7对该情况进行说明。图8是实施方式6涉及的驱动电路的框图。该驱动电路10具备：第1恒压电路16A，其生成第1电压VEp1和第2电压VEn1；以及第2恒压电路16B，其生成第3电压VEp2和第4电压VEn2。第1电压VEp1与第3电压VEp2不同，第2电压VEn1与第4电压VEn2不同。

第1输出电路20与第1恒压电路16A连接，向该第1输出电路20输入第1电压VEp1及第2电压VEn1，输入栅极驱动信号。第2输出电路22与第2恒压电路16B连接，向该第2输出电路22输入第3电压VEp2及第4电压VEn2，输入栅极驱动信号。

第1输出电路20在栅极驱动信号上升时以预先规定的第1期间对第1端子24施加第1电压VEp1，在经过第1期间后提高栅极驱动信号的电压而施加于第1端子24，在栅极驱动信号下降时以预先规定的第2期间对第1端子24施加第2电压VEn1。

第2输出电路22在栅极驱动信号上升时以第1期间对第2端子26施加第3电压VEp2，在经过第1期间后提高栅极驱动信号的电压而施加于第2端子26，在栅极驱动信号下降时以第2期间对第2端子26施加第4电压VEn2。第1恒压电路16A、第2恒压电路16B、第1输出电路20及第2输出电路22设置于1个IC。

例如，有时向第1端子24连接IGBT的栅极，向第2端子26连接与上述IGBT并联连接的MOSFET的栅极。由于IGBT和MOSFET的电气特性不同，因此优选对IGBT和MOSFET分别设定第1期间(图3的从t1至t2为止的期间)的上限电压和第2期间(图3的从t3至t4为止的期间)的下限电压。

因此，在本发明的实施方式6中，由于设置了第1恒压电路16A和第2恒压电路16B，所以在第1期间和第2期间能够对IGBT和MOSFET分别施加电压。而且，由于第1恒压电路16A、第2恒压电路16B、第1输出电路20及第2输出电路22设置于1个IC，因此能够抑制多个半导体开关元件的通断定时的偏差(不均衡)。

如上所述，设置多个恒压电路在通过1个驱动电路驱动不同种类的半导体开关元件的情况下是有效的。当然，多个半导体开关元件并不限于IGBT和MOSFET，能够适当利用公知的半导体开关元件。

实施方式7.

图9是实施方式7涉及的驱动电路的框图。该驱动电路10对并联连接的10个半导体开关元件进行控制。因此，具备10个输出电路。具体而言，具备5个第1输出电路210和5个第2输出电路212。第1恒压电路16A对5个第1输出电路210供给第1电压VEp和第2电压VEn。第2恒压电路16B也对5个第2输出电路212供给第1电压VEp和第2电压VEn。第1恒压电路16A生成的第1电压与第2恒压电路16B生成的第1电压相等，第1恒压电路16A生成的第2电压与第2恒压电路16B生成的第2电压相等。

5个第1输出电路210分别与第1恒压电路16A连接，向这5个第1输出电路210输入第1电压及第2电压，输入栅极驱动信号。5个第2输出电路212分别与第2恒压电路16B连接，向这5个第2输出电路212输入第1电压及第2电压，输入栅极驱动信号。合计10个输出电路的输出分别与端子214连接。

10个输出电路分别具有与图1的第1输出电路20等同的结构。第1输出电路210和第2输出电路212在栅极驱动信号上升时以预先规定的第1期间对多个端子施加第1电压VEp，在经过第1期间后提高栅极驱动信号的电压而施加于多个端子，在栅极驱动信号下降时以预先规定的第2期间对多个端子施加第2电压VEn。将第1恒压电路16A、第2恒压电路16B、多个第1输出电路210及多个第2输出电路212设为1个IC。

在通过1个驱动电路对许多(例如10个)并联连接的半导体开关元件进行控制的情况下，输出电路也需要为许多个(例如10个)。如果在该情况下通过1个恒压电路对10个输出电路供给第1电压和第2电压，则供给电压的配线会变长，有时对多个输出电路供给的恒定电压值会产生波动。

在该情况下，通过如本实施方式那样准备多个恒压电路，从而能够使对多个输出电路供给的电压值大致均等。此时，重要的是使多个恒压电路的恒定电压值均等。为了使多个恒压电路的恒定电压值均等，例如，使用图4的电路作为恒压电路是有效的。

由于将第1恒压电路16A、第2恒压电路16B、多个第1输出电路210及多个第2输出电路212设为1个IC，因此能够抑制多个输出电路的控制波动。

输出电路的数量并不限于10个。在即使输出电路的数量为4个左右，也需要使对多个输出电路供给的恒定电压值均等化的情况下，应该设置多个恒压电路。此外，也可以适当组合以上实施方式中说明的驱动电路的特征来提高本发明的效果。

标号的说明

10驱动电路，12输入端子，14信号传送电路，16恒压电路，20第1输出电路，20a第1限制电路，20b第1延迟电路，20c第1驱动电路，22第2输出电路，22a第2限制电路，22b第2延迟电路，22c第2驱动电路，24第1端子，26第2端子，200保护电路，202温度检测电路。

Claims (13)

1.一种驱动电路，其特征在于，具备：

1个恒压电路，其生成第1电压和第2电压；

第1输出电路，其与所述恒压电路连接，被输入所述第1电压及所述第2电压，被输入栅极驱动信号；

第2输出电路，其与所述恒压电路连接，被输入所述第1电压及所述第2电压，被输入所述栅极驱动信号；

第1端子，其与所述第1输出电路的输出连接；以及

第2端子，其与所述第2输出电路的输出连接，

所述第1输出电路在所述栅极驱动信号上升时以预先规定的第1期间对所述第1端子施加所述第1电压，在经过所述第1期间后提高所述栅极驱动信号的电压而施加于所述第1端子，在所述栅极驱动信号下降时以预先规定的第2期间对所述第1端子施加所述第2电压，

所述第2输出电路在所述栅极驱动信号上升时以所述第1期间对所述第2端子施加所述第1电压，在经过所述第1期间后提高所述栅极驱动信号的电压而施加于所述第2端子，在所述栅极驱动信号下降时以所述第2期间对所述第2端子施加所述第2电压。

2.根据权利要求1所述的驱动电路，其特征在于，

所述第1输出电路具备：

第1限制电路，其在所述第1期间对所述第1端子施加所述第1电压，在所述第2期间对所述第1端子施加所述第2电压；

第1延迟电路，其使所述栅极驱动信号延迟而输出；以及

第1驱动电路，其在从所述第1期间后至所述第2期间的开始为止的期间，将所述第1延迟电路的输出放大而施加于所述第1端子，

所述第2输出电路具备：

第2限制电路，其在所述第1期间对所述第2端子施加所述第1电压，在所述第2期间对所述第2端子施加所述第2电压；

第2延迟电路，其使所述栅极驱动信号延迟而输出；以及

第2驱动电路，其在从所述第1期间后至所述第2期间的开始为止的期间，将所述第2延迟电路的输出放大而施加于所述第2端子。

3.根据权利要求2所述的驱动电路，其特征在于，

至少具备滤波电路、延迟电路、或电平移位电路中的任意1个，具备对所述第1输出电路和所述第2输出电路输出所述栅极驱动信号的1个信号传送电路。

4.根据权利要求3所述的驱动电路，其特征在于，

将所述恒压电路、所述第1输出电路、所述第2输出电路及所述信号传送电路设为1个IC。

5.根据权利要求2所述的驱动电路，其特征在于，

所述第1限制电路和所述第2限制电路为源极跟随电路。

6.根据权利要求1～5中任一项所述的驱动电路，其特征在于，

所述恒压电路具备熔断器，该熔断器在熔断前后使所述第1电压或所述第2电压变化。

7.根据权利要求3所述的驱动电路，其特征在于，

具备1个保护电路，该保护电路在所述第1驱动电路或所述第2驱动电路的电源电压比预先规定的值低时使所述第1驱动电路和所述第2驱动电路的输出停止，

将所述恒压电路、所述第1输出电路、所述第2输出电路、所述信号传送电路及所述保护电路设为1个IC。

8.根据权利要求1～7中任一项所述的驱动电路，其特征在于，

具备温度检测电路，该温度检测电路对所述驱动电路的温度进行测定，

所述恒压电路在得到由所述温度检测电路测定出的温度的信息，所述驱动电路的温度比预先规定的温度高的情况下，将所述第1电压降低，将所述第2电压提高。

9.一种半导体装置，其特征在于，具备：

1个恒压电路，其生成第1电压和第2电压；

多个输出电路，其与所述恒压电路连接，被输入所述第1电压及所述第2电压，被输入栅极驱动信号；

多个端子，其与所述多个输出电路的输出连接；以及

并联连接的多个半导体开关元件，其与所述多个端子连接，

所述多个输出电路在所述栅极驱动信号上升时以预先规定的第1期间对所述多个端子施加所述第1电压，在经过所述第1期间后提高所述栅极驱动信号的电压而施加于所述多个端子，在所述栅极驱动信号下降时以预先规定的第2期间对所述多个端子施加所述第2电压。

10.根据权利要求9所述的半导体装置，其特征在于，

所述第1电压设定为满足下述条件的值，即，在所述栅极驱动信号上升时在所述多个半导体开关元件中的最先导通的元件流动小于或等于额定电流的电流，

所述第2电压设定为满足下述条件的值，即，在所述栅极驱动信号下降时在所述多个半导体开关元件中的最后截止的元件流动小于或等于额定电流的电流。

11.根据权利要求9所述的半导体装置，其特征在于，

具备温度检测电路，该温度检测电路对所述多个半导体开关元件的温度进行测定，

所述恒压电路在得到由所述温度检测电路测定出的温度的信息，所述多个半导体开关元件的温度比预先规定的温度高的情况下，将所述第1电压降低，将所述第2电压提高。

12.一种驱动电路，其特征在于，具备：

第1恒压电路，其生成第1电压和第2电压；

第2恒压电路，其生成第3电压和第4电压；

第1输出电路，其与所述第1恒压电路连接，被输入所述第1电压及所述第2电压，被输入栅极驱动信号；

第2输出电路，其与所述第2恒压电路连接，被输入所述第3电压及所述第4电压，被输入所述栅极驱动信号；

第1端子，其与所述第1输出电路的输出连接；以及

第2端子，其与所述第2输出电路的输出连接，

所述第1输出电路在所述栅极驱动信号上升时以预先规定的第1期间对所述第1端子施加所述第1电压，在经过所述第1期间后提高所述栅极驱动信号的电压而施加于所述第1端子，在所述栅极驱动信号下降时以预先规定的第2期间对所述第1端子施加所述第2电压，

所述第2输出电路在所述栅极驱动信号上升时以所述第1期间对所述第2端子施加所述第3电压，在经过所述第1期间后提高所述栅极驱动信号的电压而施加于所述第2端子，在所述栅极驱动信号下降时以所述第2期间对所述第2端子施加所述第4电压，

将所述第1恒压电路、所述第2恒压电路、所述第1输出电路及所述第2输出电路设为1个IC。

13.一种驱动电路，其特征在于，具备：

第1恒压电路，其生成第1电压和第2电压；

第2恒压电路，其生成与所述第1电压和所述第2电压相同的电压；

多个第1输出电路，其与所述第1恒压电路连接，被输入所述第1电压及所述第2电压，被输入栅极驱动信号；

多个第2输出电路，其与所述第2恒压电路连接，被输入所述第1电压及所述第2电压，被输入栅极驱动信号；以及

多个端子，其与所述多个第1输出电路的输出和所述多个第2输出电路的输出连接，

所述多个第1输出电路和所述多个第2输出电路在所述栅极驱动信号上升时以预先规定的第1期间对所述多个端子施加所述第1电压，在经过所述第1期间后提高所述栅极驱动信号的电压而施加于所述多个端子，在所述栅极驱动信号下降时以预先规定的第2期间对所述多个端子施加所述第2电压，

将所述第1恒压电路、所述第2恒压电路、所述多个第1输出电路及所述多个第2输出电路设为1个IC。