JPH0969764A - Ｍｏｓバッファ回路 - Google Patents
Ｍｏｓバッファ回路Info
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- JPH0969764A JPH0969764A JP22493695A JP22493695A JPH0969764A JP H0969764 A JPH0969764 A JP H0969764A JP 22493695 A JP22493695 A JP 22493695A JP 22493695 A JP22493695 A JP 22493695A JP H0969764 A JPH0969764 A JP H0969764A
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- Japan
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- conductivity type
- noise
- supplied
- type mos
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Abstract
(57)【要約】
【課題】 簡単な構成でかつ集積回路化が容易なノイズ
除去機能を有するＭＯＳバッファ回路を提供する。 【解決手段】 ＰＭＯＳ３−１とＮＭＯＳ４−２との各
ゲートには入力信号を直接供給し、ＰＭＯＳ３−２とＮ
ＭＯＳ４−１との各ゲートには、入力信号を遅延素子２
により遅延して供給する。この遅延素子２の遅延時間以
内のパルス幅のスパイクノイズの存在期間は、４つのト
ランジスタのうち３つが必ずオフとなるので、出力５は
ハイインピーダンス状態となり、直前の出力レベルを維
持し、結果的にノイズはマスクされる。
除去機能を有するＭＯＳバッファ回路を提供する。 【解決手段】 ＰＭＯＳ３−１とＮＭＯＳ４−２との各
ゲートには入力信号を直接供給し、ＰＭＯＳ３−２とＮ
ＭＯＳ４−１との各ゲートには、入力信号を遅延素子２
により遅延して供給する。この遅延素子２の遅延時間以
内のパルス幅のスパイクノイズの存在期間は、４つのト
ランジスタのうち３つが必ずオフとなるので、出力５は
ハイインピーダンス状態となり、直前の出力レベルを維
持し、結果的にノイズはマスクされる。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳバッファ回路
に関し、特に入力信号に重畳されたノイズ成分を除去す
る機能を有するＭＯＳバッファ回路に関するものであ
る。
に関し、特に入力信号に重畳されたノイズ成分を除去す
る機能を有するＭＯＳバッファ回路に関するものであ
る。
【０００２】
【従来の技術】従来のバッファ回路においては、入力信
号に含まれるノイズを除去するために、入力の閾値レベ
ルにヒステリシス特性を持たせたシュミットバッファ回
路を使用しており、このヒステリシス特性の閾値レベル
範囲内のノイズ成分を除去する様になっている。
号に含まれるノイズを除去するために、入力の閾値レベ
ルにヒステリシス特性を持たせたシュミットバッファ回
路を使用しており、このヒステリシス特性の閾値レベル
範囲内のノイズ成分を除去する様になっている。
【０００３】また、図６に示すように、バッファ回路８
の入力部に抵抗９及びコンデンサ１０からなるローパス
フィルタを付加して、入力端子１の入力信号に混入して
いるノイズを除去する方法がある。尚、５はハッファ回
路の出力端子を示している。
の入力部に抵抗９及びコンデンサ１０からなるローパス
フィルタを付加して、入力端子１の入力信号に混入して
いるノイズを除去する方法がある。尚、５はハッファ回
路の出力端子を示している。
【０００４】更に、特開平５−１４５３８５号公報に示
される様な回路もある。図７はこの回路構成を示してお
り、ＰチャネルＭＯＳトランジスタ３とＮチャネルＭＯ
Ｓトランジスタ４とからなるバッファ回路の入力部に遅
延素子１１を設けて入力信号を遅延させ、この遅延素子
１１による遅延時間幅以内のパルス状ノイズを除去する
ようになっている。
される様な回路もある。図７はこの回路構成を示してお
り、ＰチャネルＭＯＳトランジスタ３とＮチャネルＭＯ
Ｓトランジスタ４とからなるバッファ回路の入力部に遅
延素子１１を設けて入力信号を遅延させ、この遅延素子
１１による遅延時間幅以内のパルス状ノイズを除去する
ようになっている。
【０００５】尚、１２は入力信号とその遅延信号とを２
入力とするナンドゲートであり、１３は入力信号とその
遅延信号とを２入力とするノアゲートである。これ等ゲ
ート１２及び１３の各出力がトランジスタ３及び４の各
ゲート入力となっている。
入力とするナンドゲートであり、１３は入力信号とその
遅延信号とを２入力とするノアゲートである。これ等ゲ
ート１２及び１３の各出力がトランジスタ３及び４の各
ゲート入力となっている。
【０００６】
【発明が解決しようとする課題】従来技術において、シ
ュミットバッファ回路を使用するものでは、ヒステリシ
ス特性の閾値レベルを超えたノイズを除去することは不
可能であり、またローパスフィルタを用いたものでは、
ノイズ除去のため大きな抵抗素子とコンデンサ素子とが
必要となり、外付け部品でないと対応できず、集積回路
化の妨げになると共に作業工数の増大や部品点数の増大
となり、ひいては低コスト化及び小形化の障害となる。
ュミットバッファ回路を使用するものでは、ヒステリシ
ス特性の閾値レベルを超えたノイズを除去することは不
可能であり、またローパスフィルタを用いたものでは、
ノイズ除去のため大きな抵抗素子とコンデンサ素子とが
必要となり、外付け部品でないと対応できず、集積回路
化の妨げになると共に作業工数の増大や部品点数の増大
となり、ひいては低コスト化及び小形化の障害となる。
【０００７】更に、図７の回路では、回路素子数が増大
し、またノイズ除去の時間幅の調整が困難であるという
欠点がある。
し、またノイズ除去の時間幅の調整が困難であるという
欠点がある。
【０００８】本発明の目的は、簡単な構成でかつ集積回
路化が簡単なノイズ除去機能を有するバッファ回路を提
供することである。
路化が簡単なノイズ除去機能を有するバッファ回路を提
供することである。
【０００９】本発明の他の目的は、ノイズ除去の時間幅
の調整が容易に可能なノイズ除去機能を有するバッファ
回路を提供することである。
の調整が容易に可能なノイズ除去機能を有するバッファ
回路を提供することである。
【００１０】
【課題を解決するための手段】本発明によるＭＯＳバッ
ファ回路は、第１の電源端子と出力端子との間に直列接
続された第１及び第２の一導電型ＭＯＳトランジスタ
と、前記出力端子と第２の電源端子との間に直列接続さ
れた第１及び第２の他導電型ＭＯＳトランジスタと、入
力信号を遅延する遅延手段とを含み、前記入力信号を前
記第１の一導電型ＭＯＳ及び他導電型ＭＯＳトランジス
タの各ゲートへ供給し、前記遅延手段の出力信号を前記
第２の一導電型ＭＯＳ及び他導電型ＭＯＳトランジスタ
の各ゲートへ供給したことを特徴としている。
ファ回路は、第１の電源端子と出力端子との間に直列接
続された第１及び第２の一導電型ＭＯＳトランジスタ
と、前記出力端子と第２の電源端子との間に直列接続さ
れた第１及び第２の他導電型ＭＯＳトランジスタと、入
力信号を遅延する遅延手段とを含み、前記入力信号を前
記第１の一導電型ＭＯＳ及び他導電型ＭＯＳトランジス
タの各ゲートへ供給し、前記遅延手段の出力信号を前記
第２の一導電型ＭＯＳ及び他導電型ＭＯＳトランジスタ
の各ゲートへ供給したことを特徴としている。
【００１１】本発明による他のＭＯＳバッファ回路は、
第１の電源端子と出力端子との間に直列接続された第１
〜第Ｎ（Ｎは３以上の整数）の一導電型ＭＯＳトランジ
スタと、前記出力端子と第２の電源端子との間に直列接
続された第１〜第Ｍ（Ｍは１≦Ｍ≦Ｎ−１を満足する任
意の整数）の他導電型ＭＯＳトランジスタと、入力信号
を順次遅延すべく互いに縦続接続された第１〜第Ｎ−１
の遅延手段とを含み、前記第１〜第Ｎ−１の遅延手段の
入力信号の各々は前記第１〜Ｎ−１の一導電型ＭＯＳト
ランジスタの各ゲートへ供給され、前記第１〜第Ｍの遅
延手段の入力信号の各々は前記第１〜第Ｍの他導電型Ｍ
ＯＳトランジスタの各ゲートへ供給され、前記第Ｎ−１
の遅延手段の出力信号は前記第Ｎの一導電型ＭＯＳトラ
ンジスタのゲートへ供給されていることを特徴としてい
る。
第１の電源端子と出力端子との間に直列接続された第１
〜第Ｎ（Ｎは３以上の整数）の一導電型ＭＯＳトランジ
スタと、前記出力端子と第２の電源端子との間に直列接
続された第１〜第Ｍ（Ｍは１≦Ｍ≦Ｎ−１を満足する任
意の整数）の他導電型ＭＯＳトランジスタと、入力信号
を順次遅延すべく互いに縦続接続された第１〜第Ｎ−１
の遅延手段とを含み、前記第１〜第Ｎ−１の遅延手段の
入力信号の各々は前記第１〜Ｎ−１の一導電型ＭＯＳト
ランジスタの各ゲートへ供給され、前記第１〜第Ｍの遅
延手段の入力信号の各々は前記第１〜第Ｍの他導電型Ｍ
ＯＳトランジスタの各ゲートへ供給され、前記第Ｎ−１
の遅延手段の出力信号は前記第Ｎの一導電型ＭＯＳトラ
ンジスタのゲートへ供給されていることを特徴としてい
る。
【００１２】そして、Ｎ及びＭは１≦Ｍ≦Ｎ−１なる関
係でＮ≠Ｍに選定されていることを特徴としている。
係でＮ≠Ｍに選定されていることを特徴としている。
【００１３】
【発明の実施の形態】本発明の作用は次の如くである。
すなわち、ＣＭＯＳバッファ回路のＰチャネル及びＮチ
ャネルの各トランジスタを例えば、２段の直列接続構成
のトランジスタとして構成し、入力信号を遅延する遅延
素子の入力信号及び出力信号を夫々これ等２段の直列接
続構成のトランジスタのゲートへ供給する。こうするこ
とで、遅延素子の遅延時間以内のノイズの期間は、Ｐチ
ャンネルトランジスタの少なくともいずれか一つと、Ｎ
チャネルトランジスタの少なくともいずれか一つとが必
ずオフとなり、よって出力端子はフローティングとなっ
てその直前の出力状態を保持可能とすることができ、従
ってノイズ除去ができることになる。
すなわち、ＣＭＯＳバッファ回路のＰチャネル及びＮチ
ャネルの各トランジスタを例えば、２段の直列接続構成
のトランジスタとして構成し、入力信号を遅延する遅延
素子の入力信号及び出力信号を夫々これ等２段の直列接
続構成のトランジスタのゲートへ供給する。こうするこ
とで、遅延素子の遅延時間以内のノイズの期間は、Ｐチ
ャンネルトランジスタの少なくともいずれか一つと、Ｎ
チャネルトランジスタの少なくともいずれか一つとが必
ずオフとなり、よって出力端子はフローティングとなっ
てその直前の出力状態を保持可能とすることができ、従
ってノイズ除去ができることになる。
【００１４】また、ノイズ除去できる時間幅を変化自在
とするには、遅延素子を複数直列接続し、またＰ及びＮ
チャネルトランジスタの段数をも互いに異なる段数の複
数段とし、各遅延素子の出力信号を対応するＭＯＳトラ
ンジスタのゲートへ夫々供給する構成とすることで、可
能となる。
とするには、遅延素子を複数直列接続し、またＰ及びＮ
チャネルトランジスタの段数をも互いに異なる段数の複
数段とし、各遅延素子の出力信号を対応するＭＯＳトラ
ンジスタのゲートへ夫々供給する構成とすることで、可
能となる。
【００１５】以下に、図面を使用して本発明の実施例を
説明する。
説明する。
【００１６】図１は本発明の一実施例の回路図であり、
図６，７と同等部分は同一符号により示している。図１
において、入力端子１の入力信号は遅延素子２を介して
ＰチャネルＭＯＳトランジスタ３−２とＮチャネルＭＯ
Ｓトランジスタ４−１のゲートへ夫々供給されている。
また、入力信号は直接ＰチャネルＭＯＳトランジスタ３
−１とＮチャネルＭＯＳトランジスタ４−２のゲートへ
夫々供給されている。
図６，７と同等部分は同一符号により示している。図１
において、入力端子１の入力信号は遅延素子２を介して
ＰチャネルＭＯＳトランジスタ３−２とＮチャネルＭＯ
Ｓトランジスタ４−１のゲートへ夫々供給されている。
また、入力信号は直接ＰチャネルＭＯＳトランジスタ３
−１とＮチャネルＭＯＳトランジスタ４−２のゲートへ
夫々供給されている。
【００１７】トランジスタ３−１と３−２とは、電源Ｖ
D と出力端子５との間に直列接続されており、またトラ
ンジスタ４−１とトランジスタ４−２とは出力端子５と
アース電位との間に直列接続されている。
D と出力端子５との間に直列接続されており、またトラ
ンジスタ４−１とトランジスタ４−２とは出力端子５と
アース電位との間に直列接続されている。
【００１８】この様な回路構成において、図２のＡに示
す如き入力信号に対して、スパイク状のノイズが混入し
て図２のＢに示す如き波形の入力が印加された場合を考
える。
す如き入力信号に対して、スパイク状のノイズが混入し
て図２のＢに示す如き波形の入力が印加された場合を考
える。
【００１９】この場合、遅延素子２の出力は図２のＣに
示す如くなることから、時刻ａ以前、時刻ｈ〜ｉの間、
時刻ｊ〜ｋの間においては、ＰチャネルＭＯＳトランジ
スタ３−１，３−２はオン状態であり、ＮチャネルＭＯ
Ｓトランジスタ４−１，４−２はオフ状態である。従っ
て、出力端子５の出力は図２のＤに示す様にハイレベル
となる。
示す如くなることから、時刻ａ以前、時刻ｈ〜ｉの間、
時刻ｊ〜ｋの間においては、ＰチャネルＭＯＳトランジ
スタ３−１，３−２はオン状態であり、ＮチャネルＭＯ
Ｓトランジスタ４−１，４−２はオフ状態である。従っ
て、出力端子５の出力は図２のＤに示す様にハイレベル
となる。
【００２０】一方、時刻ｂ〜ｃの間，時刻ｄ〜ｅの間，
時刻ｆ〜ｇの間においては、ＰチャネルＭＯＳトランジ
スタ３−１，３−２はオフ状態であり、ＮチャネルＭＯ
Ｓトランジスタ４−１，４−２はオン状態である。従っ
て、出力端子５の出力は図２のＤに示す様にローレベル
となる。
時刻ｆ〜ｇの間においては、ＰチャネルＭＯＳトランジ
スタ３−１，３−２はオフ状態であり、ＮチャネルＭＯ
Ｓトランジスタ４−１，４−２はオン状態である。従っ
て、出力端子５の出力は図２のＤに示す様にローレベル
となる。
【００２１】更に、時刻ａ〜ｂの間，時刻ｃ〜ｄの間，
時刻ｅ〜ｆの間，時刻ｇ〜ｈの間，時刻ｉ〜ｊの間，時
刻ｋ〜ｌの間においては、ＢとＣとのレベルが互いに異
なっているために、４つのトランジスタ３−１，３−
２，４−１，４−２のうちいずれか３つのトランジスタ
がオフ状態となる。
時刻ｅ〜ｆの間，時刻ｇ〜ｈの間，時刻ｉ〜ｊの間，時
刻ｋ〜ｌの間においては、ＢとＣとのレベルが互いに異
なっているために、４つのトランジスタ３−１，３−
２，４−１，４−２のうちいずれか３つのトランジスタ
がオフ状態となる。
【００２２】従って、出力端子５の出力はいわゆるフロ
ーティングのハイインピーダンス状態となって、直前の
レベル状態を維持し、よって図２のＤの如く、ノイズが
除去された出力波形が得られることになるのである。
ーティングのハイインピーダンス状態となって、直前の
レベル状態を維持し、よって図２のＤの如く、ノイズが
除去された出力波形が得られることになるのである。
【００２３】この例では、遅延素子２の遅延時間の幅以
内のノイズが除去されるものである。
内のノイズが除去されるものである。
【００２４】図３は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号にて示している。本例で
は、ＰチャネルＭＯＳトランジスタをＮ段（Ｎは３以上
の整数）の直列接続構成とし、ＮチャネルＭＯＳトラン
ジスタをＭ段（Ｍは１≦Ｍ≦Ｎ−１を満足する任意の整
数）の直列接続構成としており、Ｐチャネルトランジス
タ３−１〜３−Ｎ及びＮチャネルトランジスタ４−１〜
４−Ｍとして夫々示している。この場合、遅延素子はＮ
−１段の直列接続構成であり、２−１〜２−Ｎ−１とし
て示している。
り、図１と同等部分は同一符号にて示している。本例で
は、ＰチャネルＭＯＳトランジスタをＮ段（Ｎは３以上
の整数）の直列接続構成とし、ＮチャネルＭＯＳトラン
ジスタをＭ段（Ｍは１≦Ｍ≦Ｎ−１を満足する任意の整
数）の直列接続構成としており、Ｐチャネルトランジス
タ３−１〜３−Ｎ及びＮチャネルトランジスタ４−１〜
４−Ｍとして夫々示している。この場合、遅延素子はＮ
−１段の直列接続構成であり、２−１〜２−Ｎ−１とし
て示している。
【００２５】これ等遅延素子２−１〜２−Ｎ−１の各入
力信号がＰチャネルＭＯＳトランジスタ３−１〜３−Ｎ
−１の各ゲートへ供給されており、最終段の遅延素子２
−Ｎ−１の出力がＰチャネルＭＯＳトランジスタ３−Ｎ
のゲートへ供給されている。また、遅延素子２−１〜２
−Ｍの各入力信号はＮチャネルＭＯＳトランジスタ４−
１〜４−Ｍの各ゲートへ供給されている。
力信号がＰチャネルＭＯＳトランジスタ３−１〜３−Ｎ
−１の各ゲートへ供給されており、最終段の遅延素子２
−Ｎ−１の出力がＰチャネルＭＯＳトランジスタ３−Ｎ
のゲートへ供給されている。また、遅延素子２−１〜２
−Ｍの各入力信号はＮチャネルＭＯＳトランジスタ４−
１〜４−Ｍの各ゲートへ供給されている。
【００２６】図３に示すこの回路の動作は図１の回路と
基本的に同じであるが、ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとの各直列段数Ｎ，Ｍ
の各値をＭ≠Ｎとして互いに異なる様に選定すること
で、「ロー」→「ハイ」→「ロー」のノイズをマスク可
能な遅延時間幅と、「ハイ」→「ロー」→「ハイ」のノ
イズをマスク可能な遅延時間幅とが制御自在となる。
基本的に同じであるが、ＰチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタとの各直列段数Ｎ，Ｍ
の各値をＭ≠Ｎとして互いに異なる様に選定すること
で、「ロー」→「ハイ」→「ロー」のノイズをマスク可
能な遅延時間幅と、「ハイ」→「ロー」→「ハイ」のノ
イズをマスク可能な遅延時間幅とが制御自在となる。
【００２７】図４にＮ＝３，Ｍ＝２とした場合の回路図
を示しており、図５に図４の回路の動作を示す各部信号
波形例を示している。本例においても、図５のＡに示す
如き入力信号に対して、スパイク状のノイズが混入して
図５のＢに示す如き波形の入力が印加された場合を考え
る。このとき、各遅延素子２−１，２−２の出力Ｃ，Ｄ
は図５のＣ，Ｄの様になる。
を示しており、図５に図４の回路の動作を示す各部信号
波形例を示している。本例においても、図５のＡに示す
如き入力信号に対して、スパイク状のノイズが混入して
図５のＢに示す如き波形の入力が印加された場合を考え
る。このとき、各遅延素子２−１，２−２の出力Ｃ，Ｄ
は図５のＣ，Ｄの様になる。
【００２８】そこで、この回路の出力５の波形Ｅを考え
ると、Ｐチャネルトランジスタ３−１〜３−３が全てオ
ン状態になるのは、信号Ｂ，Ｃ，Ｄが全てローのときで
あり、またＮチャネルトランジスタ４−１，４−２の全
てがオン状態になるのは、信号Ｂ，Ｃが全てハイのとき
であり、それ以外はＰチャネルトランジスタ及びＮチャ
ネルトランジスタ共に少なくともいずれか１つが必ずオ
フ状態にあるから、回路出力５のＥはフローティングの
ハイインピーダンス状態にある。従って、そのときには
直前のレベルを保持することになる。よって、出力５の
波形Ｅは図５のＥの様になる。
ると、Ｐチャネルトランジスタ３−１〜３−３が全てオ
ン状態になるのは、信号Ｂ，Ｃ，Ｄが全てローのときで
あり、またＮチャネルトランジスタ４−１，４−２の全
てがオン状態になるのは、信号Ｂ，Ｃが全てハイのとき
であり、それ以外はＰチャネルトランジスタ及びＮチャ
ネルトランジスタ共に少なくともいずれか１つが必ずオ
フ状態にあるから、回路出力５のＥはフローティングの
ハイインピーダンス状態にある。従って、そのときには
直前のレベルを保持することになる。よって、出力５の
波形Ｅは図５のＥの様になる。
【００２９】信号Ａの立上がりから信号Ｅの立下りまで
の期間（時刻ｍ〜ｎ）と、信号Ａの立下りから信号Ｅの
立上がりまでの期間（時刻ｏ〜ｐ）とは、各トランジス
タのゲートに接続される遅延素子の段数に依存するため
に、各ＰチャネルトランジスタとＮチャネルトランジス
タの各段数Ｎ，Ｍを変えることにより、段階的に時間ｍ
〜ｎ，ｏ〜ｐの長さを変えることが可能となる。
の期間（時刻ｍ〜ｎ）と、信号Ａの立下りから信号Ｅの
立上がりまでの期間（時刻ｏ〜ｐ）とは、各トランジス
タのゲートに接続される遅延素子の段数に依存するため
に、各ＰチャネルトランジスタとＮチャネルトランジス
タの各段数Ｎ，Ｍを変えることにより、段階的に時間ｍ
〜ｎ，ｏ〜ｐの長さを変えることが可能となる。
【００３０】すなわち、入力信号の立上がりに発生する
ノイズをマスクする時間幅ｍ〜ｎと、立下りに発生する
ノイズをマスクする時間幅ｏ〜ｐとを互いに独立に変化
制御することが可能になるのである。
ノイズをマスクする時間幅ｍ〜ｎと、立下りに発生する
ノイズをマスクする時間幅ｏ〜ｐとを互いに独立に変化
制御することが可能になるのである。
【００３１】
【発明の効果】叙上の如く、本発明によれば、遅延素子
の遅延時間以内の短いスパイク状ノイズはマスクして伝
達されないようにすることができるので、外付け部品等
を用いることなく簡単な構成のＭＯＳバッファ回路が得
られ、集積回路化にも適したものになるという効果があ
る。
の遅延時間以内の短いスパイク状ノイズはマスクして伝
達されないようにすることができるので、外付け部品等
を用いることなく簡単な構成のＭＯＳバッファ回路が得
られ、集積回路化にも適したものになるという効果があ
る。
【００３２】また、ＭＯＳトランジスタの段数と遅延素
子の段数とを組合わせることで、立上がりのノイズに対
して、独立にノイズマスク時間幅を変えることができる
という効果がある。
子の段数とを組合わせることで、立上がりのノイズに対
して、独立にノイズマスク時間幅を変えることができる
という効果がある。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路の動作を示す各部信号波形図であ
る。
る。
【図３】本発明の他の実施例の回路図である。
【図４】図３の実施例のなかの一例を示す回路図であ
る。
る。
【図５】図４の回路の動作を示す各部信号波形図であ
る。
る。
【図６】従来のバッファ回路の一例を示す回路図であ
る。
る。
【図７】従来のバッファ回路の他の例を示す回路図であ
る。
る。
１ 入力端子 ２−１〜２−Ｎ−１ 遅延素子 ３−１〜３−Ｎ ＰチャネルＭＯＳトランジスタ ４−１〜４−Ｍ ＮチャネルＭＯＳトランジスタ ５ 出力端子
Claims (3)
- 【請求項１】 第１の電源端子と出力端子との間に直列
接続された第１及び第２の一導電型ＭＯＳトランジスタ
と、前記出力端子と第２の電源端子との間に直列接続さ
れた第１及び第２の他導電型ＭＯＳトランジスタと、入
力信号を遅延する遅延手段とを含み、前記入力信号を前
記第１の一導電型ＭＯＳ及び他導電型ＭＯＳトランジス
タの各ゲートへ供給し、前記遅延手段の出力信号を前記
第２の一導電型ＭＯＳ及び他導電型ＭＯＳトランジスタ
の各ゲートへ供給したことを特徴とするＭＯＳバッファ
回路。 - 【請求項２】 第１の電源端子と出力端子との間に直列
接続された第１〜第Ｎ（Ｎは３以上の整数）の一導電型
ＭＯＳトランジスタと、前記出力端子と第２の電源端子
との間に直列接続された第１〜第Ｍ（Ｍは１≦Ｍ≦Ｎ−
１を満足する任意の整数）の他導電型ＭＯＳトランジス
タと、入力信号を順次遅延すべく互いに縦続接続された
第１〜第Ｎ−１の遅延手段とを含み、前記第１〜第Ｎ−
１の遅延手段の入力信号の各々は前記第１〜Ｎ−１の一
導電型ＭＯＳトランジスタの各ゲートへ供給され、前記
第１〜第Ｍの遅延手段の入力信号の各々は前記第１〜第
Ｍの他導電型ＭＯＳトランジスタの各ゲートへ供給さ
れ、前記第Ｎ−１の遅延手段の出力信号は前記第Ｎの一
導電型ＭＯＳトランジスタのゲートへ供給されているこ
とを特徴とするＭＯＳバッファ回路。 - 【請求項３】 前記Ｎ及びＭは１≦Ｍ≦Ｎ−１なる関係
でＮ≠Ｍに選定されていることを特徴とする請求項２記
載のＭＯＳバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22493695A JPH0969764A (ja) | 1995-09-01 | 1995-09-01 | Ｍｏｓバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22493695A JPH0969764A (ja) | 1995-09-01 | 1995-09-01 | Ｍｏｓバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0969764A true JPH0969764A (ja) | 1997-03-11 |
Family
ID=16821514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22493695A Withdrawn JPH0969764A (ja) | 1995-09-01 | 1995-09-01 | Ｍｏｓバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0969764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2016207956A1 (ja) * | 2015-06-22 | 2017-11-16 | 三菱電機株式会社 | 駆動回路、半導体装置 |
-
1995
- 1995-09-01 JP JP22493695A patent/JPH0969764A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2016207956A1 (ja) * | 2015-06-22 | 2017-11-16 | 三菱電機株式会社 | 駆動回路、半導体装置 |
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