JP2004350404A - 半導体装置 - Google Patents

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Abstract

【課題】直列接続された複数個の自己消弧形のスイッチング素子相互間のターンオフ開始時のタイミングのずれを確実に補正できる半導体装置を提供する。
【解決手段】スイッチング素子6a,6bのターンオフ開始後に所定時間が経過した時点でのコレクタ・エミッタ端子間の電圧を予め設定された基準電圧と比較して両者の差分電圧を検出する差分電圧検出手段21〜24と、この差分電圧を積算した値をこれに対応した時間補正値に変換し、この時間補正値に基づきスイッチング制御信号の立ち下がりタイミングを修正するスイッチング制御信号修正手段25〜27とを含むスイッチングタイミング補正回路13を設けている。
【選択図】 図5

Description

【0001】
【発明の属する技術分野】
本発明は半導体装置に関し、特には互いに直列接続された複数個の自己消弧形スイッチング素子における素子相互間のスイッチングタイミングのずれを補正するための技術に関する。
【0002】
【従来の技術】
一般に、インバータやコンバータなどの電力変換用の半導体装置においては、電源をオン/オフ制御するために半導体スイッチが使用されている。その際、半導体スイッチの耐圧性能が要求される場合には、複数個のスイッチング素子を直列接続した構成のものが使用される。
【0003】
上記のスイッチング素子としては、たとえばIGBT、パワーMOSFETなどの自己消弧形の素子が広く適用されている。そして、このようなスイッチング素子の複数個を直列接続した構成のものでは、スイッチング素子自体の品質特性上のばらつきや環境温度変化などに起因してスイッチング素子相互間のスイッチングタイミングがずれることがある。そして、このような素子相互間のスイッチングタイミングにずれが生じると、過渡的な電圧分担が不平衡となり、その際に過電圧がスイッチング素子に加わると、素子が破壊するおそれがある。
【0004】
このため、従来技術では、互いに直列接続された各々のスイッチング素子のゲート端子と各スイッチング素子をオン/オフ駆動するゲート駆動回路との間を接続する各ゲート線の途中にトランスを設けてゲート線を互いに磁気結合させ、これによって各ゲート線に常に同じ大きさのゲート電流が流れるようにしてスイッチングタイミングのずれを補正した構成のものが提案されている(たとえば、特許文献1参照)。
【0005】
【特許文献1】
特開2002−204578号公報(第1−3頁、図1)
【0006】
【発明が解決しようとする課題】
しかしながら、特許文献1に記載されているような従来技術では、未だ次のような課題が残されている。
【0007】
(1) 従来の構成では、ゲート線を流れるゲート電流の大きさを互いに一致させることができるものの、オープンループのタイミング制御となっているので、各スイッチング素子自体に品質特性上のばらつきが存在する場合には、素子相互間のスイッチングタイミングのずれを補正することが難しい。
【0008】
(2) 各ゲート線を互いに磁気結合させるためにトランスを用いているが、この場合のトランスは、スイッチング素子を駆動するのに必要な電力を伝達でき、かつ、素子耐圧と同等の高耐圧のものが要求されるため、ある程度の大きさのものが必要となって回路全体の小型化、低コスト化を図ることが難しい。
【0009】
(3) さらに、スイッチング素子のオン/オフ過渡時の電圧、電流の変化分が大きい状態でスイッチングタイミングを調整するので、その際に生じるノイズの影響を受け易くなる。
【0010】
本発明は、上記の課題を解決するためになされたもので、互いに直列接続された複数個の自己消弧形のスイッチング素子において、素子相互間のスイッチングタイミングのずれ、特にターンオフ時のタイミングのずれを確実に補正することができ、しかも、トランスなどを用いる必要がないためにコンパクト化および低コスト化を図ることができる半導体装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
2つの自己消弧形のスイッチング素子が直列接続された構成において、各スイッチング素子のターンオフ時に素子相互間でスイッチングタイミングにずれΔtを生じる場合のコレクタ−エミッタ間電圧Vceの経時的変化を調べると、図1に示すような特性曲線が得られる。なお、この場合、各スイッチング素子に対しては、スイッチング過渡時に低インピーダンスとなるスナバ回路などが並列に接続されていないものとする。
【0012】
図1において、符号VceAは、先にターンオフを開始するスイッチング素子の電圧変化を、VceBはこれよりも遅くターンオフを開始するスイッチング素子の電圧変化をそれぞれ示している。各スイッチング素子は、共にスイッチング制御信号がローレベルになると、コレクタ−エミッタ間電圧VceA,VceBが急激に上昇してピークに達してから降下するターンオフ過渡期間T0、およびスイッチングタイミングの差のために両電圧VceA,VceBの開きが大きくなるテール電流期間T1を経て各電圧VceA,VceBの変化が比較的緩やかになる遷移期間T2に移行し、最終的には図示しないが両電圧VceA,VceBの開きが小さくなって値が略一致するようになる。これはスイッチング素子のターンオフのタイミング差に伴ってキャリアの移動速度に差が生じることに起因している。
【0013】
図1から分かるように、ターンオフ過渡期間T0、テール電流期間T1、および遷移期間T2の初期段階では、いずれも先にターンオフを開始したスイッチング素子のコレクタ−エミッタ間電圧VceAの方が、他方の電圧VceBよりも大きい。また、その場合、ターンオフ過渡期間T0のピーク時のコレクタ−エミッタ間電圧の差ΔV1、および遷移期間T2の開始初期の一定時間幅ΔTsにおけるコレクタ−エミッタ間電圧の差ΔV2を、それぞれスイッチングタイミングのずれ時間Δtとの関係で調べると、図2に示すような特性図が得られる。
【0014】
すなわち、図2から分かるように、いずれの電圧差ΔV1,ΔV2も、スイッチングタイミングのずれ時間Δtの大きさに略比例して変化するが、ターンオフ過渡期間T0の電圧差ΔV1よりも遷移期間T2の初期段階における電圧差ΔV2の方が比例係数が大きい。したがって、遷移期間T2の開始初期の一定時間幅ΔTsにおけるコレクタ−エミッタ間電圧の差ΔV2を検出すれば、これに対応するスイッチングタイミングのずれ時間Δtを容易に求めることができ、これによってスイッチングタイミングのずれが少なくなるように調整することが可能になる。
【0015】
本発明は上記の知見に基づいてなされたものであって、本発明に係る半導体装置は、複数個の自己消弧形のスイッチング素子が直列接続されるとともに、各スイッチング素子には制御信号発生器から与えられるスイッチング制御信号に基づいて素子をオン/オフ駆動するドライブ回路が個別に配設されており、このドライブ回路は、スイッチング素子相互間のスイッチングタイミングのずれを補正するスイッチングタイミング補正回路を含み、このスイッチングタイミング補正回路は、上記スイッチング素子のターンオフ開始後に所定時間が経過した時点での電源入出力端子間の電圧を予め設定された基準電圧と比較して両者の差分電圧を検出する差分電圧検出手段と、この差分電圧検出手段で検出された差分電圧の積算値をこれに対応した時間補正値に変換し、この時間補正値に基づいて上記スイッチング制御信号の立ち下がりタイミングを修正するスイッチング制御信号修正手段とを備えることを特徴としている。
【0016】
これにより、互いに直列接続された各々スイッチング素子をオン/オフ制御するスイッチング制御信号の立ち下がりタイミングが、スイッチング素子毎に一定の制御目標値になるようにフィードバック制御されるため、スイッチング素子相互間のターンオフ開始時のスイッチングタイミングのずれが確実に補正される。その場合トラスンは不要なので、コンパクト化および低コスト化を図ることができる。
【0017】
【発明の実施の形態】
以下、本発明を半導体装置の一例としてインバータに適用した場合について説明する。なお、本発明はこのようなインバータに限定されるものではない。
【0018】
実施の形態1.
図3は本発明の実施の形態1におけるインバータの全体構成を示す回路ブロック図、図4はインバータを構成する一つのアーム部を示す回路ブロック図、図5は図4のアーム部のさらに具体的な構成を示す回路ブロック図である。
【0019】
この実施の形態1のインバータ1は、互いに直列接続された上下一対のアーム部2が3相分並列接続されており、制御信号発生器3から各アーム部2に対して出力されるスイッチング制御信号によって各アーム部2に含まれる後述の各スイッチング素子6a,6bがオン/オフ制御されることにより、直流電源4から供給される直流電力が3相2レベルの交流信号U,V,Wに変換されて出力される。
【0020】
上記の各アーム部2は、上下一対の自己消弧形のスイッチング素子(本例ではIGBT)6a,6bが互いに直列接続されるとともに、各スイッチング素子6a,6bのゲート端子に対して、制御信号発生器3から与えられるスイッチング制御信号に基づいて素子6a,6bをオン/オフ駆動するドライブ回路7a,7bが個別に接続されている。さらに、各スイッチング素子6a,6bに対して並列に還流ダイオード8a,8bが接続されている。
【0021】
各ドライブ回路7a,7bは、共に同一の構成であるため、一方のスイッチング素子6aに接続されたドライブ回路7aに関して説明すると、このドライブ回路7aは、スイッチング素子6aのゲート端子に順次接続されたゲート抵抗11、およびゲートアンプ12に加えて、スイッチング素子6a,6b相互間のスイッチングタイミングのずれを補正するスイッチングタイミング補正回路13を含む。そして、このスイッチングタイミング補正回路13は、電圧監視回路21、サンプリング回路22、基準電圧設定回路23、減算回路24、加算回路25、信号レベル保持回路26、およびパルス成形回路27を備えて構成されている。
【0022】
上記の電圧監視回路21は、スイッチング素子6aのコレクタ端子に接続されており、スイッチング素子6aのコレクタ−エミッタ間電圧Vceに比例しかつタイミング補正回路13を構成する各回路22〜27に障害を生じない程度のレベルまで電圧を下げた信号S1を出力するもので、たとえば、分圧抵抗回路により構成される。
【0023】
サンプリング回路22は、図1に示した遷移期間T2における一定の時間幅ΔTs(たとえば、4〜5μsec)だけ電圧監視回路21の出力信号S1をサンプリングして検出電圧S2として取り出すもので、たとえば、スイッチング制御信号S5の立ち上がりをトリガとしてパルスを発生するパルス発生器と、このパルスを遅延する遅延素子と、遅延されたパルス入力に応じてゲートを開くMOSFETなどにより構成される。
【0024】
また、基準電圧設定回路23は、予め設定された基準電圧S7を出力するもので、ここでは基準電圧S7として、図1に示した遷移期間T2に設定された時間幅ΔTsにおける上下の各コレクタ−エミッタ間電圧VceA,VceBの略中間の電圧値に設定される。
【0025】
減算回路24は、サンプリング回路22でサンプリングされた検出電圧S2と基準電圧設定回路23で設定されている基準電圧S7との差分電圧S3(=S2−S7)を出力するもので、たとえばオペアンプにより構成される。加算回路25は、減算回路24で得られる差分電圧S3と信号レベル保持回路26の出力S8とを加算した加算電圧S4(=S3+S8)を出力するもので、たとえばオペアンプにより構成される。信号レベル保持回路26は、加算回路25から出力される加算電圧S4を一時的に保持するもので、たとえばコンデンサにより構成される。
【0026】
パルス成形回路27は、加算回路25から出力される加算電圧S4の大きさに比例して制御信号発生器3から与えられるスイッチング制御信号S5のハイレベル期間の立ち下がりタイミングが変化するようにパルス成形して駆動パルスS6として出力するもので、電圧を時間に変換するには、たとえばCR放電回路が用いられる。
【0027】
そして、上記の電圧監視回路21およびサンプリング回路22が特許請求の範囲における電圧検出手段に対応し、減算回路24が特許請求の範囲における減算手段に対応し、電圧監視回路21、サンプリング回路22、基準電圧設定回路23、および減算回路24が特許請求の範囲における差分電圧検出手段に対応している。また、上記の加算回路25および信号レベル保持回路26が特許請求の範囲における積算手段に対応し、パルス成形回路27が特許請求の範囲におけるパルス成形手段に対応し、さらに加算回路25、信号レベル保持回路26およびパルス成形回路27が特許請求の範囲におけるスイッチング制御信号修正手段に対応している。
【0028】
次に、上記構成を備えた半導体装置の動作、特にここでは各スイッチング素子6a,6bおよび当該素子6a,6bをオン/オフ駆動するドライブ回路7a,7bの動作について、図6に示すタイミングチャートを参照して説明する。
【0029】
なお、ここでは、説明の便宜上、図5中上側のスイッチング素子6aが先にターンオフを開始し、図5中下側のスイッチング素子6bが遅れてターンオフを開始する特性を有しているものとする。
【0030】
各スイッチング素子6a,6bは、制御信号発生器3から与えられるスイッチング制御信号S5がローレベルになると、ターンオフを開始し、コレクタ−エミッタ間電圧VceA,VceBが上昇する。その場合、先にターンオフを開始した上側のスイッチング素子6aのコレクタ−エミッタ間電圧VceAが大きく、これよりも遅れてターンオフを開始する下側のスイッチング素子6bのコレクタ−エミッタ間電圧VceBは小さくなる(図1参照)。
【0031】
ここで、まず、先にターンオフを開始する上側のスイッチング素子6aのドライブ回路7aに着目すると、図6(a)に示すように、電圧監視回路21は、スイッチング素子6aのコレクタ−エミッタ間電圧Vceに比例しかつタイミング補正回路13を構成する各回路22〜27が故障しないレベルまで電圧を下げた信号S1を出力する。サンプリング回路22は、図1に示した遷移期間T2内の一定時間幅ΔTsだけ、電圧監視回路21の出力信号S1をサンプリングして検出電圧S2として取り出す。
【0032】
減算回路24は、サンプリング回路22でサンプリングされた検出電圧S2と基準電圧設定回路23で設定されている基準電圧S7との差分電圧S3(=S2−S7)を出力する。この場合、S2>S7なので、差分電圧S3は正の値になる。
【0033】
加算回路25は、減算回路24の出力信号S3と信号レベル保持回路26の出力信号S8とを加算した加算電圧S4(=S3+S8)を出力する。ここに、制御開始当初における信号レベル保持回路26の出力S8は零であるので、加算回路25からは、減算回路24の差分電圧S3がそのままの状態で出力されてパルス成形回路27に与えられるとともに、信号レベル保持回路26に一時的に保持される。
【0034】
パルス成形回路27は、加算回路25から出力される加算電圧S4の大きさに比例して制御信号発生器3から与えられるスイッチング制御信号S5のハイレベル期間の立ち下がりタイミングが変化するようにパルス成形を行う。
【0035】
すなわち、パルス成形回路27は、加算回路25から出力される加算電圧S4をその大きさに比例した時間補正値Δtcに変換し、この時間補正値Δtcに基づいて次に到来するスイッチング制御信号S5の立ち下がりタイミングを修正し、その修正後のスイッチング制御信号を駆動パルスS6として出力する。この場合、加算電圧S4は正なので、時間補正値Δtcも正となり、したがって、次のスイッチング制御信号S5がパルス成形回路27に入力されたときには、パルス成形回路27から出力される駆動パルスS6の立ち下がりタイミングが遅くなる。
【0036】
引き続いて、制御信号発生器3から与えられる次のスイッチング制御信号S5がハイレベルからローレベルに反転すると、上記と同様に、スイッチング素子6aのコレクタ−エミッタ間電圧VceAが上昇する。そして、電圧監視回路21からはコレクタ−エミッタ間電圧Vceに比例した信号S1が出力され、次いでサンプリング回路22によって電圧監視回路21の出力信号S1をサンプリングした検出電圧S2が取り出される。減算回路24は、サンプリングされた検出電圧S2と基準電圧S7との差分電圧S3(=S2−S7)を出力する。
【0037】
この場合、S2>S7なので、差分電圧S3は正の値になるが、駆動パルスS6の立ち下がりタイミングが前回の場合よりも遅くなる結果、他方のスイッチング素子6bとのスイッチングタイミングのずれが小さくなっている。したがって、その差分電圧S3の大きさは制御開始当初の値よりも小さくなる。
【0038】
続いて、加算回路25は減算回路24の出力S3と信号レベル保持回路26の出力S8とを加算した加算電圧S4(=S3+S8)を出力する。信号レベル保持回路26には前回の加算回路25で得られた加算電圧が保持されているので、今回出力される加算電圧S4は、前回得られた加算電圧に減算回路24から出力される今回修正分の差分電圧S3が積算された値になる。そして、この加算回路25の加算電圧S4はパルス成形回路27に与えられるとともに、信号レベル保持回路26に一時的に保持される。
【0039】
このように、加算回路25からは、スイッチング素子6aのターンオフが開始されるたびに、減算回路24の差分電圧S3を順次積算した正の電圧値S4が出力される。
【0040】
そして、パルス成形回路27は、加算回路25から出力される加算電圧S4の大きさに比例した正の時間補正値Δtcによってスイッチング制御信号S5の立ち下がりタイミングが遅くなるように補正するため、先にターンオフを開始するスイッチング素子6aに対する駆動パルスS6のハイレベル期間は次第に長くなり、基準電圧設定回路23で設定されている基準電圧S7に対応した制御目標値に向かって収束されていく。
【0041】
一方、遅れてターンオフを開始する下側のスイッチング素子6bのドライブ回路7bについては、基本的な動作は上記の説明と同じであるが、図6(b)に示すように、サンプリング回路22でサンプリングされた検出電圧S2と基準電圧設定回路23で設定されている基準電圧S7との大きさは、S2<S7なので、差分電圧S3は負の値になる。
【0042】
したがって、加算回路25からは、スイッチング素子6aのターンオフが開始されるたびに、減算回路24の差分電圧S3を順次積算した負の電圧値をもつ加算電圧S4が出力される。パルス成形回路27は、加算回路25から出力される加算電圧S4の大きさに比例した負の時間補正値Δtcによってスイッチング制御信号S5の立ち下がりタイミングが早くなるように補正するため、後にターンオフを開始するスイッチング素子6bに対する駆動パルスS6のハイレベル期間は次第に短くなり、基準電圧設定回路23で設定されている基準電圧S7に対応した制御目標値に向かって収束されていく。
【0043】
このように、先にターンオフを開始するスイッチング素子6aに対する駆動パルスS6の立ち下がりタイミングは遅くなって基準電圧信号S7に対応した制御目標値に向かって収束される一方、遅れてターンオフを開始するスイッチング素子6bに対する駆動パルスS6の立ち下がりタイミングは次第に早くなって基準電圧信号S7に対応した制御目標値に向かって収束されるため、両スイッチング素子6a,6bのスイッチングタイミングのずれが小さくなるように補正される。
【0044】
上記の説明は、図中上側のスイッチング素子6aが先にターンオフを開始し、図中下側のスイッチング素子6bが遅れてターンオフを開始する場合であったが、その逆の場合には、先にターンオフを開始する下側のスイッチング素子6bのコレクタ−エミッタ間電圧VceBが大きく、これよりも遅れてターンオフする上側のスイッチング素子6aのコレクタ−エミッタ間電圧VceAが小さくなるので、各ドライブ回路7a,7bの動作が前述の説明の場合と逆になるだけである。
【0045】
このように、この実施の形態1では、各々のスイッチング素子6a,6bをオン/オフ制御するスイッチング制御信号S5の立ち下がりタイミングが、スイッチング素子6a,6b毎に一定の制御目標値になるようにフィードバック制御されるため、スイッチング素子6a,6b相互間のターンオフ開始時のスイッチングタイミングのずれが確実に補正される。特に、従来の場合、各スイッチング素子6a,6bの品質特性の差異等に起因して素子自体にターンオフ開始時のスイッチングタイミングにずれが生じているときにはタイミング補正が困難であったが、本発明では、このような場合でもタイミングずれを確実に補正することができる。
【0046】
しかも、その場合、従来のようなトランスは不要で、コンパクト化および低コスト化を図ることができる。また、サンプリング回路22におけるサンプリング期間ΔTsは、急峻な電圧変化や電流変化がないのでノイズの影響を受け難く、したがって、スイッチングタイミングのずれを精度良く調整することができる。
【0047】
実施の形態2.
図7はこの実施の形態2におけるインバータを構成する一つのアーム部分を示す回路ブロック図であり、図5に示した実施の形態1と対応する構成部分には同一の符号を付す。
【0048】
この実施の形態2の特徴は、各スイッチング素子6a,6bをオン/オフ駆動する各ドライブ回路7a,7bにおいて、電圧監視回路21から出力される電圧値を監視し、この電圧値が予め設定されたしきい値電圧Vshを越える場合には、各スイッチング素子6a,6bに対して強制的にオン信号を与えるターンオフ時過電圧保護手段としてのクランプ回路14が設けられていることである。この場合のクランプ回路14としては、たとえばツェナーダイオードが適用される。その他の構成は実施の形態1の場合と同様であるから、ここでは詳しい説明は省略する。
【0049】
図8に示すように、互いに直列接続されたスイッチング素子6a,6bにおいて、ターンオフ開始時のスイッチングタイミングのずれΔtが大きい程、先にターンオフを開始するスイッチング素子たとえば6aに対して、制御開始当初に大きな電圧が加わって素子6aが破壊されるおそれがある。
【0050】
これに対して、この実施の形態2では、クランプ回路14を設けているので、電圧監視回路21から出力される電圧信号S1が予め設定されたしきい値電圧Vthを越える場合、このクランプ回路14はゲートアンプ12を経由して各スイッチング素子6aに対してこれを強制的にオンする信号を与えるので、ターンオフ開始時に生じる過電圧によってスイッチング素子6aが破壊されるのを確実に防止することができる。
その他の作用効果は実施の形態1の場合と同様であるから、ここでは詳しい説明は省略する。
【0051】
なお、ここでは図7中上側のスイッチング素子6aが先にターンオフを開始するものとして説明したが、下側のスイッチング素子6bが先にターンオフを開始する場合にも同様にクランプ回路14が作用して過電圧による破壊を確実に防止することができる。また、この実施の形態2では、クランプ回路14をゲートアンプ12の入力側に接続しているが、ゲートアンプ12の出力側に接続してもよい。
【0052】
上記の実施の形態1,2について、次の変形例や応用例を考えることができる。
【0053】
上記の実施の形態1,2では、スイッチング素子6a,6bとしてIGBTを用いたが、本発明はこれに限定されるものではなく、たとえば、パワーMOSFET、パイポーラトランジスタ、GTOなどの自己消弧形のスイッチング素子を適用することが可能である。
【0054】
また、上記の実施の形態1,2では、半導体装置の一例として3相2レベルのインバータ1に本発明を適用した場合について説明したが、本発明はこのような構成のものに限定されるものではなく、たとえば、3相3レベルのインバータやDC/DCコンバータなどの電力変換用の半導体装置、さらには、直列接続された複数個の自己消弧形のスイッチング素子を有する半導体装置であれば本発明を広く適用することが可能である。
【0055】
さらに、本発明は、上記の実施の形態1,2で開示した各回路構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜に変更して実施することができることは言うまでもない。
【0056】
【発明の効果】
本発明によれば、ドライブ回路に設けたスイッチングタイミング補正回路によって、半導体スイッチを構成する各々のスイッチング素子をオン/オフ制御するスイッチング制御信号の立ち下がりタイミングが、スイッチング素子毎に一定の制御目標値になるようにフィードバック制御されるため、ターンオフ開始時のスイッチング素子相互間のスイッチングタイミングのずれを確実に補正することができる。しかもその場合、従来のようなトランスは不要なので、コンパクト化および低コスト化を図ることができる。
【図面の簡単な説明】
【図1】2つの自己消弧形のスイッチング素子が直列接続された構成において、各スイッチング素子のターンオフ開始時に素子相互間でスイッチングタイミングにずれを生じる場合のコレクタ−エミッタ間電圧の経時的変化を示す特性図である。
【図2】各スイッチング素子相互のスイッチングタイミングのずれ時間Δtとその場合に生じるコレクタ−エミッタ間電圧の差ΔV1,ΔV2との関係を示す特性図である。
【図3】本発明の実施の形態1におけるインバータの全体構成を示す回路ブロック図である。
【図4】図3のインバータを構成する一つのアーム部を示す回路ブロック図である。
【図5】図4のアーム部のさらに具体的な構成を示す回路ブロック図である。
【図6】本発明の実施の形態1において、スイッチング素子ならびに当該素子をオン/オフ駆動するドライブ回路の動作説明に供するタイミングチャートである。
【図7】本発明の実施の形態2において、インバータを構成する一つのアーム部の構成を示す回路ブロック図である。
【図8】本発明の実施の形態2におけるターンオフ時過電圧保護手段の作用説明に供する図である。
【符号の説明】
T0 ターンオフ過渡期間、T1 テール電流期間、T2 遷移期間、ΔTsサンプリング期間、Δtc 時間補正値、1 インバータ(半導体装置)、2アーム部、3 制御信号発生器、6a,6b スイッチング素子、7a,7bドライブ回路、13 スイッチングタイミング補正回路、14 クランプ回路(ターンオフ時過電圧保護手段)、21 電圧監視回路、22 サンプリング回路、23 基準電圧設定回路、24 減算回路、25 加算回路、26 信号レベル保持回路、27 パルス成形回路。

Claims (3)

  1. 複数個の自己消弧形のスイッチング素子が直列接続されるとともに、各スイッチング素子には制御信号発生器から与えられるスイッチング制御信号に基づいて素子をオン/オフ駆動するドライブ回路が個別に配設されており、このドライブ回路は、スイッチング素子相互間のスイッチングタイミングのずれを補正するスイッチングタイミング補正回路を含み、このスイッチングタイミング補正回路は、上記スイッチング素子のターンオフ開始後に所定時間が経過した時点でのコレクタ・エミッタ端子間の電圧を予め設定された基準電圧と比較して両者の差分電圧を検出する差分電圧検出手段と、この差分電圧検出手段で検出された差分電圧の積算値をこれに対応した時間補正値に変換し、この時間補正値に基づいて上記スイッチング制御信号の立ち下がりタイミングを修正するスイッチング制御信号修正手段とを備えることを特徴とする半導体装置。
  2. 上記差分電圧検出手段は、上記スイッチング素子のターンオフ後に所定時間が経過した時点での電源入出力端子間の電圧を検出する電圧検出手段と、この電圧検出手段で検出された検出電圧と予め設定された基準電圧との差を算出する減算手段とを含み、また、上記スイッチング制御信号修正手段は、上記減算手段の出力を積算する積算手段と、この積算手段で得られる電圧積算値をこれに対応する時間補正値に変換し、この時間補正値によって上記スイッチング制御信号のパルス波形を成形するパルス成形手段とを含むことを特徴とする請求項1記載の半導体装置。
  3. 上記電圧検出手段で検出される電圧値を監視し、この電圧値が予め設定されたしきい値電圧を越える場合には、上記スイッチング素子に対して強制的にオン信号を与えるターンオフ時過電圧保護手段を備えることを特徴とする請求項2記載の半導体装置。
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