JP2000200110A - 電圧降下回路 - Google Patents
電圧降下回路Info
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- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
Abstract
(57)【要約】
【課題】 制御回路１から起動指令を受けた直後におい
ては、アクティブ電圧供給回路２から出力される降圧電
圧が不安定であるため、ＣＰＵがＲＯＭ１１からデータ
を正常にリードできない場合があるという課題があっ
た。 【解決手段】 ＲＯＭ４１がスタンバイ状態からアクテ
ィブ状態に移行すると、所定の時間を経過するまでの
間、ＲＯＭ４１に対するＣＰＵ３９のアクセスを禁止す
る。
ては、アクティブ電圧供給回路２から出力される降圧電
圧が不安定であるため、ＣＰＵがＲＯＭ１１からデータ
を正常にリードできない場合があるという課題があっ
た。 【解決手段】 ＲＯＭ４１がスタンバイ状態からアクテ
ィブ状態に移行すると、所定の時間を経過するまでの
間、ＲＯＭ４１に対するＣＰＵ３９のアクセスを禁止す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、電源電圧を降圧
して、その降圧電圧をＲＯＭに印加する電圧降下回路に
関するものである。
して、その降圧電圧をＲＯＭに印加する電圧降下回路に
関するものである。
【０００２】
【従来の技術】図８は従来の電圧降下回路を示す構成図
であり、図において、１はＲＯＭ１１に対するＣＰＵの
動作態様に応じてアクティブ電圧供給回路２又はスタン
バイ電圧供給回路６の何れか一方を起動する制御回路、
２は電源電圧を降圧して降圧電圧（ドレイン電圧Ｖｄ）
を生成するとともに、ＲＯＭ１１に印加するアクティブ
電圧の変動を抑制するアクティブ電圧供給回路、３は外
部電源、４は制御回路１から起動指令を受けると、基準
電圧ＶREF とトランジスタ５のドレイン電圧Ｖｄを比較
して、トランジスタ５のオン抵抗を制御する比較器、５
はドレイン電圧Ｖｄが基準電圧ＶREF より高い場合には
オン抵抗が増加し、ドレイン電圧Ｖｄが基準電圧ＶREF
より低い場合にはオン抵抗が減少するＰチャンネルトラ
ンジスタ（以下、トランジスタという）である。
であり、図において、１はＲＯＭ１１に対するＣＰＵの
動作態様に応じてアクティブ電圧供給回路２又はスタン
バイ電圧供給回路６の何れか一方を起動する制御回路、
２は電源電圧を降圧して降圧電圧（ドレイン電圧Ｖｄ）
を生成するとともに、ＲＯＭ１１に印加するアクティブ
電圧の変動を抑制するアクティブ電圧供給回路、３は外
部電源、４は制御回路１から起動指令を受けると、基準
電圧ＶREF とトランジスタ５のドレイン電圧Ｖｄを比較
して、トランジスタ５のオン抵抗を制御する比較器、５
はドレイン電圧Ｖｄが基準電圧ＶREF より高い場合には
オン抵抗が増加し、ドレイン電圧Ｖｄが基準電圧ＶREF
より低い場合にはオン抵抗が減少するＰチャンネルトラ
ンジスタ（以下、トランジスタという）である。
【０００３】６は電源電圧を降圧して降圧電圧を生成す
るスタンバイ電圧供給回路、７は外部電源、８はプルア
ップ抵抗、９は制御回路１から起動指令を受けるとオン
するスイッチ、１０はアクティブ電圧供給回路２により
生成された降圧電圧又はスタンバイ電圧供給回路６によ
り生成された降圧電圧を電源として使用するＲＯＭ電
源、１１はＲＯＭである。
るスタンバイ電圧供給回路、７は外部電源、８はプルア
ップ抵抗、９は制御回路１から起動指令を受けるとオン
するスイッチ、１０はアクティブ電圧供給回路２により
生成された降圧電圧又はスタンバイ電圧供給回路６によ
り生成された降圧電圧を電源として使用するＲＯＭ電
源、１１はＲＯＭである。
【０００４】次に動作について説明する。例えば、図示
せぬＣＰＵがＲＯＭ１１をアクセスするモードに設定さ
れると、制御回路１は、ＲＯＭ１１をアクティブ状態に
して、ＣＰＵがＲＯＭ１１をアクセスすることができる
ようにするため、アクティブ電圧供給回路２の起動を指
示する起動指令を出力する。これにより、制御回路１の
出力レベルが電源電圧レベルになるため、アクティブ電
圧供給回路２が起動状態になり、スタンバイ電圧供給回
路６が停止状態になる（スタンバイ電圧供給回路６のス
イッチ９がオフする）。
せぬＣＰＵがＲＯＭ１１をアクセスするモードに設定さ
れると、制御回路１は、ＲＯＭ１１をアクティブ状態に
して、ＣＰＵがＲＯＭ１１をアクセスすることができる
ようにするため、アクティブ電圧供給回路２の起動を指
示する起動指令を出力する。これにより、制御回路１の
出力レベルが電源電圧レベルになるため、アクティブ電
圧供給回路２が起動状態になり、スタンバイ電圧供給回
路６が停止状態になる（スタンバイ電圧供給回路６のス
イッチ９がオフする）。
【０００５】アクティブ電圧供給回路２の比較器４は、
制御回路１から起動指令を受けると、予め設定された基
準電圧ＶREF とトランジスタ５のドレイン電圧Ｖｄを比
較し、ドレイン電圧Ｖｄが基準電圧ＶREF より低い場合
には（アクティブ電圧が低下している場合であり、アク
ティブ電圧はＲＯＭ１１の消費電流が増加すると低下す
る）、ＲＯＭ１１に印加するアクティブ電圧を高めるた
め、トランジスタ５のオン抵抗を減少させる。
制御回路１から起動指令を受けると、予め設定された基
準電圧ＶREF とトランジスタ５のドレイン電圧Ｖｄを比
較し、ドレイン電圧Ｖｄが基準電圧ＶREF より低い場合
には（アクティブ電圧が低下している場合であり、アク
ティブ電圧はＲＯＭ１１の消費電流が増加すると低下す
る）、ＲＯＭ１１に印加するアクティブ電圧を高めるた
め、トランジスタ５のオン抵抗を減少させる。
【０００６】これにより、トランジスタ５のオン抵抗が
減少するため、トランジスタ５のドレイン電圧Ｖｄが上
昇する。その結果、ＲＯＭ１１に印加するアクティブ電
圧が規定電圧（例えば、３Ｖ）まで上昇する。
減少するため、トランジスタ５のドレイン電圧Ｖｄが上
昇する。その結果、ＲＯＭ１１に印加するアクティブ電
圧が規定電圧（例えば、３Ｖ）まで上昇する。
【０００７】一方、アクティブ電圧供給回路２の比較器
４は、ドレイン電圧Ｖｄが基準電圧ＶREF より高い場合
には（アクティブ電圧が上昇している場合であり、アク
ティブ電圧はＲＯＭ１１の消費電流が減少すると上昇す
る）、ＲＯＭ１１に印加するアクティブ電圧を下げるた
め、トランジスタ５のオン抵抗を増加させる。
４は、ドレイン電圧Ｖｄが基準電圧ＶREF より高い場合
には（アクティブ電圧が上昇している場合であり、アク
ティブ電圧はＲＯＭ１１の消費電流が減少すると上昇す
る）、ＲＯＭ１１に印加するアクティブ電圧を下げるた
め、トランジスタ５のオン抵抗を増加させる。
【０００８】これにより、トランジスタ５のオン抵抗が
増加するため、トランジスタ５のドレイン電圧Ｖｄが低
下する。その結果、ＲＯＭ１１に印加するアクティブ電
圧が規定電圧まで低下する。
増加するため、トランジスタ５のドレイン電圧Ｖｄが低
下する。その結果、ＲＯＭ１１に印加するアクティブ電
圧が規定電圧まで低下する。
【０００９】次に、図示せぬＣＰＵがＲＯＭ１１をアク
セスしないモードに設定されたり、ＣＰＵがストップ命
令を実行したりすると（図９は制御回路１の一構成例で
あり、１２はインバータ回路である）、制御回路１は、
ＲＯＭ１１をスタンバイ状態にして、ＲＯＭ１１の消費
電流を低減するため、スタンバイ電圧供給回路６の起動
を指示する起動指令を出力する。これにより、制御回路
１の出力レベルがグランドレベルになるため、スタンバ
イ電圧供給回路６が起動状態になり、アクティブ電圧供
給回路２が停止状態になる（アクティブ電圧供給回路２
の比較器４がトランジスタ５をオフする）。
セスしないモードに設定されたり、ＣＰＵがストップ命
令を実行したりすると（図９は制御回路１の一構成例で
あり、１２はインバータ回路である）、制御回路１は、
ＲＯＭ１１をスタンバイ状態にして、ＲＯＭ１１の消費
電流を低減するため、スタンバイ電圧供給回路６の起動
を指示する起動指令を出力する。これにより、制御回路
１の出力レベルがグランドレベルになるため、スタンバ
イ電圧供給回路６が起動状態になり、アクティブ電圧供
給回路２が停止状態になる（アクティブ電圧供給回路２
の比較器４がトランジスタ５をオフする）。
【００１０】スタンバイ電圧供給回路６のスイッチ９
は、制御回路１から起動指令を受けると、オフ状態から
オン状態に変化するため、外部電源７の電源電圧がプル
アップ抵抗８により降圧され、その降圧電圧がＲＯＭ電
源１０に印加される。これにより、ＲＯＭ電源１０から
一定のスタンバイ電流がＲＯＭ１１に供給され、一定の
スタンバイ電圧（例えば、３Ｖ）がＲＯＭ１１に印加さ
れる。
は、制御回路１から起動指令を受けると、オフ状態から
オン状態に変化するため、外部電源７の電源電圧がプル
アップ抵抗８により降圧され、その降圧電圧がＲＯＭ電
源１０に印加される。これにより、ＲＯＭ電源１０から
一定のスタンバイ電流がＲＯＭ１１に供給され、一定の
スタンバイ電圧（例えば、３Ｖ）がＲＯＭ１１に印加さ
れる。
【００１１】
【発明が解決しようとする課題】従来の電圧降下回路は
以上のように構成されているので、ＲＯＭ１１がアクテ
ィブ状態にあるときＲＯＭ１１の消費電流が変化して
も、ＲＯＭ１１に印加するアクティブ電圧の変動を抑制
することができるが、その変動を速やかに抑制するため
には比較器４に供給する電流を増やす必要があり、その
結果、アクティブ電圧供給回路２の消費電流が増大して
しまうという課題があった。
以上のように構成されているので、ＲＯＭ１１がアクテ
ィブ状態にあるときＲＯＭ１１の消費電流が変化して
も、ＲＯＭ１１に印加するアクティブ電圧の変動を抑制
することができるが、その変動を速やかに抑制するため
には比較器４に供給する電流を増やす必要があり、その
結果、アクティブ電圧供給回路２の消費電流が増大して
しまうという課題があった。
【００１２】また、ＲＯＭ１１がスタンバイ状態からア
クティブ状態に移行すると、ＣＰＵはＲＯＭ１１のアク
セスが可能になるが、制御回路１から起動指令を受けた
直後においては、アクティブ電圧供給回路２から出力さ
れる降圧電圧が不安定であるため、ＣＰＵがＲＯＭ１１
からデータを正常にリードできない場合があるという課
題があった。
クティブ状態に移行すると、ＣＰＵはＲＯＭ１１のアク
セスが可能になるが、制御回路１から起動指令を受けた
直後においては、アクティブ電圧供給回路２から出力さ
れる降圧電圧が不安定であるため、ＣＰＵがＲＯＭ１１
からデータを正常にリードできない場合があるという課
題があった。
【００１３】この発明は上記のような課題を解決するた
めになされたもので、ＲＯＭからデータを正確にリード
することができる電圧降下回路を得ることを目的とす
る。また、この発明は、アクティブ状態時の消費電流を
低減することができる電圧降下回路を得ることを目的と
する。
めになされたもので、ＲＯＭからデータを正確にリード
することができる電圧降下回路を得ることを目的とす
る。また、この発明は、アクティブ状態時の消費電流を
低減することができる電圧降下回路を得ることを目的と
する。
【００１４】
【課題を解決するための手段】この発明に係る電圧降下
回路は、メモリがスタンバイ状態からアクティブ状態に
移行すると、所定の時間を経過するまでの間、そのメモ
リに対するＣＰＵのアクセスを禁止するようにしたもの
である。
回路は、メモリがスタンバイ状態からアクティブ状態に
移行すると、所定の時間を経過するまでの間、そのメモ
リに対するＣＰＵのアクセスを禁止するようにしたもの
である。
【００１５】この発明に係る電圧降下回路は、アクティ
ブ電圧生成手段を複数個並列に接続する一方、メモリの
消費電流に応じてアクティブ電圧生成手段の起動台数を
制御するようにしたものである。
ブ電圧生成手段を複数個並列に接続する一方、メモリの
消費電流に応じてアクティブ電圧生成手段の起動台数を
制御するようにしたものである。
【００１６】この発明に係る電圧降下回路は、データの
リード方式としてバイトアクセスが指定された場合、ア
クティブ電圧生成手段の起動台数を全台数の半分以下に
設定するようにしたものである。
リード方式としてバイトアクセスが指定された場合、ア
クティブ電圧生成手段の起動台数を全台数の半分以下に
設定するようにしたものである。
【００１７】この発明に係る電圧降下回路は、メモリを
アクセスするＣＰＵの実行コマンドに応じてアクティブ
電圧生成手段の起動台数を制御するようにしたものであ
る。
アクセスするＣＰＵの実行コマンドに応じてアクティブ
電圧生成手段の起動台数を制御するようにしたものであ
る。
【００１８】この発明に係る電圧降下回路は、ＣＰＵが
内部ＲＡＭをアクセスしている場合には、アクティブ電
圧生成手段の起動台数を零に設定して、スタンバイ電圧
生成手段を起動するようにしたものである。
内部ＲＡＭをアクセスしている場合には、アクティブ電
圧生成手段の起動台数を零に設定して、スタンバイ電圧
生成手段を起動するようにしたものである。
【００１９】この発明に係る電圧降下回路は、ＣＰＵが
外部メモリをアクセスしている場合には、アクティブ電
圧生成手段の起動台数を零に設定して、スタンバイ電圧
生成手段を起動するようにしたものである。
外部メモリをアクセスしている場合には、アクティブ電
圧生成手段の起動台数を零に設定して、スタンバイ電圧
生成手段を起動するようにしたものである。
【００２０】この発明に係る電圧降下回路は、ＣＰＵが
メモリをアクセスしないモードに設定された場合には、
アクティブ電圧生成手段の起動台数を零に設定して、ス
タンバイ電圧生成手段を起動するようにしたものであ
る。
メモリをアクセスしないモードに設定された場合には、
アクティブ電圧生成手段の起動台数を零に設定して、ス
タンバイ電圧生成手段を起動するようにしたものであ
る。
【００２１】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による電
圧降下回路を示す構成図であり、図において、２１〜２
４はＲＯＭ４１の消費電流に基づいてアクティブ電圧供
給回路２５〜２８の起動を決定する一方、ＲＯＭ４１が
アクティブ状態からスタンバイ状態に移行するとＮＯＲ
回路３２に対してスタンバイ電圧供給回路３３の起動指
令を出力する制御回路（制御手段）、２５〜２８は電源
電圧を降圧して降圧電圧（ドレイン電圧Ｖｄ）を生成す
るとともに、ＲＯＭ４１に印加するアクティブ電圧の変
動を抑制するアクティブ電圧供給回路（アクティブ電圧
生成手段）、２９は外部電源、３０は制御回路２１等か
ら起動指令を受けると、基準電圧ＶREF とトランジスタ
３１のドレイン電圧Ｖｄを比較して、トランジスタ３１
のオン抵抗を制御する比較器、３１はドレイン電圧Ｖｄ
が基準電圧ＶREF より高い場合にはオン抵抗が増加し、
ドレイン電圧Ｖｄが基準電圧ＶREF より低い場合にはオ
ン抵抗が減少するＰチャンネルトランジスタ（以下、ト
ランジスタという）である。
説明する。 実施の形態１．図１はこの発明の実施の形態１による電
圧降下回路を示す構成図であり、図において、２１〜２
４はＲＯＭ４１の消費電流に基づいてアクティブ電圧供
給回路２５〜２８の起動を決定する一方、ＲＯＭ４１が
アクティブ状態からスタンバイ状態に移行するとＮＯＲ
回路３２に対してスタンバイ電圧供給回路３３の起動指
令を出力する制御回路（制御手段）、２５〜２８は電源
電圧を降圧して降圧電圧（ドレイン電圧Ｖｄ）を生成す
るとともに、ＲＯＭ４１に印加するアクティブ電圧の変
動を抑制するアクティブ電圧供給回路（アクティブ電圧
生成手段）、２９は外部電源、３０は制御回路２１等か
ら起動指令を受けると、基準電圧ＶREF とトランジスタ
３１のドレイン電圧Ｖｄを比較して、トランジスタ３１
のオン抵抗を制御する比較器、３１はドレイン電圧Ｖｄ
が基準電圧ＶREF より高い場合にはオン抵抗が増加し、
ドレイン電圧Ｖｄが基準電圧ＶREF より低い場合にはオ
ン抵抗が減少するＰチャンネルトランジスタ（以下、ト
ランジスタという）である。
【００２２】３２は制御回路２１〜２４から出力される
起動指令のうち、少なくとも１つの起動指令の電位が電
源電圧レベルになると、タイマカウント開始トリガを出
力するＮＯＲ回路（禁止手段）、３３は電源電圧を降圧
して降圧電圧を生成するスタンバイ電圧供給回路（スタ
ンバイ電圧生成手段）、３４は外部電源、３５はプルア
ップ抵抗、３６はＮＯＲ回路３２がタイマカウント開始
トリガを出力するとオフする一方、ＮＯＲ回路３２が電
源電圧レベルの信号を出力するとオンするスイッチであ
る。
起動指令のうち、少なくとも１つの起動指令の電位が電
源電圧レベルになると、タイマカウント開始トリガを出
力するＮＯＲ回路（禁止手段）、３３は電源電圧を降圧
して降圧電圧を生成するスタンバイ電圧供給回路（スタ
ンバイ電圧生成手段）、３４は外部電源、３５はプルア
ップ抵抗、３６はＮＯＲ回路３２がタイマカウント開始
トリガを出力するとオフする一方、ＮＯＲ回路３２が電
源電圧レベルの信号を出力するとオンするスイッチであ
る。
【００２３】３７はＮＯＲ回路３２がタイマカウント開
始トリガを出力すると所定の時間を経過するまでの間、
グランドレベルの信号を出力するタイマ（禁止手段）、
３８はタイマ３７の出力信号とＣＰＵ源クロックの論理
積を求めるＡＮＤ回路（禁止手段）、３９はＲＯＭ４１
をアクセスするＣＰＵ、４０はアクティブ電圧供給回路
２５〜２８により生成された降圧電圧又はスタンバイ電
圧供給回路３３により生成された降圧電圧を電源として
使用するＲＯＭ電源（アクティブ電圧生成手段、スタン
バイ電圧生成手段）、４１はＲＯＭ（メモリ）である。
始トリガを出力すると所定の時間を経過するまでの間、
グランドレベルの信号を出力するタイマ（禁止手段）、
３８はタイマ３７の出力信号とＣＰＵ源クロックの論理
積を求めるＡＮＤ回路（禁止手段）、３９はＲＯＭ４１
をアクセスするＣＰＵ、４０はアクティブ電圧供給回路
２５〜２８により生成された降圧電圧又はスタンバイ電
圧供給回路３３により生成された降圧電圧を電源として
使用するＲＯＭ電源（アクティブ電圧生成手段、スタン
バイ電圧生成手段）、４１はＲＯＭ（メモリ）である。
【００２４】次に動作について説明する。例えば、ＣＰ
Ｕ３９がＲＯＭ４１をアクセスするモードに設定される
と、制御回路２１〜２４は、ＲＯＭ４１をアクティブ状
態にして、ＣＰＵ３９がＲＯＭ４１をアクセスすること
ができるようにするため、アクティブ電圧供給回路２５
〜２８の起動を指示する起動指令を出力する。
Ｕ３９がＲＯＭ４１をアクセスするモードに設定される
と、制御回路２１〜２４は、ＲＯＭ４１をアクティブ状
態にして、ＣＰＵ３９がＲＯＭ４１をアクセスすること
ができるようにするため、アクティブ電圧供給回路２５
〜２８の起動を指示する起動指令を出力する。
【００２５】ただし、アクティブ電圧供給回路２５〜２
８の全てを起動すると、ＲＯＭ４１の最大消費電流に見
合う電力をＲＯＭ電源４０に供給することができるが、
ＲＯＭ４１の消費電流が少ないときは、ＲＯＭ４１の最
大消費電流に見合う電力をＲＯＭ電源４０に供給する必
要がない。そこで、制御回路２１〜２４は、ＲＯＭ４１
の消費電流を監視し、その消費電流に応じてアクティブ
電圧供給回路２５〜２８の起動を決定する。
８の全てを起動すると、ＲＯＭ４１の最大消費電流に見
合う電力をＲＯＭ電源４０に供給することができるが、
ＲＯＭ４１の消費電流が少ないときは、ＲＯＭ４１の最
大消費電流に見合う電力をＲＯＭ電源４０に供給する必
要がない。そこで、制御回路２１〜２４は、ＲＯＭ４１
の消費電流を監視し、その消費電流に応じてアクティブ
電圧供給回路２５〜２８の起動を決定する。
【００２６】具体例 ・ＲＯＭ４１の消費電流が最大消費電流の０％〜２５％ アクティブ電圧供給回路２５を起動 ・ＲＯＭ４１の消費電流が最大消費電流の２６％〜５０
％ アクティブ電圧供給回路２５，２６を起動 ・ＲＯＭ４１の消費電流が最大消費電流の５１％〜７５
％ アクティブ電圧供給回路２５，２６，２７を起動 ・ＲＯＭ４１の消費電流が最大消費電流の７６％〜１０
０％ アクティブ電圧供給回路２５，２６，２７，２８を起動
％ アクティブ電圧供給回路２５，２６を起動 ・ＲＯＭ４１の消費電流が最大消費電流の５１％〜７５
％ アクティブ電圧供給回路２５，２６，２７を起動 ・ＲＯＭ４１の消費電流が最大消費電流の７６％〜１０
０％ アクティブ電圧供給回路２５，２６，２７，２８を起動
【００２７】これにより、制御回路２１〜２４から起動
指令（電源電圧レベルの信号）を受けたアクティブ電圧
供給回路は起動状態になる一方、起動指令を受けていな
いアクティブ電圧供給回路と、スタンバイ電圧供給回路
３３は停止状態になる（スタンバイ電圧供給回路３３の
スイッチ３６がオフする）。
指令（電源電圧レベルの信号）を受けたアクティブ電圧
供給回路は起動状態になる一方、起動指令を受けていな
いアクティブ電圧供給回路と、スタンバイ電圧供給回路
３３は停止状態になる（スタンバイ電圧供給回路３３の
スイッチ３６がオフする）。
【００２８】制御回路２１〜２４から起動指令を受けた
アクティブ電圧供給回路の比較器３０は、予め設定され
た基準電圧ＶREF とトランジスタ３１のドレイン電圧Ｖ
ｄを比較し、ドレイン電圧Ｖｄが基準電圧ＶREF より低
い場合には（アクティブ電圧が低下している場合であ
り、アクティブ電圧はＲＯＭ４１の消費電流が増加する
と低下する）、ＲＯＭ４１に印加するアクティブ電圧を
高めるため、トランジスタ３１のオン抵抗を減少させ
る。
アクティブ電圧供給回路の比較器３０は、予め設定され
た基準電圧ＶREF とトランジスタ３１のドレイン電圧Ｖ
ｄを比較し、ドレイン電圧Ｖｄが基準電圧ＶREF より低
い場合には（アクティブ電圧が低下している場合であ
り、アクティブ電圧はＲＯＭ４１の消費電流が増加する
と低下する）、ＲＯＭ４１に印加するアクティブ電圧を
高めるため、トランジスタ３１のオン抵抗を減少させ
る。
【００２９】これにより、トランジスタ３１のオン抵抗
が減少するため、トランジスタ３１のドレイン電圧Ｖｄ
が上昇する。その結果、ＲＯＭ４１に印加するアクティ
ブ電圧が規定電圧（例えば、３Ｖ）まで上昇する。
が減少するため、トランジスタ３１のドレイン電圧Ｖｄ
が上昇する。その結果、ＲＯＭ４１に印加するアクティ
ブ電圧が規定電圧（例えば、３Ｖ）まで上昇する。
【００３０】一方、アクティブ電圧供給回路の比較器３
０は、ドレイン電圧Ｖｄが基準電圧ＶREF より高い場合
には（アクティブ電圧が上昇している場合であり、アク
ティブ電圧はＲＯＭ４１の消費電流が減少すると上昇す
る）、ＲＯＭ４１に印加するアクティブ電圧を下げるた
め、トランジスタ３１のオン抵抗を増加させる。
０は、ドレイン電圧Ｖｄが基準電圧ＶREF より高い場合
には（アクティブ電圧が上昇している場合であり、アク
ティブ電圧はＲＯＭ４１の消費電流が減少すると上昇す
る）、ＲＯＭ４１に印加するアクティブ電圧を下げるた
め、トランジスタ３１のオン抵抗を増加させる。
【００３１】これにより、トランジスタ３１のオン抵抗
が増加するため、トランジスタ３１のドレイン電圧Ｖｄ
が低下する。その結果、ＲＯＭ４１に印加するアクティ
ブ電圧が規定電圧まで低下する。
が増加するため、トランジスタ３１のドレイン電圧Ｖｄ
が低下する。その結果、ＲＯＭ４１に印加するアクティ
ブ電圧が規定電圧まで低下する。
【００３２】次に、ＣＰＵ３９がＲＯＭ４１をアクセス
しないモードに設定されたり、ＣＰＵ３９がストップ命
令を実行したりすると、制御回路２１〜２４は、ＲＯＭ
４１をスタンバイ状態にして、ＲＯＭ４１の消費電流を
低減するため、スタンバイ電圧供給回路３３の起動を指
示する起動指令を出力する。これにより、制御回路２１
〜２４の出力レベルが全てグランドレベルになるため、
ＮＯＲ回路３２が電源電圧レベルの信号を出力し、スタ
ンバイ電圧供給回路３３のスイッチ３６をオンする。そ
の結果、スタンバイ電圧供給回路３３が起動状態にな
り、アクティブ電圧供給回路２５〜２８が停止状態にな
る（アクティブ電圧供給回路の比較器３０がトランジス
タ３１をオフする）。
しないモードに設定されたり、ＣＰＵ３９がストップ命
令を実行したりすると、制御回路２１〜２４は、ＲＯＭ
４１をスタンバイ状態にして、ＲＯＭ４１の消費電流を
低減するため、スタンバイ電圧供給回路３３の起動を指
示する起動指令を出力する。これにより、制御回路２１
〜２４の出力レベルが全てグランドレベルになるため、
ＮＯＲ回路３２が電源電圧レベルの信号を出力し、スタ
ンバイ電圧供給回路３３のスイッチ３６をオンする。そ
の結果、スタンバイ電圧供給回路３３が起動状態にな
り、アクティブ電圧供給回路２５〜２８が停止状態にな
る（アクティブ電圧供給回路の比較器３０がトランジス
タ３１をオフする）。
【００３３】スタンバイ電圧供給回路３３のスイッチ３
６は、ＮＯＲ回路３２から電源電圧レベルの信号を受け
ると、オフ状態からオン状態に変化するため、外部電源
３４の電源電圧がプルアップ抵抗３５により降圧され、
その降圧電圧がＲＯＭ電源４０に印加される。これによ
り、ＲＯＭ電源４０から一定のスタンバイ電流がＲＯＭ
４１に供給され、一定のスタンバイ電圧（例えば、３
Ｖ）がＲＯＭ４１に印加される。
６は、ＮＯＲ回路３２から電源電圧レベルの信号を受け
ると、オフ状態からオン状態に変化するため、外部電源
３４の電源電圧がプルアップ抵抗３５により降圧され、
その降圧電圧がＲＯＭ電源４０に印加される。これによ
り、ＲＯＭ電源４０から一定のスタンバイ電流がＲＯＭ
４１に供給され、一定のスタンバイ電圧（例えば、３
Ｖ）がＲＯＭ４１に印加される。
【００３４】なお、ＲＯＭ４１のアクティブ状態時の動
作と、スタンバイ状態時の動作は以上の通りであるが、
制御回路２１〜２４から起動指令を受けた直後（アクテ
ィブ状態に移行した直後）においては、アクティブ電圧
供給回路２５〜２８から出力される降圧電圧が一時的に
不安定になる。
作と、スタンバイ状態時の動作は以上の通りであるが、
制御回路２１〜２４から起動指令を受けた直後（アクテ
ィブ状態に移行した直後）においては、アクティブ電圧
供給回路２５〜２８から出力される降圧電圧が一時的に
不安定になる。
【００３５】そこで、ＮＯＲ回路３２は、制御回路２１
〜２４から出力される起動指令のうち、少なくとも１つ
の起動指令の電位が電源電圧レベルになると、タイマカ
ウント開始トリガを出力する。即ち、ＮＯＲ回路３２
は、制御回路２１〜２４の何れかがアクティブ電圧供給
回路の起動指令を出力すると、タイマカウント開始トリ
ガを出力する。
〜２４から出力される起動指令のうち、少なくとも１つ
の起動指令の電位が電源電圧レベルになると、タイマカ
ウント開始トリガを出力する。即ち、ＮＯＲ回路３２
は、制御回路２１〜２４の何れかがアクティブ電圧供給
回路の起動指令を出力すると、タイマカウント開始トリ
ガを出力する。
【００３６】これにより、スタンバイ電圧供給回路３３
のスイッチ３６がオフされるが、タイマ３７は、図２に
示すように、タイマカウント開始トリガを受けると、Ｃ
ＰＵ源クロックの最初の立ち下がりエッジを検知した時
点からＣＰＵ源クロックのカウント処理を開始し、規定
のカウント値に到達するまで、グランドレベルの信号を
出力する。
のスイッチ３６がオフされるが、タイマ３７は、図２に
示すように、タイマカウント開始トリガを受けると、Ｃ
ＰＵ源クロックの最初の立ち下がりエッジを検知した時
点からＣＰＵ源クロックのカウント処理を開始し、規定
のカウント値に到達するまで、グランドレベルの信号を
出力する。
【００３７】ＡＮＤ回路３８は、タイマ３７の出力信号
とＣＰＵ源クロックの論理積を求め、その論理結果をＣ
ＰＵ３９に出力するが、図２からも明らかなように、タ
イマ３７がカウント処理を実行している間はグランドレ
ベルの信号を出力し、タイマ３７がカウント処理を終了
すると、パルス信号（ＣＰＵクロック）を出力する。し
たがって、ＣＰＵ３９は、アクティブ状態に移行した直
後においては、ＲＯＭ４１からデータをリードすること
ができないが、所定の時間が経過すると、ＣＰＵクロッ
クの供給が開始され、ＲＯＭ４１からデータをリードす
ることができるようになる。
とＣＰＵ源クロックの論理積を求め、その論理結果をＣ
ＰＵ３９に出力するが、図２からも明らかなように、タ
イマ３７がカウント処理を実行している間はグランドレ
ベルの信号を出力し、タイマ３７がカウント処理を終了
すると、パルス信号（ＣＰＵクロック）を出力する。し
たがって、ＣＰＵ３９は、アクティブ状態に移行した直
後においては、ＲＯＭ４１からデータをリードすること
ができないが、所定の時間が経過すると、ＣＰＵクロッ
クの供給が開始され、ＲＯＭ４１からデータをリードす
ることができるようになる。
【００３８】以上で明らかなように、この実施の形態１
によれば、ＲＯＭ４１がスタンバイ状態からアクティブ
状態に移行すると、所定の時間を経過するまでの間、Ｒ
ＯＭ４１に対するＣＰＵ３９のアクセスを禁止するよう
に構成したので、アクティブ電圧供給回路２５〜２８か
ら出力される降圧電圧が不安定な状態のとき、ＣＰＵ３
９がＲＯＭ４１をアクセスする不具合を解消することが
できるようになり、その結果、ＲＯＭ４１からリードす
るデータの信頼性が向上する効果を奏する。
によれば、ＲＯＭ４１がスタンバイ状態からアクティブ
状態に移行すると、所定の時間を経過するまでの間、Ｒ
ＯＭ４１に対するＣＰＵ３９のアクセスを禁止するよう
に構成したので、アクティブ電圧供給回路２５〜２８か
ら出力される降圧電圧が不安定な状態のとき、ＣＰＵ３
９がＲＯＭ４１をアクセスする不具合を解消することが
できるようになり、その結果、ＲＯＭ４１からリードす
るデータの信頼性が向上する効果を奏する。
【００３９】また、この実施の形態１によれば、アクテ
ィブ電圧供給回路を複数個並列に接続する一方、ＲＯＭ
４１の消費電流に応じてアクティブ電圧供給回路の起動
台数を制御するように構成したので、アクティブ状態時
の消費電流を低減することができる効果を奏する。
ィブ電圧供給回路を複数個並列に接続する一方、ＲＯＭ
４１の消費電流に応じてアクティブ電圧供給回路の起動
台数を制御するように構成したので、アクティブ状態時
の消費電流を低減することができる効果を奏する。
【００４０】実施の形態２．図３はこの発明の実施の形
態２による電圧降下回路の制御回路を示す構成図であ
り、図において、５１はＣＰＵ３９からＲＯＭアクセス
信号を受けると、アクティブ電圧供給回路の起動指令を
出力する制御回路であり、制御回路５１はＲＯＭアクセ
ス信号を受けると、電源電圧レベルの信号を出力するバ
ッファ回路５２から構成されている。５３はＣＰＵ３９
からＲＯＭアクセス信号を受けるとともにＣＰＵ３９か
らバイト信号を受けると、アクティブ電圧供給回路の起
動指令を出力する制御回路であり、制御回路５３はイン
バータ回路５４とＡＮＤ回路５５から構成されている。
態２による電圧降下回路の制御回路を示す構成図であ
り、図において、５１はＣＰＵ３９からＲＯＭアクセス
信号を受けると、アクティブ電圧供給回路の起動指令を
出力する制御回路であり、制御回路５１はＲＯＭアクセ
ス信号を受けると、電源電圧レベルの信号を出力するバ
ッファ回路５２から構成されている。５３はＣＰＵ３９
からＲＯＭアクセス信号を受けるとともにＣＰＵ３９か
らバイト信号を受けると、アクティブ電圧供給回路の起
動指令を出力する制御回路であり、制御回路５３はイン
バータ回路５４とＡＮＤ回路５５から構成されている。
【００４１】次に動作について説明する。例えば、制御
回路５１を図１の制御回路２５，２７に適用し、制御回
路５３を図１の制御回路２６，２８に適用する。ＲＯＭ
４１からデータをリードするに際し、８ビットだけを一
度にリードするバイトアクセス、または、１６ビット全
部を一度にリードするワードアクセスが用いられる（た
だし、１６ビットデータバスが採用されている場合）。
なお、バイトアクセスにおいては、ワードアクセスと比
較して、アクセスするデータが半分のため、ＲＯＭ４１
の消費電流も約半分になる。
回路５１を図１の制御回路２５，２７に適用し、制御回
路５３を図１の制御回路２６，２８に適用する。ＲＯＭ
４１からデータをリードするに際し、８ビットだけを一
度にリードするバイトアクセス、または、１６ビット全
部を一度にリードするワードアクセスが用いられる（た
だし、１６ビットデータバスが採用されている場合）。
なお、バイトアクセスにおいては、ワードアクセスと比
較して、アクセスするデータが半分のため、ＲＯＭ４１
の消費電流も約半分になる。
【００４２】ＣＰＵ３９がワードアクセスを実行する場
合、制御回路５１のバッファ回路５２及び制御回路５３
のＡＮＤ回路５５には、ＲＯＭアクセス信号（電源電圧
レベルの信号）が入力されるが、制御回路５３のインバ
ータ回路５４には、バイト信号が入力されることはない
（グランドレベルの信号が入力される）。
合、制御回路５１のバッファ回路５２及び制御回路５３
のＡＮＤ回路５５には、ＲＯＭアクセス信号（電源電圧
レベルの信号）が入力されるが、制御回路５３のインバ
ータ回路５４には、バイト信号が入力されることはない
（グランドレベルの信号が入力される）。
【００４３】そのため、制御回路５１のバッファ回路５
２からアクティブ電圧供給回路の起動指令（電源電圧レ
ベルの信号）が出力され、制御回路５３のＡＮＤ回路５
５からアクティブ電圧供給回路の起動指令（電源電圧レ
ベルの信号）が出力される。したがって、この場合に
は、アクティブ電圧供給回路２５〜２８のすべてに起動
指令が出力される（ただし、ＲＯＭ４１の消費電流が少
ないときは、上記実施の形態１と同様に、アクティブ電
圧供給回路２５，２６だけに起動指令が出力されること
もある）。
２からアクティブ電圧供給回路の起動指令（電源電圧レ
ベルの信号）が出力され、制御回路５３のＡＮＤ回路５
５からアクティブ電圧供給回路の起動指令（電源電圧レ
ベルの信号）が出力される。したがって、この場合に
は、アクティブ電圧供給回路２５〜２８のすべてに起動
指令が出力される（ただし、ＲＯＭ４１の消費電流が少
ないときは、上記実施の形態１と同様に、アクティブ電
圧供給回路２５，２６だけに起動指令が出力されること
もある）。
【００４４】ＣＰＵ３９がバイトアクセスを実行する場
合、制御回路５１のバッファ回路５２及び制御回路５３
のＡＮＤ回路５５には、ＲＯＭアクセス信号（電源電圧
レベルの信号）が入力され、制御回路５３のインバータ
回路５４には、バイト信号（電源電圧レベルの信号）が
入力される。
合、制御回路５１のバッファ回路５２及び制御回路５３
のＡＮＤ回路５５には、ＲＯＭアクセス信号（電源電圧
レベルの信号）が入力され、制御回路５３のインバータ
回路５４には、バイト信号（電源電圧レベルの信号）が
入力される。
【００４５】そのため、制御回路５１のバッファ回路５
２からアクティブ電圧供給回路の起動指令（電源電圧レ
ベルの信号）が出力されるが、制御回路５３のＡＮＤ回
路５５からアクティブ電圧供給回路の起動指令（電源電
圧レベルの信号）が出力されることはない。したがっ
て、この場合には、アクティブ電圧供給回路２５，２７
だけに起動指令が出力される（ただし、ＲＯＭ４１の消
費電流が少ないときは、上記実施の形態１と同様に、ア
クティブ電圧供給回路２５だけに起動指令が出力される
こともある）。
２からアクティブ電圧供給回路の起動指令（電源電圧レ
ベルの信号）が出力されるが、制御回路５３のＡＮＤ回
路５５からアクティブ電圧供給回路の起動指令（電源電
圧レベルの信号）が出力されることはない。したがっ
て、この場合には、アクティブ電圧供給回路２５，２７
だけに起動指令が出力される（ただし、ＲＯＭ４１の消
費電流が少ないときは、上記実施の形態１と同様に、ア
クティブ電圧供給回路２５だけに起動指令が出力される
こともある）。
【００４６】ＣＰＵ３９がリードアクセスを実行しない
場合、制御回路５１のバッファ回路５２及び制御回路５
３のＡＮＤ回路５５には、ＲＯＭアクセス信号が入力さ
れることはない（グランドレベルの信号が入力され
る）。
場合、制御回路５１のバッファ回路５２及び制御回路５
３のＡＮＤ回路５５には、ＲＯＭアクセス信号が入力さ
れることはない（グランドレベルの信号が入力され
る）。
【００４７】そのため、制御回路５１のバッファ回路５
２からアクティブ電圧供給回路の起動指令（電源電圧レ
ベルの信号）が出力されず、制御回路５３のＡＮＤ回路
５５からアクティブ電圧供給回路の起動指令（電源電圧
レベルの信号）が出力されることもない。したがって、
この場合には、アクティブ電圧供給回路２５〜２８に起
動指令が出力されることはない。
２からアクティブ電圧供給回路の起動指令（電源電圧レ
ベルの信号）が出力されず、制御回路５３のＡＮＤ回路
５５からアクティブ電圧供給回路の起動指令（電源電圧
レベルの信号）が出力されることもない。したがって、
この場合には、アクティブ電圧供給回路２５〜２８に起
動指令が出力されることはない。
【００４８】以上で明らかなように、この実施の形態２
によれば、データのリード方式としてバイトアクセスが
指定された場合、アクティブ電圧供給回路の起動台数を
全台数の半分以下に設定するように構成したので、バイ
トアクセス時の消費電流をワードアクセス時の消費電流
と比較して、約半分に抑えることができる効果を奏す
る。
によれば、データのリード方式としてバイトアクセスが
指定された場合、アクティブ電圧供給回路の起動台数を
全台数の半分以下に設定するように構成したので、バイ
トアクセス時の消費電流をワードアクセス時の消費電流
と比較して、約半分に抑えることができる効果を奏す
る。
【００４９】実施の形態３．図４はこの発明の実施の形
態３による電圧降下回路の制御回路を示す構成図であ
り、図において、５６はＣＰＵ３９からイレーズコマン
ドフェーズ信号を受けると、アクティブ電圧供給回路の
起動指令を出力する制御回路であり、制御回路５６はイ
レーズコマンドフェーズ信号を受けると、電源電圧レベ
ルの信号を出力するバッファ回路５７から構成されてい
る。
態３による電圧降下回路の制御回路を示す構成図であ
り、図において、５６はＣＰＵ３９からイレーズコマン
ドフェーズ信号を受けると、アクティブ電圧供給回路の
起動指令を出力する制御回路であり、制御回路５６はイ
レーズコマンドフェーズ信号を受けると、電源電圧レベ
ルの信号を出力するバッファ回路５７から構成されてい
る。
【００５０】５８はＣＰＵ３９からイレーズコマンドフ
ェーズ信号又はライトコマンドフェーズ信号を受ける
と、アクティブ電圧供給回路の起動指令を出力する制御
回路であり、制御回路５８はイレーズコマンドフェーズ
信号又はライトコマンドフェーズ信号を受けると、電源
電圧レベルの信号を出力する２入力ＯＲ回路５９から構
成されている。６０はＣＰＵ３９からイレーズコマンド
フェーズ信号，ライトコマンドフェーズ信号又はリード
コマンドフェーズ信号を受けると、アクティブ電圧供給
回路の起動指令を出力する制御回路であり、制御回路６
０はイレーズコマンドフェーズ信号，ライトコマンドフ
ェーズ信号又はリードコマンドフェーズ信号を受ける
と、電源電圧レベルの信号を出力する３入力ＯＲ回路６
１から構成されている。
ェーズ信号又はライトコマンドフェーズ信号を受ける
と、アクティブ電圧供給回路の起動指令を出力する制御
回路であり、制御回路５８はイレーズコマンドフェーズ
信号又はライトコマンドフェーズ信号を受けると、電源
電圧レベルの信号を出力する２入力ＯＲ回路５９から構
成されている。６０はＣＰＵ３９からイレーズコマンド
フェーズ信号，ライトコマンドフェーズ信号又はリード
コマンドフェーズ信号を受けると、アクティブ電圧供給
回路の起動指令を出力する制御回路であり、制御回路６
０はイレーズコマンドフェーズ信号，ライトコマンドフ
ェーズ信号又はリードコマンドフェーズ信号を受ける
と、電源電圧レベルの信号を出力する３入力ＯＲ回路６
１から構成されている。
【００５１】次に動作について説明する。例えば、制御
回路５６，５８，６０の設置個数を等しくして、各制御
回路５６，５８，６０の割合をそれぞれ全制御回路の３
分の１にする。そして、ＲＯＭ４１がフラッシュＥＥＰ
ＲＯＭのように、イレーズ／ライトが可能なＲＯＭであ
るものとして説明する。
回路５６，５８，６０の設置個数を等しくして、各制御
回路５６，５８，６０の割合をそれぞれ全制御回路の３
分の１にする。そして、ＲＯＭ４１がフラッシュＥＥＰ
ＲＯＭのように、イレーズ／ライトが可能なＲＯＭであ
るものとして説明する。
【００５２】ＣＰＵ３９がイレーズコマンドを実行する
場合、制御回路５６のバッファ回路５７，制御回路５８
の２入力ＯＲ回路５９，及び制御回路６０の３入力ＯＲ
回路６１には、イレーズコマンドフェーズ信号（電源電
圧レベルの信号）が入力される。
場合、制御回路５６のバッファ回路５７，制御回路５８
の２入力ＯＲ回路５９，及び制御回路６０の３入力ＯＲ
回路６１には、イレーズコマンドフェーズ信号（電源電
圧レベルの信号）が入力される。
【００５３】そのため、制御回路５６のバッファ回路５
７，制御回路５８の２入力ＯＲ回路５９，及び制御回路
６０の３入力ＯＲ回路６１からアクティブ電圧供給回路
の起動指令（電源電圧レベルの信号）が出力される。し
たがって、この場合には、すべてのアクティブ電圧供給
回路に起動指令が出力される（ただし、ＲＯＭ４１の消
費電流が少ないときは、上記実施の形態１と同様に、一
部のアクティブ電圧供給回路だけに起動指令が出力され
ることもある）。
７，制御回路５８の２入力ＯＲ回路５９，及び制御回路
６０の３入力ＯＲ回路６１からアクティブ電圧供給回路
の起動指令（電源電圧レベルの信号）が出力される。し
たがって、この場合には、すべてのアクティブ電圧供給
回路に起動指令が出力される（ただし、ＲＯＭ４１の消
費電流が少ないときは、上記実施の形態１と同様に、一
部のアクティブ電圧供給回路だけに起動指令が出力され
ることもある）。
【００５４】ＣＰＵ３９がライトコマンドを実行する場
合、制御回路５８の２入力ＯＲ回路５９及び制御回路６
０の３入力ＯＲ回路６１には、ライトコマンドフェーズ
信号（電源電圧レベルの信号）が入力され、制御回路５
６のバッファ回路５７には、ライトコマンドフェーズ信
号（電源電圧レベルの信号）が入力されることはない。
合、制御回路５８の２入力ＯＲ回路５９及び制御回路６
０の３入力ＯＲ回路６１には、ライトコマンドフェーズ
信号（電源電圧レベルの信号）が入力され、制御回路５
６のバッファ回路５７には、ライトコマンドフェーズ信
号（電源電圧レベルの信号）が入力されることはない。
【００５５】そのため、制御回路５８の２入力ＯＲ回路
５９及び制御回路６０の３入力ＯＲ回路６１からアクテ
ィブ電圧供給回路の起動指令（電源電圧レベルの信号）
が出力され、制御回路５６のバッファ回路５７からアク
ティブ電圧供給回路の起動指令（電源電圧レベルの信
号）が出力されことはない。したがって、この場合に
は、全アクティブ電圧供給回路のうち、３分の２のアク
ティブ電圧供給回路に起動指令が出力される（ただし、
ＲＯＭ４１の消費電流が少ないときは、上記実施の形態
１と同様に、３分の２のアクティブ電圧供給回路より少
数のアクティブ電圧供給回路に起動指令が出力されるこ
ともある）。
５９及び制御回路６０の３入力ＯＲ回路６１からアクテ
ィブ電圧供給回路の起動指令（電源電圧レベルの信号）
が出力され、制御回路５６のバッファ回路５７からアク
ティブ電圧供給回路の起動指令（電源電圧レベルの信
号）が出力されことはない。したがって、この場合に
は、全アクティブ電圧供給回路のうち、３分の２のアク
ティブ電圧供給回路に起動指令が出力される（ただし、
ＲＯＭ４１の消費電流が少ないときは、上記実施の形態
１と同様に、３分の２のアクティブ電圧供給回路より少
数のアクティブ電圧供給回路に起動指令が出力されるこ
ともある）。
【００５６】ＣＰＵ３９がリードコマンドを実行する場
合、制御回路６０の３入力ＯＲ回路６１には、リードコ
マンドフェーズ信号（電源電圧レベルの信号）が入力さ
れ、制御回路５６のバッファ回路５７及び制御回路５８
の２入力ＯＲ回路５９には、リードコマンドフェーズ信
号（電源電圧レベルの信号）が入力されることはない。
合、制御回路６０の３入力ＯＲ回路６１には、リードコ
マンドフェーズ信号（電源電圧レベルの信号）が入力さ
れ、制御回路５６のバッファ回路５７及び制御回路５８
の２入力ＯＲ回路５９には、リードコマンドフェーズ信
号（電源電圧レベルの信号）が入力されることはない。
【００５７】そのため、制御回路６０の３入力ＯＲ回路
６１からアクティブ電圧供給回路の起動指令（電源電圧
レベルの信号）が出力され、制御回路５６のバッファ回
路５７及び制御回路５８の２入力ＯＲ回路５９からアク
ティブ電圧供給回路の起動指令（電源電圧レベルの信
号）が出力されることはない。したがって、この場合に
は、全アクティブ電圧供給回路のうち、３分の１のアク
ティブ電圧供給回路に起動指令が出力される（ただし、
ＲＯＭ４１の消費電流が少ないときは、上記実施の形態
１と同様に、３分の１のアクティブ電圧供給回路より少
数のアクティブ電圧供給回路に起動指令が出力されるこ
ともある）。
６１からアクティブ電圧供給回路の起動指令（電源電圧
レベルの信号）が出力され、制御回路５６のバッファ回
路５７及び制御回路５８の２入力ＯＲ回路５９からアク
ティブ電圧供給回路の起動指令（電源電圧レベルの信
号）が出力されることはない。したがって、この場合に
は、全アクティブ電圧供給回路のうち、３分の１のアク
ティブ電圧供給回路に起動指令が出力される（ただし、
ＲＯＭ４１の消費電流が少ないときは、上記実施の形態
１と同様に、３分の１のアクティブ電圧供給回路より少
数のアクティブ電圧供給回路に起動指令が出力されるこ
ともある）。
【００５８】以上で明らかなように、この実施の形態３
によれば、ＲＯＭ４１をアクセスするＣＰＵ３９の実行
コマンドに応じてアクティブ電圧供給回路の起動台数を
制御するように構成したので、リードコマンドやライト
コマンドを実行する場合、イレーズコマンドを実行する
場合よりも、アクティブ電圧供給回路の消費電流を抑え
ることができる効果を奏する。
によれば、ＲＯＭ４１をアクセスするＣＰＵ３９の実行
コマンドに応じてアクティブ電圧供給回路の起動台数を
制御するように構成したので、リードコマンドやライト
コマンドを実行する場合、イレーズコマンドを実行する
場合よりも、アクティブ電圧供給回路の消費電流を抑え
ることができる効果を奏する。
【００５９】実施の形態４．図５はこの発明の実施の形
態４による電圧降下回路の制御回路を示す構成図であ
り、図において、６２はＣＰＵ３９からＲＡＭアクセス
信号を受けると、スタンバイ電圧供給回路３３の起動指
令を出力する制御回路であり、制御回路６２はＲＡＭア
クセス信号を受けると、グランドレベルの信号を出力す
るインバータ回路６３から構成されている。
態４による電圧降下回路の制御回路を示す構成図であ
り、図において、６２はＣＰＵ３９からＲＡＭアクセス
信号を受けると、スタンバイ電圧供給回路３３の起動指
令を出力する制御回路であり、制御回路６２はＲＡＭア
クセス信号を受けると、グランドレベルの信号を出力す
るインバータ回路６３から構成されている。
【００６０】次に動作について説明する。例えば、ＣＰ
Ｕ３９が内部に搭載されたＲＡＭをアクセスしている場
合には、ＣＰＵ３９がＲＯＭ４１をアクセスすることは
ないので、ＲＯＭ４１をスタンバイ状態にすれば、ＲＯ
Ｍ４１の消費電流を低減することができるとともに、ア
クティブ電圧供給回路２５〜２８の消費電流を零にする
ことができる。
Ｕ３９が内部に搭載されたＲＡＭをアクセスしている場
合には、ＣＰＵ３９がＲＯＭ４１をアクセスすることは
ないので、ＲＯＭ４１をスタンバイ状態にすれば、ＲＯ
Ｍ４１の消費電流を低減することができるとともに、ア
クティブ電圧供給回路２５〜２８の消費電流を零にする
ことができる。
【００６１】そこで、制御回路６２は（制御回路６２を
用いて、制御回路２１〜２４を構成する）、ＣＰＵ３９
がＲＡＭをアクセスしていることを示すＲＡＭアクセス
信号（電源電圧レベルの信号）を受けると、スタンバイ
電圧供給回路３３の起動指令（グランドレベルの信号）
を出力する。これにより、スタンバイ電圧供給回路３３
が起動状態になり、アクティブ電圧供給回路２５〜２８
が停止状態になる。
用いて、制御回路２１〜２４を構成する）、ＣＰＵ３９
がＲＡＭをアクセスしていることを示すＲＡＭアクセス
信号（電源電圧レベルの信号）を受けると、スタンバイ
電圧供給回路３３の起動指令（グランドレベルの信号）
を出力する。これにより、スタンバイ電圧供給回路３３
が起動状態になり、アクティブ電圧供給回路２５〜２８
が停止状態になる。
【００６２】以上で明らかなように、この実施の形態４
によれば、ＣＰＵ３９がＲＡＭをアクセスしている場合
には、アクティブ電圧供給回路２５〜２８の起動台数を
零に設定して、スタンバイ電圧供給回路３３を起動する
ように構成したので、更に消費電流を低減することがで
きる効果を奏する。
によれば、ＣＰＵ３９がＲＡＭをアクセスしている場合
には、アクティブ電圧供給回路２５〜２８の起動台数を
零に設定して、スタンバイ電圧供給回路３３を起動する
ように構成したので、更に消費電流を低減することがで
きる効果を奏する。
【００６３】実施の形態５．図６はこの発明の実施の形
態５による電圧降下回路の制御回路を示す構成図であ
り、図において、６４はＣＰＵ３９から外部領域アクセ
ス信号を受けると、スタンバイ電圧供給回路３３の起動
指令を出力する制御回路であり、制御回路６４は外部領
域アクセス信号を受けると、グランドレベルの信号を出
力するインバータ回路６５から構成されている。
態５による電圧降下回路の制御回路を示す構成図であ
り、図において、６４はＣＰＵ３９から外部領域アクセ
ス信号を受けると、スタンバイ電圧供給回路３３の起動
指令を出力する制御回路であり、制御回路６４は外部領
域アクセス信号を受けると、グランドレベルの信号を出
力するインバータ回路６５から構成されている。
【００６４】次に動作について説明する。例えば、ＣＰ
Ｕ３９が外部メモリをアクセスしている場合には、ＣＰ
Ｕ３９がＲＯＭ４１をアクセスすることはないので、Ｒ
ＯＭ４１をスタンバイ状態にすれば、ＲＯＭ４１の消費
電流を低減することができるとともに、アクティブ電圧
供給回路２５〜２８の消費電流を零にすることができ
る。
Ｕ３９が外部メモリをアクセスしている場合には、ＣＰ
Ｕ３９がＲＯＭ４１をアクセスすることはないので、Ｒ
ＯＭ４１をスタンバイ状態にすれば、ＲＯＭ４１の消費
電流を低減することができるとともに、アクティブ電圧
供給回路２５〜２８の消費電流を零にすることができ
る。
【００６５】そこで、制御回路６４は（制御回路６４を
用いて、制御回路２１〜２４を構成する）、ＣＰＵ３９
が外部メモリをアクセスしていることを示す外部領域ア
クセス信号（電源電圧レベルの信号）を受けると、スタ
ンバイ電圧供給回路３３の起動指令（グランドレベルの
信号）を出力する。これにより、スタンバイ電圧供給回
路３３が起動状態になり、アクティブ電圧供給回路２５
〜２８が停止状態になる。
用いて、制御回路２１〜２４を構成する）、ＣＰＵ３９
が外部メモリをアクセスしていることを示す外部領域ア
クセス信号（電源電圧レベルの信号）を受けると、スタ
ンバイ電圧供給回路３３の起動指令（グランドレベルの
信号）を出力する。これにより、スタンバイ電圧供給回
路３３が起動状態になり、アクティブ電圧供給回路２５
〜２８が停止状態になる。
【００６６】以上で明らかなように、この実施の形態５
によれば、ＣＰＵ３９が外部メモリをアクセスしている
場合には、アクティブ電圧供給回路２５〜２８の起動台
数を零に設定して、スタンバイ電圧供給回路３３を起動
するように構成したので、更に消費電流を低減すること
ができる効果を奏する。
によれば、ＣＰＵ３９が外部メモリをアクセスしている
場合には、アクティブ電圧供給回路２５〜２８の起動台
数を零に設定して、スタンバイ電圧供給回路３３を起動
するように構成したので、更に消費電流を低減すること
ができる効果を奏する。
【００６７】実施の形態６．図７はこの発明の実施の形
態６による電圧降下回路の制御回路を示す構成図であ
り、図において、６６はＣＰＵ３９がＲＯＭ４１をアク
セスしないモードに設定されて、ＣＰＵ３９からマイク
ロプロセッサモード信号を受けると、スタンバイ電圧供
給回路３３の起動指令を出力する制御回路であり、制御
回路６６はマイクロプロセッサモード信号を受けると、
グランドレベルの信号を出力するインバータ回路６７か
ら構成されている。
態６による電圧降下回路の制御回路を示す構成図であ
り、図において、６６はＣＰＵ３９がＲＯＭ４１をアク
セスしないモードに設定されて、ＣＰＵ３９からマイク
ロプロセッサモード信号を受けると、スタンバイ電圧供
給回路３３の起動指令を出力する制御回路であり、制御
回路６６はマイクロプロセッサモード信号を受けると、
グランドレベルの信号を出力するインバータ回路６７か
ら構成されている。
【００６８】次に動作について説明する。例えば、ＣＰ
Ｕ３９がＲＯＭ４１をアクセスしないモードに設定され
ると、ＣＰＵ３９がＲＯＭ４１をアクセスすることはな
いので、ＲＯＭ４１をスタンバイ状態にすれば、ＲＯＭ
４１の消費電流を低減することができるとともに、アク
ティブ電圧供給回路２５〜２８の消費電流を零にするこ
とができる。
Ｕ３９がＲＯＭ４１をアクセスしないモードに設定され
ると、ＣＰＵ３９がＲＯＭ４１をアクセスすることはな
いので、ＲＯＭ４１をスタンバイ状態にすれば、ＲＯＭ
４１の消費電流を低減することができるとともに、アク
ティブ電圧供給回路２５〜２８の消費電流を零にするこ
とができる。
【００６９】そこで、制御回路６６は（制御回路６６を
用いて、制御回路２１〜２４を構成する）、ＣＰＵ３９
からマイクロプロセッサモード信号（電源電圧レベルの
信号）を受けると、スタンバイ電圧供給回路３３の起動
指令（グランドレベルの信号）を出力する。これによ
り、スタンバイ電圧供給回路３３が起動状態になり、ア
クティブ電圧供給回路２５〜２８が停止状態になる。
用いて、制御回路２１〜２４を構成する）、ＣＰＵ３９
からマイクロプロセッサモード信号（電源電圧レベルの
信号）を受けると、スタンバイ電圧供給回路３３の起動
指令（グランドレベルの信号）を出力する。これによ
り、スタンバイ電圧供給回路３３が起動状態になり、ア
クティブ電圧供給回路２５〜２８が停止状態になる。
【００７０】以上で明らかなように、この実施の形態６
によれば、ＣＰＵ３９がＲＯＭ４１をアクセスしないモ
ードに設定されると、アクティブ電圧供給回路２５〜２
８の起動台数を零に設定して、スタンバイ電圧供給回路
３３を起動するように構成したので、更に消費電流を低
減することができる効果を奏する。
によれば、ＣＰＵ３９がＲＯＭ４１をアクセスしないモ
ードに設定されると、アクティブ電圧供給回路２５〜２
８の起動台数を零に設定して、スタンバイ電圧供給回路
３３を起動するように構成したので、更に消費電流を低
減することができる効果を奏する。
【００７１】
【発明の効果】以上のように、この発明によれば、メモ
リがスタンバイ状態からアクティブ状態に移行すると、
所定の時間を経過するまでの間、そのメモリに対するＣ
ＰＵのアクセスを禁止する禁止手段を設けるように構成
したので、アクティブ電圧生成手段から出力される降圧
電圧が不安定な状態のとき、ＣＰＵがメモリをアクセス
する不具合を解消することができるようになり、その結
果、メモリからリードするデータの信頼性が向上する効
果がある。
リがスタンバイ状態からアクティブ状態に移行すると、
所定の時間を経過するまでの間、そのメモリに対するＣ
ＰＵのアクセスを禁止する禁止手段を設けるように構成
したので、アクティブ電圧生成手段から出力される降圧
電圧が不安定な状態のとき、ＣＰＵがメモリをアクセス
する不具合を解消することができるようになり、その結
果、メモリからリードするデータの信頼性が向上する効
果がある。
【００７２】この発明によれば、アクティブ電圧生成手
段を複数個並列に接続する一方、メモリの消費電流に応
じてアクティブ電圧生成手段の起動台数を制御するよう
に構成したので、アクティブ状態時の消費電流を低減す
ることができる効果がある。
段を複数個並列に接続する一方、メモリの消費電流に応
じてアクティブ電圧生成手段の起動台数を制御するよう
に構成したので、アクティブ状態時の消費電流を低減す
ることができる効果がある。
【００７３】この発明によれば、データのリード方式と
してバイトアクセスが指定された場合、アクティブ電圧
生成手段の起動台数を全台数の半分以下に設定するよう
に構成したので、バイトアクセス時の消費電流をワード
アクセス時の消費電流と比較して、約半分に抑えること
ができる効果がある。
してバイトアクセスが指定された場合、アクティブ電圧
生成手段の起動台数を全台数の半分以下に設定するよう
に構成したので、バイトアクセス時の消費電流をワード
アクセス時の消費電流と比較して、約半分に抑えること
ができる効果がある。
【００７４】この発明によれば、メモリをアクセスする
ＣＰＵの実行コマンドに応じてアクティブ電圧生成手段
の起動台数を制御するように構成したので、リードコマ
ンドやライトコマンドを実行する場合、イレーズコマン
ドを実行する場合よりも、アクティブ電圧生成手段の消
費電流を抑えることができる効果がある。
ＣＰＵの実行コマンドに応じてアクティブ電圧生成手段
の起動台数を制御するように構成したので、リードコマ
ンドやライトコマンドを実行する場合、イレーズコマン
ドを実行する場合よりも、アクティブ電圧生成手段の消
費電流を抑えることができる効果がある。
【００７５】この発明によれば、ＣＰＵが内部ＲＡＭを
アクセスしている場合には、アクティブ電圧生成手段の
起動台数を零に設定して、スタンバイ電圧生成手段を起
動するように構成したので、更に消費電流を低減するこ
とができる効果がある。
アクセスしている場合には、アクティブ電圧生成手段の
起動台数を零に設定して、スタンバイ電圧生成手段を起
動するように構成したので、更に消費電流を低減するこ
とができる効果がある。
【００７６】この発明によれば、ＣＰＵが外部メモリを
アクセスしている場合には、アクティブ電圧生成手段の
起動台数を零に設定して、スタンバイ電圧生成手段を起
動するように構成したので、更に消費電流を低減するこ
とができる効果がある。
アクセスしている場合には、アクティブ電圧生成手段の
起動台数を零に設定して、スタンバイ電圧生成手段を起
動するように構成したので、更に消費電流を低減するこ
とができる効果がある。
【００７７】この発明によれば、ＣＰＵがメモリをアク
セスしないモードに設定された場合には、アクティブ電
圧生成手段の起動台数を零に設定して、スタンバイ電圧
生成手段を起動するように構成したので、更に消費電流
を低減することができる効果がある。
セスしないモードに設定された場合には、アクティブ電
圧生成手段の起動台数を零に設定して、スタンバイ電圧
生成手段を起動するように構成したので、更に消費電流
を低減することができる効果がある。
【図１】 この発明の実施の形態１による電圧降下回路
を示す構成図である。
を示す構成図である。
【図２】 スタンバイ状態からアクティブ状態に移行す
る際の動作を説明するタイミングチャートである。
る際の動作を説明するタイミングチャートである。
【図３】 この発明の実施の形態２による電圧降下回路
の制御回路を示す構成図である。
の制御回路を示す構成図である。
【図４】 この発明の実施の形態３による電圧降下回路
の制御回路を示す構成図である。
の制御回路を示す構成図である。
【図５】 この発明の実施の形態４による電圧降下回路
の制御回路を示す構成図である。
の制御回路を示す構成図である。
【図６】 この発明の実施の形態５による電圧降下回路
の制御回路を示す構成図である。
の制御回路を示す構成図である。
【図７】 この発明の実施の形態６による電圧降下回路
の制御回路を示す構成図である。
の制御回路を示す構成図である。
【図８】 従来の電圧降下回路を示す構成図である。
【図９】 従来の電圧降下回路の制御回路を示す構成図
である。
である。
２１〜２４ 制御回路（制御手段）、２５〜２８ アク
ティブ電圧供給回路（アクティブ電圧生成手段）、３２
ＮＯＲ回路（禁止手段）、３３ スタンバイ電圧供給
回路（スタンバイ電圧生成手段）、３７ タイマ（禁止
手段）、３８ＡＮＤ回路（禁止手段）、３９ ＣＰＵ、
４０ ＲＯＭ電源（アクティブ電圧生成手段、スタンバ
イ電圧生成手段）、４１ ＲＯＭ（メモリ）。
ティブ電圧供給回路（アクティブ電圧生成手段）、３２
ＮＯＲ回路（禁止手段）、３３ スタンバイ電圧供給
回路（スタンバイ電圧生成手段）、３７ タイマ（禁止
手段）、３８ＡＮＤ回路（禁止手段）、３９ ＣＰＵ、
４０ ＲＯＭ電源（アクティブ電圧生成手段、スタンバ
イ電圧生成手段）、４１ ＲＯＭ（メモリ）。
Claims (7)
- 【請求項１】 電源電圧を降圧してメモリに印加するア
クティブ電圧を生成するとともに、そのアクティブ電圧
の変動を抑制するアクティブ電圧生成手段と、電源電圧
を降圧して上記メモリに印加するスタンバイ電圧を生成
するスタンバイ電圧生成手段とを備えた電圧降下回路に
おいて、上記メモリがスタンバイ状態からアクティブ状
態に移行すると、所定の時間を経過するまでの間、その
メモリに対するＣＰＵのアクセスを禁止する禁止手段を
設けたことを特徴とする電圧降下回路。 - 【請求項２】 アクティブ電圧生成手段を複数個並列に
接続する一方、メモリの消費電流に応じて上記アクティ
ブ電圧生成手段の起動台数を制御する制御手段を設けた
ことを特徴とする請求項１記載の電圧降下回路。 - 【請求項３】 制御手段は、データのリード方式として
バイトアクセスが指定された場合、アクティブ電圧生成
手段の起動台数を全台数の半分以下に設定することを特
徴とする請求項２記載の電圧降下回路。 - 【請求項４】 制御手段は、メモリをアクセスするＣＰ
Ｕの実行コマンドに応じてアクティブ電圧生成手段の起
動台数を制御することを特徴とする請求項２記載の電圧
降下回路。 - 【請求項５】 制御手段は、ＣＰＵが内部ＲＡＭをアク
セスしている場合には、アクティブ電圧生成手段の起動
台数を零に設定して、スタンバイ電圧生成手段を起動す
ることを特徴とする請求項２記載の電圧降下回路。 - 【請求項６】 制御手段は、ＣＰＵが外部メモリをアク
セスしている場合には、アクティブ電圧生成手段の起動
台数を零に設定して、スタンバイ電圧生成手段を起動す
ることを特徴とする請求項２記載の電圧降下回路。 - 【請求項７】 制御手段は、ＣＰＵがメモリをアクセス
しないモードに設定された場合には、アクティブ電圧生
成手段の起動台数を零に設定して、スタンバイ電圧生成
手段を起動することを特徴とする請求項２記載の電圧降
下回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11000736A JP2000200110A (ja) | 1999-01-05 | 1999-01-05 | 電圧降下回路 |
| US09/304,666 US6069833A (en) | 1999-01-05 | 1999-05-04 | Voltage drop circuit enabling ROM to read data with high reliability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11000736A JP2000200110A (ja) | 1999-01-05 | 1999-01-05 | 電圧降下回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000200110A true JP2000200110A (ja) | 2000-07-18 |
Family
ID=11482019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11000736A Pending JP2000200110A (ja) | 1999-01-05 | 1999-01-05 | 電圧降下回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6069833A (ja) |
| JP (1) | JP2000200110A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3681063B2 (ja) * | 2002-10-04 | 2005-08-10 | 松下電器産業株式会社 | バイアス電位発生回路 |
| JP3768202B2 (ja) * | 2003-05-13 | 2006-04-19 | 松下電器産業株式会社 | 半導体集積回路 |
| US7454273B2 (en) * | 2004-08-20 | 2008-11-18 | Harman International Industries, Incorporated | Informed memory access for vehicle electronic modules |
| US7132822B1 (en) | 2006-02-28 | 2006-11-07 | Watlow Electric Manufacturing Company | Multi-processor restart stabilization system and method |
| US7863971B1 (en) * | 2006-11-27 | 2011-01-04 | Cypress Semiconductor Corporation | Configurable power controller |
| US9658666B1 (en) * | 2015-12-18 | 2017-05-23 | Intel Corporation | Dynamic capacitor modulated voltage regulator |
| US9965220B2 (en) | 2016-02-05 | 2018-05-08 | Qualcomm Incorporated | Forced idling of memory subsystems |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212797A (en) * | 1988-02-24 | 1993-05-18 | Fuji Photo Film Co., Ltd. | Multiple CPU system including automatic power supply restoration following instantaneous shutdown |
| JPH07320488A (ja) * | 1994-05-19 | 1995-12-08 | Hitachi Ltd | 一括消去型不揮発性記憶装置とその消去方法 |
| JP3319960B2 (ja) * | 1996-10-17 | 2002-09-03 | 富士通株式会社 | 半導体装置 |
-
1999
- 1999-01-05 JP JP11000736A patent/JP2000200110A/ja active Pending
- 1999-05-04 US US09/304,666 patent/US6069833A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6069833A (en) | 2000-05-30 |
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