KR19990080088A

KR19990080088A - 반도체 장치의 기판 전압 발생기

Info

Publication number: KR19990080088A
Application number: KR1019980013084A
Authority: KR
Inventors: 신윤철
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-04-13
Filing date: 1998-04-13
Publication date: 1999-11-05
Also published as: KR100309459B1; US6271714B1

Abstract

본 발명에서는 반도체 장치의 기판 전압을 생성할 때 그 과정에서 전압 레벨이 비정상적으로 과도하게 크거나 낮게 발생되는 것을 방지하도록 한 반도체 장치의 기판 전압 발생기를 제공한다. 이를 위해서 본 발명에서는 발진기와 이의 출력에 응하여 동작되는 펌핑회로의 동작을 제어하도록 하는데, 기판 전압의 목표 레벨에 이르기까지 시간 구간을 복수로 분할하여 각각의 시간 구간마다 정해진 기판 전압 목표치를 감지하고, 이에 따라 발진기의 동작 여부를 정하도록 하고 있다. 각각의 시간 구간은 전원 인가시 복수의 지연기를 사용하여 할당되고, 그 시간 내에서, 과도하게 크게 출력된 기판 전압이 검출된 때 이를 감지하여 발진기를 활성화시키는 제어신호를 출력하지 않도록 하고, 다음 시간 구간에서의 기판전압 목표치를 얻도록 동작함을 특징으로 한다.

Description

반도체 장치의 기판 전압 발생기

본 발명은 반도체 장치의 기판 전압 발생기에 관한 것으로, 특히 기판 전압 생성시 과도하게 높거나 낮게 발생되는 과도 동작을 방지하도록 한 반도체 장치의 기판 전압 발생기에 관한 것이다.

반도체 소자를 사용하여 구성된 소망하는 기능을 제공하도록 된 반도체 장치에 있어서, 초기에 반도체 장치에 전원을 인가(power-up)하여 반도체 장치를 사용하고자 할 때, 소정의 기판 전압 레벨에 이르기까지 안정된 기판전압의 공급을 위해서 소위 기판 전압 발생기가 필요하다.

이러한 기판 전압 발생기에 대한 개략적인 것을 도 1에 블록도로 도시하였다. 도시한 바와 같이, 전체를 참조부호 1로 나타낸 기판 전압 발생기는 전원 인가 검출의 개시와 더불어 동작되어 소망하는 기판전압(V_BB)을 제공하는 것이다.

종래의 기판 전압 발생기(1)는 전원 검출부(2)에 결합되어 이로부터 전원 인가에 따른 특정 레벨의 검출신호가 출력되면 이에 응답하여 동작한다. 기판 전압 발생기(1)는 도시된 바와 같이, 제어기(11), 발진기(12) 및 펌프회로(13)를 포함한다. 최종의 출력으로서 기판전압(V_BB)은 상기 펌프회로(13)로부터 도출된다.

이러한 기판 전압 발생기(1)의 동작에 대해서 도 1의 각 부분에 대해 예시된 파형도인 도 2를 참조하여 설명한다.

먼저, 외부에서 인가된 전원전압(V_CC)의 레벨이 전원 검출부(2)에 의해서 검출되어 전원 인가의 개시를 알린다. 그러면, 전원 검출부(2)는 도 2a와 같이 이를테면 하이레벨에서 로우레벨로 레벨천이되어 그 시점을 리셋신호로서 알린다. 전원전압(V_CC)은 전원 인가에 따라 일정레벨까지 점진적으로 상승하는데, 이 일정 레벨을 상기 전원 검출부(2)가 검출하여 리셋신호를 발생시키는 것이다.

상기 발생된 리셋신호는 기판 전압 발생기(1)를 구성하고 있는 제어회로(11)에 인가된다. 이 제어회로는 도 2b와 같이 리셋신호 발생 싯점에서 예를 들면 하이레벨로 레벨이 천이되어 발진기 인에이블 신호(OSCEN)로서 그 출력을 발진기(12)에 인가한다. 제어기(11)는 원하는 기판전압(V_BB) 레벨을 얻도록 발진회로의 동작을 제어하는 것으로, 상세히 도시되어 있지는 않으나 기판전압(V_BB) 레벨을 감지하도록 구성된다.

그러면, 이 발진기(12)는 제어회로(11)로부터의 출력신호에 응답하여 일정한 주기를 갖는 발진신호(OSC)를 생성한다. 발진기(12)로부터 출력된 발진신호(OSC)는 펌프회로(13)에 공급됨으로써, 도 2c와 같이 기판전압(V_BB)이 발생되는 것이다. 도시된 바와 같이 초기의 기판전압(V_BB) 레벨은 목표치와 상이한 레벨에 있고, 따라서, 이 기판전압(V_BB)은 상기 제어기(11)에서 감지하여 소망하는 레벨의 출력전압을 얻도록 기판 전압 발생기(1)가 동작한다.

이와 같이 하여, 소망하는 기판전압의 목표치에 도달하면 도 2b와 같이 발진기(12)의 출력신호(OSCEN)를 로우 레벨로 출력시켜 기판 전압 발생기(1)의 동작을 종료한다.

그러나, 이와 같은 종래의 기술에 있어서, 전원 인가시 외부에서 인가되는 전원전압(V_CC)의 레벨이 크거나, 기판전압(V_BB)이 구동할 요소가 적은 경우, 즉 기판전압 로딩(loading)이 적은 경우, 예를 들면 기판전압(V_BB) 생성을 위한 펌핑의 구동 능력이 커서 기판전압(V_BB)이 크거나 너무 낮은 전압 레벨로 과도하게 펌핑된 경우 등, 이러한 이유로 기판전압(V_BB)의 레벨을 제어하지 못할 수 있다. 이러한 경우, 도 2에 도시한 바와 같이 목표로 하는 기판전압 레벨에 이르기까지의 시간보다 훨씬 빠르게 기판전압의 레벨이 형성될 수도 있다. 이러한 원하지 않는 동작은 칩 내부의 다른 전압 발생 장치에 오동작을 유발시킬 수 있고, 더욱이 기준 전압 발생기가 불량이 되는 원인이 될 수 있는 것이다. 즉, 반도체 장치의 초기 전원 인가시 기판 전압 발생기가 이상 동작, 즉 언급한 바와 같이 너무 높거나 너무 낮은 전압 레벨을 나타내는 환경에 있을 때, 기준전압을 변동시킬 수 있다.

그리고, 상기한 기판 전압에 관련한 것 외에도, 이를테면 반도체 메모리 장치에서 비트 라인에 대한 프리차지 전압(V_BLP)이나 셀 플레이트 전압(V_CP) 등이 상기한 바와 같은 유사한 이유로 과도한 레벨을 나타내는 경우, 이들 전압 레벨에 연관되어 작용하는 다른 요소 등과의 잘못된 동작으로 기판전압이 달라져 반도체 장치 전체의 동작에 문제를 야기시킬 수 있는 것이다.

본 발명의 목적은 반도체 장치 내부의 안정한 기준 전압 발생기를 제공하는 것이다.

본 발명의 또 다른 목적은 반도체 장치의 초기 전원 인가시 기판전압의 과도한 레벨 상승(하강) 등의 발생을 방지하는 반도체 장치의 내부 전압 발생기를 제공하는 것이다.

상기한 본 발명의 목적은 본 발명에 따라, 전원이 인가된 때 소정 레벨의 반도체 기판 전원을 발생하기 위한 반도체 장치의 기판 전압 발생기에 있어서, 상기 전원이 인가된 때, 생성된 기판 전압 레벨에 따라 기판 전압 발생기의 동작을 제어하는 제어부; 상기 제어부에 의해 동작되는 발진기; 상기 발진기에 의해 펌핑동작하여 기판 전압을 생성하는 펌프 회로; 및 소정의 기판 전압 레벨 목표치에 이를 때까지 복수의 시간 구간마다, 생성된 기판 전압 레벨에 따라 상기 발진기의 동작을 제어하여 과도한 기판전압 발생을 방지하기 위한 과도 동작 방지 수단을 포함하는 것을 특징으로 하는 반도체 장치의 기판 전압 발생기에 의해서 달성된다.

본 발명에서는 상기한 반도체 장치의 기판 전압 발생기에 있어서, 과도 동작 방지 수단을 복수의 지연 수단과 복수의 기판 전압 감지 수단을 구비하고, 각각은 복수로 구분된 시간 구간마다 개별적으로 동작함으로써, 본 발명의 목적을 달성하도록 하고 있다.

전술한 본 발명에 대한 상기한 목적, 특징 효과에 대해서 첨부한 도면에 따라 취한 다음의 상세한 설명으로부터 보다 명백하게 이해될 것이다.

도 1은 종래 기술에 따른 반도체 장치의 기판 전압 발생기에 대한 개략적인 블록도.

도 2a 내지 도 2c는 도 1의 각 부의 파형을 나타내는 파형도.

도 3은 본 발명에 따른 반도체 장치의 기판 전압 발생기에 대한 개략적인 블록도.

도 4는 도 3의 과도 동작 방지부의 상세한 구성을 나타낸 도면.

도 5는 본 발명의 바람직한 실시예에 따른 도 4의 기판 전압 감지부의 구성을 보인 회로도.

도 6a 내지 도 6l은 본 발명의 동작을 설명하기 위해 도 3 및 도 4의 각부의 파형을 도시한 파형도.

도 7은 본 발명에 따라 기판 전압이 생성되는 추이와 종래의 기판 전압 발생기에 의한 기판 전압 생성을 과도 동작에 관련하여 비교 설명한 그래프도.

* 도면의 주요 부분에 대한 부호의 설명 *

2 : 전원 검출부 3 : 기판 전압 발생기

32 : 발진기 33 : 펌프 회로

34 : 과도 동작 방지부 41...4N : 지연 수단

51...5N : 기판 전압 감지 회로

본 발명에서 과도라는 용어는 다른 특별한 것이 지정되지 않는 한, 소망하는 전압 레벨보다 그 이상, 혹은 그 이하로 나타나 이것에 의해 다른 요소가 영향을 받는 상태의 전압 레벨을 의미한다. 더욱이, 본 발명에서 제공되는 과도 동작 방지에 관련하여 그 적용되는 예는 반도체 장치의 초기 전원 인가시 사용되는 기판 전압 발생기에 주로 관련하나, 전원 전압 레벨의 반 크기가 되는 레벨의 전압이 사용되는 비트라인 프리차지 전압이나 셀 플레이트 전압 발생기에도 적용할 수도 있음에 유의해야 한다. 다음에는 기판 전압 발생기에 관련하여 본 발명을 설명하도록 한다.

본 발명의 목적에 따라 본 발명의 기판 전압 발생기에서는 과도 동작 방지 수단을 채용한다. 따라서 초기 전원 인가시 시작되는 기판 전압 생성과정은 전적으로 과도 동작 방지 수단의 제어하에 놓이게 된다. 특히 본 발명에서 기판 전압이 소정의 레벨에 이르도록 하는 제어부의 출력은 이러한 과도 동작 방지 수단에 의해 통제되는 것이다.

이하, 본 발명에 대해 첨부한 도면을 참조하여 상세히 설명한다. 도면 전체를 통해 동일부호는 동일 구성요소임에 유의한다.

본 발명에 따른 도 3의 각 부에 대해, 보다 구체적으로 도시한 바람직한 실시예에 따라 제공된 과도 동작 방지부의 구성을 나타낸 도 4, 이 도 4의 기판전압(V_BB) 감지기를 구체적으로 도시한 도 5, 및 상기한 도면들의 각 부에 대한 파형도를 나타낸 도 6을 참조하여 본 발명에 대해서 설명한다.

도 3은 상기한 본 발명의 원리를 개략적으로 도시한 블록도이다. 도시된 바와 같이, 본 발명에 따른 기판 전압 발생기(3)는 전원 검출부(2)로부터 리셋 신호(RESET)이 출력되면, 이에 응하여 동작이 개시된다.

기판 전압 발생기(3)는 도 3에 도시한 바와 같이, 제어기(31), 과도 동작 방지부(34), 상기 제어기(31)와 상기 과도 동작 방지부(34)의 각각의 출력을 받는 낸드 게이트(35) 및 이의 출력에 접속된 인버터(36), 상기 인버터(36)의 출력을 받아 동작하는 발진기(32) 및 이에 접속된 펌프회로(33)를 포함한다. 여기서, 상기 과도 동작 방지부(34)는 상기 전원 검출부(2)의 출력인 리셋신호를 또한 받으며, 아울러 칩 내부의 상태가 정상 동작 상태로 돌입하였음을 알리는 신호(PWROKB)를 받는다. 이러한 과도 동작 방지부(34)가 사용됨에 따라서, 본 발명에 따른 기판 전압 발생기(3)는 제어기(31)에서 출력되는 제1 발진기 인에이블 신호(OSCEN1) 외에도 또 다른 제2 발진기 인에이블 신호(OSCEN2)가 사용됨을 알 수 있다. 이들 2개의 제1 및 제2 발진기 인에이블 신호(OSCEN1, OSCEN2)의 조합은 기판전압의 생성을 결정한다.

상기 제2 발진기 인에이블 신호(OSCEN2)를 생성하는 과도 동작 방지부(34)의 구체적인 구현예가 도 4에 도시되어 있다. 본 발명에 따른 과도 동작 방지부(34)는 도시된 바와 같이, 전원 검출부(2)로부터의 출력된 리셋신호를 받는 복수의 지연부(4-1, 4-2...4-N), 상기 각각의 지연부와 한 조가 되어 동작되는 복수의 기판전압(V_BB) 감지기(5-1, 5-2...5-N), 상기 지연부와 기판전압 감지기 각각의 출력을 받는 복수의 NAND 게이트(6-1, 6-2...6-N), 각각의 NAND 게이트에 접속된 복수의 인버터(7-1, 7-2...7-N), 상기 인버터의 출력들을 받는 단일의 NOR 게이트(8), 및 이 단일의 NOR 게이트(8)의 출력과 전원 인가 종료 신호(PWROKB)를 받는 NAND 게이트(9)를 포함한다. 여기서, 복수의 지연부(4-1, 4-2...4-N)는 각각의 지연부마다 지연량이 서로 상이하도록 된 것에 유념한다. 그리고, 이와 같이 서로 상이한 지연량을 갖도록 된 각각의 지연부마다 할당된 기판전압(V_BB) 감지기 각각은 서로 다른 기판전압 레벨을 감지한다. 따라서, 제1 지연량과 제1 레벨의 기판전압을 감지하는 것은 도면에서 상단에 있는 제1 지연부(4-1) 및 제1 기판전압 감지기(5-1)이며, 제2, 제3...제N에 대해서는 제2 지연부 제2 기판전압 감지회로, ... 제N 지연부 및 제N 기판전압 감지기에서 행해진다.

이와 같이 서로 상이한 기판전압 레벨을 감지하기 위한 기판전압 감지기(5-1, 5-2...5-N)에 대해 본 발명에서 제공하는 구현예를 도 5에 도시하였다. 각각의 회로는 동일 구성이므로, 도면에는 하나의 회로만이 도시되었다. 도시된 바와 같이, 기판전압 감지기는 전원(V_CC)과 기판전압(V_BB)원간에 직렬로 접속된 제1 저항기(RA1), 제2 저항기(RA2) 및 PMOS 트랜지스터(P1)와, 상기 직렬 접속된 제1 및 제2 저항기 간에 접속된 인버터(INV1)로 구성되고, 상기 PMOS 트랜지스터(P1)의 게이트와 드레인은 상기 기판전압원에 접속된다. 이때, 저항기의 저항값은 일정비율로 설치되고, 그 비율은 제1, 제2,.. 제N 기판전압 감지기마다 다르도록 하여, 서로 상이한 기판전압 레벨을 검출할 수 있도록 한다.

도 3에서, 외부전압(V_CC)이 일정 레벨이 됨에 따라 전원 검출부(2)에서 이에 응답하여 도 6a와 같이 t₁시간에 리셋신호를 출력하면, 이 로우레벨로 레벨이 천이된 리셋신호는 본 발명에 따른 기판 전압 발생기(3) 내의 제어기(31) 및 과도 동작 방지부(34)에 각각 입력된다.

과도 동작 방지부(34) 내의 복수의 지연부(4-1, 4-2...4-N) 역시 동시에 리셋신호를 받아 동작이 행해져, 제1 지연부(4-1)는 도 4b와 같이 t₁-t₂까지 지속되는 하이레벨의 신호(AA)를 생성하며, 제1 기판전압 감지기(5-1)는 이때의 기판전압(V_BB)의 레벨을 감지하여 이 감지기는 원하는 레벨이 될 때에 도 6c와 같이 출력(OUT_A)을 제공한다. 제1 감지기(5-1)는 초기에는 생성된 기판전압이 이 회로에 설정된 원하는 레벨에 있지 않기 때문에, 하이레벨의 신호를 출력하고 있고 이 신호는 제1 지연부(4-1)의 출력과 함께 제1 NAND 게이트(6-1)로 입력됨으로써, 이 제1 NAND 게이트(6-1) 및 제1 인버터(7-1)에 의해서 하이 레벨의 신호를 출력하게 된다. 이때 전원 인가가 진행중일 동안 하이레벨의 신호인 전원 인가 종료 신호(PWROKB)가 그 상태를 유지하는한 제2 발진기 인에이블 신호(OSCEN2)를 하이레벨로 유지하게끔 한다. 따라서, 제어기(31), 발진기(32), 및 펌프회로(33)의 고유의 동작들이 순차로 일어나 기판전압이 목표치를 향해 전개되는 것이다.

즉, 도 5에서 제1 및 제2 저항기(RA1, RA2)간의 저항비에 기인하여, 현재의 기판전압(V_BB)과 전원(V_CC)간 전압차가 전압 분배되어 인버터(INV1)에 로우레벨의 신호를 제공하고 있다. 기판전압(V_BB)의 변동은 전압 분배량을 변동시켜 상기 인버터(INT1)의 출력을 변경할 수 있게 되는데, 그 전에는 도 6c와 같이 하이레벨의 OUT_A 신호를 출력하고 있다. 이 하이레벨의 OUT_A 신호는 제1 지연기(4-1)의 출력과 함께 NAND 게이트(6-1)에 인가되어 도 6d와 같이 로우 레벨의 신호를 생성하게 한다. 이 신호는 인버터(7-1)에 의해서 반전되어 도 6e와 같이 다시 하이레벨의 신호로 되고 이 신호가 다입력 NOR 게이트(8)로 인가된다. 현재 PWROKB 신호는 하이레벨을 유지하고 있으므로 상기 NOR 게이트(8)의 출력과 이 PWORKB 신호를 받는 NAND 게이트(9)는 도 6k와 같이 하이레벨의 제2 발진기 인에이블 신호(OSCEN2)를 출력한다.

여기서 제1 발진기 인에이블 신호(OSCEN1)에 관련해서는 도 1의 경우와 동일하므로 상세한 설명은 생략한다. 따라서, 기판전압 감지기(5-1)의 출력이 하이레벨을 유지하는한 기판전압은 도 6l와 같이 목표치를 향해 나아나고 있다. 도면에서 2개의 그래프가 도시되어 있는데 'I' 로 표시된 그래프는 본 발명에 회로가 동작됨에 따라 시간에 따른 기판전압 목표 레벨 추이를 나타낸 것이며, 'II'로 표시된 그래프는 과도 동작이 발생한 경우의 기판전압 목표 레벨 추이를 나타낸 것이다. 이에 대해서는 후술한다.

도시된 바와 같이, 그래프 I에서 목표치에 이를 때, 제1 지연부(4-1)의 출력(AA)은 t₂시간에서 로우레벨로 변화되므로, 이때 도 6f와 같이 제2 지연부(4-2)가 동작 개시되어 상기한 바와 같은 일련의 동작이 다시 이루어지게 된다.

제2 지연부(4-2) 및 제2 기판전압 감지기(5-2)는 도 6l과 같이 t₃시간 경과후 기판 전압 목표치에 관련하여 동작한다. 이러한 동작과정은 제3, 제4...제N 지연부 및 기판전압 감지기에 대해서 반복적으로 수행되어 종국에는 도 6l의 최종의 기판전압 목표치까지 도달하게 되며, 이에 따라 전원 인가가 완료된다.

한편, 도 6l의 그래프 II와 같이, 만약 기판전압이 과도 펌핑되어 기판전압 레벨이 설계된바 목표치 도달시간 보다 먼저 도달할 경우, 도 5의 기판전압 감지기는 그의 출력(OUT_A)이 그 싯점에서 로우 레벨로 되고, 이것은 제2 발진기 인에이블 신호(OSCEN2)의 레벨을 로우레벨로 되게 하므로, 결국 기판 전압 발생기는 동작을 정지하게 된다. 이 상태는 t₂시간까지 변동없이 지속되어 그때까지는 펌핑 동작이 정지되어 기판전압의 더 이상 목표치를 넘어 전개되지 않게 되며, 제1 지연기(4-1)가 t₂시점에서 로우레벨의 신호를 출력함과 아울러 제2 지연기(4-2)가 이 싯점에서 활성화되므로 과도 펌핑이 제1 목표치에서 중단되고 다시 제2 목표치를 향해 동작이 진행되는 것이다. 즉, 기판전압 레벨 감지에 의해 만들어진 제2 발진기 인에이블 신호(OSCEN2)의 하이레벨 동안에만 펌핑이 동작되므로 기판전압(V_BB)은 더 이상 과도하게 내려가지 않고 다음 시간 구간에 이를 때까지 유지됨을 알 수 있다. 그러므로, 다음 시간 구간이 진행되면, 펌핑 동작이 정상적으로 계속된다. 물론, 이와는 반대로 기판전압 레벨이 원하는 값보다 과도하게 동작하지 않을 경우, 전원 인가 구간 동안, 즉 PWORKB 신호가 하이레벨에 머물어 있는 동안 제2 발진기 인에이블 신호(OSCEN2)는 계속 하이레벨이 되므로 기판전압 발생기를 동작시키게 되는 것이다.

도 7은 기존의 기판 전압 발생기를 사용한 경우와 본 발명의 기판 전압 발생기를 사용한 경우의 기판전압을 그래픽으로 도시한 것이다.

도 7에서 그래프 A는 전원 인가시 이상적인 기판 전압 레벨 추이를 나타내며, 그래프 B는 본 발명의 따른 기판 전압 레벨 추이를 나타낸 것이고 그래프 C는 종래의 기판 전압 발생기를 사용한 경우의 기판 전압 레벨 추이를 나타낸 것으로, 특히 기판전압이 과도 펌핑된 경우에 관한 것이다.

본 발명은 위에서 언급한 바와 같이, 임의의 이유로 기판전압 레벨이 과도하게 변동되어 발생한 경우 본 발명의 기판 전압 발생기에 의해 과도한 기판전압 발생이 방지되므로 과도한 기판 전압 발생으로 인한 다른 내부 전압 발생 회로의 오동작을 방지하고 특히 기준 전압 발생기의 오동작을 방지할 수 있다. 본 발명은 전원 인가 완료까지의 경과 시간을 구간 별로 나누어 해당 구간마다 기판 전압 목표치를 정해놓고 이를 감지하여 제어하는 방식임에 유념하며, 이러한 본 발명의 정신 및 범위는 이 분야에 숙련된 자들에 의해서 여러 가지 다른 실시예가 가능할 수 있음을 알아야 한다.

Claims

전원이 인가(power-up)된 때 소정 레벨의 반도체 기판 전원을 발생하기 위한 반도체 장치의 기판 전압 발생기에 있어서,

상기 전원이 인가된 때, 생성된 기판 전압 레벨에 따라 기판 전압 발생기의 동작을 제어하는 제어부;

상기 제어부에 의해 동작되는 발진기;

상기 발진기에 의해 펌핑동작하여 기판 전압을 생성하는 펌프 회로;

소정의 기판 전압 레벨 목표치에 이를 때까지 복수의 시간 구간마다, 생성된 기판 전압 레벨에 따라 상기 발진기의 동작을 제어하여 과도한 기판전압 발생을 방지하기 위한 과도 동작 방지 수단; 및

상기 전원 인가시 이를 검출하여 상기 제어부 및 상기 과도 동작 방지 수단에 신호를 출력하는 전원 검출 수단을 포함하며,

상기 발진기는 상기 제어부의 출력 및 상기 과도 동작 방지 수단의 출력에 응하여 동작되는 것을 특징으로 하는 반도체 장치의 기판 전압 발생기.
제 1 항에 있어서, 상기 과도한 기판 전압 발생을 방지하기 위한 과도 동작 방지 수단은 상기 전원 인가에 응답하여 서로 상이한 지연량을 갖고 일정구간의 출력을 제공하는 복수의 지연 수단;

상기 복수의 지연 수단 각각에 조합된 것으로, 서로 상이한 기판 전압 레벨을 감지하기 위한 복수의 기판 전압 감지 수단; 및

상기 각각의 지연수단과 이에 조합된 각각의 기판 전압 감지 수단의 각각의 출력에 기초하여 상기 발진기의 동작을 제어하기 위한 발진기 인에이블 신호를 생성하는 수단을 포함하는 것을 특징으로 하는 반도체 장치의 기판 전압 발생기.
제 2 항에 있어서, 상기 각각의 기판 전압 감지 수단은 전원과 기판 전위간에 직렬로 접속된 복수의 저항 소자, 및 이의 출력에 응하여 소정의 논리 레벨의 신호를 생성하는 논리 소자를 포함하는 것을 특징으로 하는 반도체 장치의 기판 전압 발생기.
제 2 항에 있어서, 상기 과도 동작 방지부는 전원 인가 종료 신호에 응답하여 상기 발진기 인에이블 신호를 생성하는 것을 특징으로 하는 반도체 장치의 기판 전압 발생기.